KR101239108B1 - 폴리 실리콘막의 제조 방법 및 이를 포함하는 박막 트랜지스터의 제조 방법 - Google Patents

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Abstract

본 발명은 저온 폴리 실리콘막의 제조 방법 및 이를 포함하는 박막 트랜지스터의 제조 방법에 관한 것으로, 기판상에 실리콘 질화막을 형성하는 단계와, 상기 실리콘 질화막 상에 실리콘 산화막을 순차적으로 형성하는 단계 및 상기 실리콘 산화막 상에 저온 폴리 실리콘막을 형성하는 단계를 포함하고, 상기 저온 폴리 실리콘막의 증착 온도는 상온에서 500도 범위인 저온 폴리 실리콘막의 제조 방법 및 이를 포함하는 박막 트랜지스터의 제조 방법을 제공한다. 이와 같이 실리콘 산화막을 형성하고, 그 상부에 저온 폴리 실리콘막을 성장시켜 저온 폴리 실리콘막의 결정성을 향상시킬 수 있고, 저온에서 증착 공정을 통해 저온 폴리 실리콘막을 형성하여 공정을 단순화할 수 있고, 하부 기판 및 패턴의 열적 손상을 방지할 수 있다.
실리콘 질화막, 실리콘 산화막, 저온 폴리 실리콘막, 결정성, 플라즈마

Description

폴리 실리콘막의 제조 방법 및 이를 포함하는 박막 트랜지스터의 제조 방법{Method for manufacturing polysilicon and method for manufactruing thin film transistor having the same}
도 1 내지 도 4는 본 발명의 일 실시예에 따른 저온 폴리 실리콘막의 제조 방법을 설명하기 위한 단면 개념도.
도 5는 본 실시예에 따른 저온 폴리 실리콘막의 제조를 위한 장치의 단면 개념도.
도 6은 저온 폴리 실리콘의 결정화도를 나타낸 그래프.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방법을 설명하기 위한 단면 개념도.
<도면의 주요 부분에 대한 부호의 설명>
10 : 투광성 절연 기판 20, 220 : 실리콘 질화막
30, 230 : 실리콘 산화막 40, 240 : 저온 폴리 실리콘막
50, 250 : 불순물 도핑된 실리콘막 100 : 챔버
110 : 기판 안치 수단 120 : 가스 분사 수단
130 : 안테나 140, 150 : 전원 공급부
200 : 유리 기판 210 : 게이트 전극
260 : 소스 전극 270 : 드레인 전극
본 발명은 저온 폴리 실리콘막의 제조 방법 및 이를 포함하는 박막 트랜지스터에 관한 것으로, 게이트 절연막 상에 저온 폴리 실리콘막의 막질을 향상시킬 수 있는 저온 폴리 실리콘막의 제조 방법에 관한 것이다.
최근 들어 평판 표시 장치와 같이 유리 기판에 전계를 인가하여 화상을 표시하는 장치의 경우 그 내부에 전계 구동을 제어하기 위한 복수의 박막 트랜지스터가 구비되어 있다. 이러한 박막 트랜지스터의 활성층으로 폴리 실리콘막을 사용하고 있다. 실리콘의 경우 저온에서 증착할 경우 비정질(아몰퍼스) 상태가 되고, 고온에서 증착할 경우에는 다결정(폴리) 상태가 된다. 따라서, 종래에는 폴리 실리콘막을 형성하기 위해 고온의 챔버 내에 유리 기판을 위치시킨 다음 폴리 실리콘막을 성장시켰다.
하지만, 유리 기판의 경우 고온에서는 쉽게 뒤틀려 그 형태가 변화되거나 크랙등에 의한 파손이 쉽게 발생하는 문제가 있다.
이러한 문제를 해결하기 위해 최근에는 저온에서 유리 기판 상에 아모르포스 실리콘을 형성한 다음 별도의 결정화 공정을 수행하여 아모르포스 실리콘을 폴리 실리콘으로 변화시켰다. 이와 같은 종래의 기술은 폴리 실리콘막의 제작 공정이 복잡하고, 공정 시간이 오래 걸리는 문제가 발생하였다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 실리콘 질화막 상에 실리콘 산화막을 형성하고, 그 상부에 저온 폴리 실리콘을 증착하여 폴리 실리콘의 막질을 향상시킬 수 있는 저온 폴리 실리콘막의 제조 방법 및 이를 포함하는 박막 트랜지스터를 제공하는 것을 그 목적으로 한다.
본 발명에 따른 기판상에 실리콘 질화막을 형성하는 단계와, 상기 실리콘 질화막 상에 실리콘 산화막을 순차적으로 형성하는 단계 및 상기 실리콘 산화막 상에 저온 폴리 실리콘막을 형성하는 단계를 포함하고, 상기 저온 폴리 실리콘막의 증착 온도는 상온에서 500도 범위인 저온 폴리 실리콘막의 제조 방법인 것이 바람직하다.
상기의 실리콘 질화막, 실리콘 산화막 및 저온 폴리 실리콘막은 인시츄로 형성되는 것이 바람직하다.
상기 저온 폴리 실리콘막은 2 내지 50mTorr의 압력하에서 H2 가스와 SiH4 가스 또는 Si2H6 가스를 공급하여 형성하는 것이 바람직하다.
이때, 상기 실리콘 질화막은 10 내지 100mTorr의 압력하에서 NH3 가스, N2 가스 및 SiH4 가스를 공급하여 1000 내지 5000Å 두께로 형성하고, 상기 실리콘 산화막은 10 내지 100mTorr의 압력하에서 SiH4 가스와 N2O 가스 또는 O2 가스를 공급하여 100 내지 5000Å 두께로 형성하는 것이 효과적이다.
상기 저온 폴리 실리콘막 형성후, 상기 저온 폴리 실리콘막 상에 불순물 도핑된 실리콘막을 형성하는 단계를 더 포함하는 것이 효과적이다.
물론 상기 실리콘 질화막, 실리콘 산화막 및 저온 폴리 실리콘막은 ICP 타입의 CVD 장치를 이용하여 제작되는 것이 바람직하다.
또한, 본 발명에 따른 투광성 절연 기판 상에 게이트 전극을 형성하는 단계와, 상기 게이트 전극을 포함하는 상기 투광성 절연 기판 상에 실리콘 질화막, 실리콘 산화막, 저온 폴리 실리콘막 및 불순물 도핑된 실리콘막을 형성하는 단계와, 상기 불순물 도핑된 실리콘막 및 상기 저온 폴리 실리콘막을 패터닝 하여 상기 게이트 전극 상부에 활성층 및 오믹 접촉층을 형성하는 단계와, 상기 활성층 상에 소스 및 드레인 전극을 형성하는 단계를 포함하고, 상기 저온 폴리 실리콘막의 증착 온도는 상온에서 500도 범위인 박막 트랜지스터의 제조 방법을 제공한다.
상기 실리콘 질화막, 실리콘 산화막 및 저온 폴리 실리콘막은 인시츄로 형성 되는 것이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1 내지 도 4는 본 발명의 일 실시예에 따른 저온 폴리 실리콘막의 제조 방법을 설명하기 위한 단면 개념도이다. 도 5는 본 실시예에 따른 저온 폴리 실리콘막의 제조를 위한 장치의 단면 개념도이다. 도 6은 저온 폴리 실리콘의 결정화도를 나타낸 그래프이다.
도 1을 참조하면, 투광성 절연 기판(10)상에 실리콘 질화막(SiNx; 20)을 형성한다.
여기서, 상기 투광성 절연 기판(10)으로는 유리 기판 또는 플라스틱 기판을 사용하는 것이 바람직하다. 그리고, 투광성 절연 기판(10)상에는 소정의 하부 패턴(미도시)이 형성될 수도 있다.
투광성 절연 기판(10)을 도 5에 도시된 박막 제조 장치 내에 안치하여 증착공정을 수행한다. 이러한 박막 제조 장치에 관해 간략히 설명하면 다음과 같다. 즉, 도 5를 참조하면, 본 실시예에 따른 박막을 제조하기 위한 장치는 소정의 반응 공간을 갖는 챔버(100)와, 상기 챔버(100) 내에 마련되어 기판(10)을 안치하는 기판 안치 수단(110)과, 상기 기판 안치 수단(110) 상에 안치된 기판(10)에 공정 가스를 분사하는 가스 분사 수단(120)과, 상기 가스 분사 수단(120)에 가스를 공급하는 가스 공급 수단(121)과, 상기 챔버(100) 내부에 플라즈마를 생성하는 플라즈마 생성 수단(130, 140, 150)을 포함한다. 여기서, 플라즈마 생성 수단(130, 140, 150)은 챔버(100) 외측에 마련된 안테나(130)와, 상기 안테나(130)에 플라즈마 전원을 인가하는 플라즈마 전원부(140)와, 상기 기판(10)에 전원을 인가하는 바이어스 전원부(150)를 포함한다.
여기서, 가스 분사 수단(120)은 챔버(100)에서 회전운동을 수행할 수도 있고, 복수의 인젝터를 포함하여 각기 다른 반응 가스를 챔버(100) 내부에 분사시킬 수도 있다. 상기 챔버(100) 내부를 진공으로 하기 위한 진공 배기 수단을 더 포함할 수도 있으며, 상기 챔버(100) 내부의 온도를 조절하기 위한 온도 조절 수단을 더 포함할 수도 있다. 또한, 챔버(100) 내부를 외부와 밀폐시키고, 기판(10)의 출입을 담당하는 출입부가 더 마련된다.
상술한 박막 제조 장치는 플라즈마를 이용한 CVD(Chemical Vaper Deposition) 방법을 통해 기판(10) 상에 박막을 형성한다. 즉, 본 실시예에서는 ICP(Inductively Coupled Plasma) 방식을 이용한 CVD 방법을 통해 기판(10) 상에 박막을 형성한다. 하지만, 이에 한정되지 않고, 기판의 상하에 전극이 마련되어 플라즈마를 생성하는 CCP(Capacitively Coupled Plasma) 방식을 사용하여 플라즈마를 생성할 수도 있고, 플라즈마 전원으로 RF 전원뿐만 아니라 마이크로파를 이용하여 플라즈마를 생성할 수도 있다. 그리고, 가스 분사 수단(120) 내에 플라즈마를 발생시켜 플라즈마에 의해 활성화된 반응 가스를 챔버(100) 내에 공급할 수도 있다. 또한, CVD 방법 이외에 ALD(Atomic Layer Deposition) 방법과 같은 다양한 방법을 통해 기판(10) 상에 박막을 증착할 수 있다.
앞서 설명한 투광성 절연 기판(10)을 챔버(100)의 기판 안치 수단(110) 상에 안치한다.
챔버(100) 내부의 압력을 10 내지 100mTorr로 유지한 상태에서 가스 분사 수단(120)을 통해 챔버(100) 내부로 NH3 가스, N2 가스 및 SiH4 가스를 분사한다. 물론 상기 가스는 이에 한정되지않고, 다양한 형태의 실리콘 원료 가스와 질소 원료 가스를 공급할 수도 있다. 이때, 플라즈마 전원부(140)를 통해 안테나(130)에 플라즈마 전원을 인가하여 챔버(100) 내부에 플라즈마를 생성한다. 이를 통해 챔버(100) 내부에 공급된 반응 가스들이 활성화되고, 활성화된 가스들이 반응하여 기판(10) 상에 실리콘 질화막(20)을 형성한다. 상기의 실리콘 질화막(20)은 1000 내지 5000Å의 두께로 형성하는 것이 바람직하다. 실리콘 질화막(20)을 박막 트랜지스터의 게이트 절연막으로 사용하기 위해서는 3000 내지 4000Å 두께로 형성하는 것이 더욱 바람직하다.
도 2를 참조하면, 실리콘 질화막(20) 증착 후, 챔버(100) 내부에 잔류하는 실리콘 질화막(20) 증착을 위한 가스를 외부로 모두 배기시킨다. 챔버(100) 내부의 압력을 10 내지 100mTorr로 유지한 상태에서 SiH4 가스와 N2O 가스 또는 O2 가스를 공급하고, 챔버(100) 내부 플라즈마를 생성하여 이들 가스를 활성화한다. 상기 공급되는 가스는 이에 한정되지 않고, 다양한 종류의 실리콘 원료 가스와 산소 원료 가스가 사용될 수 있다. 이를 통해 실리콘 질화막(20) 상에 실리콘 산화막(SiOx; 30)을 형성한다. 실리콘 산화막(30)은 100 내지 5000Å의 두께로 증착하는 것이 바람직하다. 이와 같이 본 실시예에서 실리콘 질화막(20) 상에 실리콘 산화막(30)을 형성함은 실리콘 질화막(20)에 비하여 실리콘 산화막(30) 표면에서의 실리콘 결정 성장이 더 용이하기 때문이다. 즉, O-H 계열의 전자친화도가 N-H 계열보다 높아 실리콘 산화막 계면에서 Si:H 결정 성장이 용이해진다.
도 3을 참조하면, 실리콘 산화막(30) 증착후, 실리콘 산화막(30) 증착을 위한 반응 가스를 모두 배기한다. 챔버(100) 내부의 압력을 2 내지 50mTorr로 조정하고, 가스 분사 수단(120)을 통해 챔버(100) 내부에 H2 가스와 SiH4 가스 또는 Si2H6 가스를 챔버(100) 내부로 공급한다. 그리고, 플라즈마를 이용하여 이들을 활성화시키고, 활성화된 가스에 의해 실리콘 산화막(30) 상에 폴리 실리콘막(40)을 형성한다.
이때, 상기 실리콘 산화막(30) 상에 상술한 수소 원료 가스와 실리콘 원료 가스를 공급하고 이들을 플라즈마를 통해 활성화시킨다. 활성화된 상기 가스들이 상기 실리콘 산화막(30)의 표면에서 결합되어 형성되는 실리콘막의 경우 결정성을 띄게 된다. 이를 통해 저온에서 폴리 실리콘막(40)을 제작할 수 있게 된다.
본 실시예에서는 저온 폴리 실리콘 형성을 위해 폴리 실리콘의 소스가 되는 Si 함유 물질을 챔버에 공급하고, 플라즈마를 발생시킨다. 이때, 챔버 내의 플라즈마 밀도를 1×1012/㎤ 이상의 고밀도로 유지한다. 이는 고밀도 플라즈마가 유지되어야 증착되는 Si 입자가 균일하게 결정화되어 폴리 실리콘막이 형성될 수 있다. 또한 플라즈마 밀도가 높을 수돌 막질이 우수해지고 증착 효율이 높아질 뿐만 아니라 박막 내의 수소 함량비율이 낮아지게 된다. 또한, 전자 온도를 3ev이상으로 유지한다. 즉, 전자 온도는 기체의 해리 및 이온화 효율에 직접 영향을 주기 때문에 전자 온도(전자 에너지)가 높을수록 기체의 활성화 정도가 커져 플라즈마 밀도를 높일 수있다. 또한, 높은 전자 온도로 인해 박막 증착 공정에서 수소가 탈출하는 속도가 빨라져 박막 수소 함량을 낮출 수 있다. 그리고, 공정 압력을 500mTorr 이하로 유지한다. 이는 공정 압력이 낮을수록 이온의 평균 자유 경로가 길어져 플라즈마 분포 밀도가 균일해져 박막의 균일도가 향상될 수 있으며, 파티클이나 오염원의 발생을 주일 수 있다. 물론 이온 에너지 및 플라즈마 전위(potential)를 낮게 유지하여 이온 충격(ion bombardment)으로 인한 기판 손상을 방지하는 것이 바람직하다. 즉, 플라즈마 쉬스(sheath)와 기판안치대 사이의 전위차가 높을수록 이온 충격에 의한 박막 손상의 위험이 크고 수소의 탈출이 억제된다.
상술한 조건에서 생성된 Si 활성종은 기판의 표면에 증착되면서 폴리 실리콘 상태로 결정화되며, 이과 정에서 높은 전자 에너지로 인해 Si 함유 물질로부터 해리된 수소가 신속히 제거되어 박막 내의 수소 함량을 최소화할 수 있다.
도 4를 참조하면, 폴리 실리콘막(40) 증착후, 상기 챔버(100) 내부에 PH3 가스를 더 공급하여 상기 폴리 실리콘막(40) 상측에 오믹 접촉을 위한 불순물 도핑된 폴리 실리콘막(50)을 더 형성한다. 여기서, 불순물 도핑된 폴리 실리콘막(50)은 후속 공정을 통해 제작되는 소스 및 드레인과 폴리 실리콘막(40) 간의 접촉 저항을 줄이기 위한 막으로 상기 챔버(100) 내부에 주입되는 PH3 가스의 함량에 따라 그 도핑 농도가 달라질 수 있다. 상기 불순물 원료 가스로는 이에 한정되지 않고 다양한 불순물 원료 가스가 사용될 수 있다.
이후, 상기 챔버(100) 내부의 가스를 모두 배기한 다음 그 상부에 실리콘 질화막(20), 실리콘 산화막(30), 저온 폴리 실리콘막(40) 및 불순물 도핑된 실리콘막(50)이 순차적으로 적층된 기판(10)을 챔버(100) 외부로 배출한다. 즉, 단일 챔버(100) 내에서 인시츄(In-situ)로 상기 박막들을 순차적으로 형성한다. 물론 이때, 각 박막들은 개별 챔버에서 증착될 수도 있다.
본 실시예에서는 ICP 방법을 이용한 CVD법을 통해 실리콘 질화막(20) 및 실리콘 산화막(30)을 저온에서 순차로 형성하고, 실리콘 산화막(30) 상에 저온 폴리 실리콘막(40)을 형성한다. 즉, 약 500도 이하의 온도에서 저온 폴리 실리콘막(40)을 형성할 수 있다. 바람직하게는 상온에서 400도 이하의 온도에서 상기 박막들을 형성하여 하부 투광성 절연 기판(10)으로 사용하는 유리 기판의 변형과 손상을 방지할 수 있다.
그리고, 실리콘 질화막(20)과 저온 폴리 실리콘막(40) 사이에 실리콘 산화 막(30)을 형성하여 저온에서 폴리 실리콘막을 성장시킬 경우, 폴리 실리콘막의 성장을 개선시킬 수 있다. 즉, 저온에서 실리콘 질화막(20) 상에 폴리 실리콘 막을 성장시킬 경우 발생하는 결정성 및 결정 크기가 악화되는 현상을 방지할 수 있다. 이는 앞서 설명한 바와 같이 실리콘 산화막(30)의 0-H 계열의 전자 친화도가 N-H 계열 보다 높기 때문이다.
도 6의 (a)는 본 실시예에서 설명한 바와 같이 저온에서 실리콘 질화막 및 실리콘 산화막을 순차적으로 형성하고, 실리콘 산화막 상에 저온 폴리 실리콘을 형성한 후의 실리콘막의 결정화도를 나타낸 그래프이다. 도 6의 (b)는 실리콘 질화막 상에 저온 폴리 실리콘을 형성한 후의 실리콘막의 결정화도를 나타낸 그래프이다.
상기 그래프는 결정화도를 나타내는 라만 그래프로, X축은 라만 쉬프트(raman shift)를 나타내고, Y축은 강도(intensity)를 나타낸다.
도 6의 (a)의 그래프와 같이 실리콘 질화막(20) 상에 실리콘 산화막(30)을 형성한 후 저온 폴리 실리콘막(40)을 성장시키게 되면 실리콘막의 결정화도가 약 54% 가 된다. 반면에 실리콘 질화막(20) 상에 저온 폴리 실리콘막(40)을 성장시키게 되면 실리콘막의 결정화도가 약 32%가 된다. 이와 같이 실리콘 질화막(20)과 실리콘 산화막(30)을 순차적으로 형성한 다음 그 상부에 저온에서 실리콘막을 성장시키게 되면 그 결정화도가 더 우수함을 알 수 있다.
하기에서는 상술한 증착 방법을 통해 제작된 저온 폴리 실리콘막을 포함하는 박막 트랜지스터의 제조 방법에 관해 설명한다.
도 7 내지 도 10은 본 발명의 일 실시예에 따른 박막 트랜지스터의 제조 방 법을 설명하기 위한 단면 개념도이다.
도 7을 참조하면, 투광성 유리 기판(200) 상에 금속막을 형성한 다음 이를 패터닝 하여 게이트 전극(210)을 형성한다. 금속막으로는 Al막 및 이의 합금막을 사용하는 것이 바람직하다.
도 8을 참조하면, 상기 게이트 전극(210)이 형성된 투광성 유리 기판(200) 상에 실리콘 질화막(220), 실리콘 산화막(230), 저온 폴리 실리콘막(240) 및 불순물 도핑된 실리콘막(250)을 순차적으로 형성한다. 즉, 상기 게이트 전극(210)이 형성된 투광성 유리 기판(200)을 챔버(100) 내부에 안착시킨 다음 저온(상온에서 500도 이하의 온도) 실리콘 질화막(220)을 형성하고, 실리콘 질화막(220) 상에 실리콘 산화막(230)을 형성한다. 실리콘 산화막(230) 상에 저온 폴리 실리콘막(240)을 형성한다. 이때, 저온 폴리 실리콘막(240)은 상온에서 500도 이하의 온도에서 성장된다. 이와 같이 얇은 실리콘 산화막(230) 상에 저온 폴리 실리콘막(240)을 성장시켜 저온 폴리 실리콘막(240)의 결정성을 향상시킬 수 있다.
도 9를 참조하면, 상기 불순물 도핑된 실리콘막(250) 및 저온 폴리 실리콘막(240)을 패터닝 하여 상기 게이트 전극(210) 상측에 활성층(241) 및 오믹 접촉층(251)을 형성한다. 즉, 불순물 도핑된 실리콘막(250) 상에 감광막을 도포한 다음 노광 및 현상 공정을 실시하여 활성층 형성을 위한 감광막 마스크 패턴을 형성한다. 상기 감광막 마스크 패턴을 식각 마스크로 하는 식각 공정을 실시하여 실리콘막 즉, 불순물 도핑된 실리콘막(250) 및 저온 폴리 실리콘막(240)을 제거하여 활성층(241) 및 오믹 접촉층(251)을 형성한다.
도 10을 참조하면, 전체 구조상에 금속막을 형성한 다음 이를 패터닝 하여 소스 및 드레인 전극(260, 270)을 형성한다. 즉, 상기 금속막으로 Al막 및 이의 합금막을 형성한 다음 감광막 마스크 패턴을 형성한다. 감광막 마스크 패턴을 식각 마스크로 하는 식각공정을 실시하여 상기 금속막을 제거한다. 이후, 상기 금속막이 제거된 영역 하부에 노출된 오믹 접촉층(251)을 제거하여 소스 및 드레인 전극(260, 270)을 형성한다.
물론 본 발명은 상술한 설명에 한정되지 않고, 게이트 전극(210)이 형성된 유리 기판(200) 상에 실리콘 질화막(220), 실리콘 산화막(230), 저온 폴리 실리콘막(240) 및 불순물 도핑된 실리콘막(250)을 순차적으로 형성한다. 상기 불순물 도핑된 실리콘막(250) 상에 금속막을 형성한다. 상기 금속막 및 불순물 도핑된 실리콘막(250) 그리고, 저온 폴리 실리콘막(240)을 패터닝 하여 소스 및 드레인 전극(260, 270)과 그 하부에 오믹 접촉층(251) 및 활성층(241)을 형성하여 마스크 개수를 줄일 수도 있다. 이때 슬릿 마스크나 하프톤 마스크를 이용한 감광막 마스크 패턴을 형성하여 먼저, 소스 및 드레인 전극(260, 270) 그리고 활성층(241)을 형성하고, 소스 및 드레인 전극(260, 270) 사이의 금속막 및 그 하부의 불순물 도핑된 실리콘막(250)을 제거하여 오믹 접촉층(251)을 형성할 수도 있다.
상술한 바와 같이 본 발명은 실리콘 질화막 상에 실리콘 산화막을 형성하고, 그 상부에 저온 폴리 실리콘막을 성장시켜 저온 폴리 실리콘막의 결정성을 향상시 킬 수 있다.
또한, 저온에서 증착 공정을 통해 저온 폴리 실리콘막을 형성하여 공정을 단순화할 수 있고, 하부 기판 및 패턴의 열적 손상을 방지할 수 있다.
또한, 상기의 저온 폴리 실리콘막을 투광성 유리 기판 상에 제작되는 박막 트랜지스터의 활성층으로 사용하여 소자의 동작 속도를 향상시킬 수 있고, 그 제작 공정을 단순화시킬 수 있다.
본 발명을 첨부 도면과 전술된 바람직한 실시예를 참조하여 설명하였으나, 본 발명은 그에 한정되지 않으며, 후술되는 특허청구범위에 의해 한정된다. 따라서, 본 기술분야의 통상의 지식을 가진 자라면 후술되는 특허청구범위의 기술적 사상에서 벗어나지 않는 범위 내에서 본 발명을 다양하게 변형 및 수정할 수 있다.

Claims (8)

  1. 기판상에 실리콘 질화막을 형성하는 단계;
    상기 실리콘 질화막 상에 실리콘 산화막을 순차적으로 형성하는 단계; 및
    상기 실리콘 산화막 상에 실리콘 원료 가스를 공급하고 플라즈마를 통해 활성화시키는 단계; 및
    상온 내지 500도 범위에서 폴리 실리콘막을 형성하는 단계를 포함하고,
    상기 실리콘 질화막, 실리콘 산화막 및 폴리 실리콘막은 인시츄로 형성되는 폴리 실리콘막의 제조 방법.
  2. 삭제
  3. 청구항 1에 있어서,
    상기 폴리 실리콘막은 2 내지 50mTorr의 압력하에서 H2 가스와 SiH4 가스 또는 Si2H6 가스를 공급하여 형성하는 폴리 실리콘막의 제조 방법.
  4. 청구항 1에 있어서,
    상기 실리콘 질화막은 10 내지 100mTorr의 압력하에서 NH3 가스, N2 가스 및 SiH4 가스를 공급하여 1000 내지 5000Å 두께로 형성하고, 상기 실리콘 산화막은 10 내지 100mTorr의 압력하에서 SiH4 가스와 N2O 가스 또는 O2 가스를 공급하여 100 내지 5000Å 두께로 형성하는 폴리 실리콘막의 제조 방법.
  5. 청구항 1에 있어서,
    상기 폴리 실리콘막 형성후, 상기 폴리 실리콘막 상에 불순물 도핑된 실리콘막을 형성하는 단계를 더 포함하는 폴리 실리콘막의 제조 방법.
  6. 삭제
  7. 투광성 절연 기판 상에 게이트 전극을 형성하는 단계;
    상기 게이트 전극을 포함하는 상기 투광성 절연 기판 상에 실리콘 질화막, 실리콘 산화막, 폴리 실리콘막 및 불순물 도핑된 실리콘막을 형성하는 단계;
    상기 불순물 도핑된 실리콘막 및 상기 폴리 실리콘막을 패터닝 하여 상기 게이트 전극 상부에 활성층 및 오믹 접촉층을 형성하는 단계;
    상기 활성층 상에 소스 및 드레인 전극을 형성하는 단계를 포함하고,
    상기 폴리 실리콘막의 증착 온도는 상온 내지 500도 범위인 박막 트랜지스터의 제조 방법.
  8. 청구항 7에 있어서,
    상기 실리콘 질화막, 실리콘 산화막 및 폴리 실리콘막은 인시츄로 형성되는 박막 트랜지스터의 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990036851A (ko) * 1997-10-06 1999-05-25 다카노 야스아키 박막 트랜지스터의 제조 방법
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