KR100241522B1 - 반도체 소자의 박막 트랜지스터 제조방법 - Google Patents
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Abstract
1.청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 박막 트랜지스터 제조방법에 관한 것으로 특히, SRAM (Static Random Access Memory) 혹은 LCD 와 같은 소자의 박막트랜지스터의 채널로 이용되는 채널폴리실리콘 박막 형성전 게이트 산화막 세정방법에 관한 것이다.
2.발명이 해결하려고 하는 기술적 과제
채널 폴리실리콘 박막 형성전에 행하는 게이트 산화막 세정공정을 습식 세정법을 적용함에 따라 게이트 산화막의 두께 균일도가 저하되는 것을 방지하고자 한다.
3.발명의 해결방법의 요지
UV/Cl2혼합가스 및 HF/CH3OH 혼합가스를 이용하여 2차례 세정 공정을 실시하여 게이트 산화막의 두께 균일도를 향상시킨다.
4.발명의 중요한 용도
반도체 소자의 박막 트랜지스터 제조에 적용된다.
Description
본 발명은 반도체 소자의 박막 트랜지스터 제조방법에 관한 것으로, 특히 SRAM (Static Random Access Memory) 혹은 LCD 와 같은 소자의 박막트랜지스터의 채널로 이용되는 채널폴리실리콘 박막 형성전 세정방법에 관한 것이다.
일반적으로 SRAM(Static Random Access Memory)의 집적도가 높아짐에 따라 셀의 면적이 작아지므로, 이에 따라 전류의 소모가 적고 데이터 유지의 안정도가 높으며, 고속동작과 낮은 소모전류의 특성을 갖는 박막 트랜지스터의 적용이 요구된다. 그런데 박막 트랜지스터의 채널은 단결정 실리콘에서 형성되는 것이 아니고 다결정 실리콘에서 형성되기 때문에 다결정 실리콘 내에서 트랜지스터의 채널 폴리내에는 여러개의 결정을 가지는 다결정 실리콘 박막을 가지게 된다. 그런데 다결정 실리콘박막 내에 존재하는 결정 경계면(Grain Boundary)은 결정간의 계면전위 장벽으로 작용하여, 케리어(Carrier)의 이동도를 저하시키고 계면에 케리어들을 트래핑(Trapping)시켜, 이들 트랩(Trap)된 케리어들에 의한 열방사 현상, 전계방사에 의한 누설전류가 발생하여 특성을 저하시킨다. 따라서 상기의 단점을 보완하기 위하여 다결정 시리콘의 결정을 조대화시켜 단결정에 가깝게 하면 좋은 특성의 박막트랜지스터를 제조할 수가 있다.
한편으로 게이트 산화막은 박막트랜지스터 특성상 화학 기상증착방법으로 산화막을 형성시켜야 한다. 상기 화학 기상증착 방법으로 형성된 산화막은 일반적인 열 산화막에 비하여 그 특성이 저하되고, 게이트 산화막 형성후 후속의 채널 풀리실리콘박막 형성시키기 위하여 콘택 마스크 및 식각공정으로 이어져 게이트 산화막 상부가 크게 오염된다. 따라서, 후속 박막트랜지스터 채널 폴리실리콘 박막 형성 전에 게이트 산화막의 세정공정이 필수적이다. 현재는 이와같은 게이트 세정작업을 습식 세정방법으로 진행한다. 상기 습식 세정방법은 스택(Stack)구조적인 측면과, 습식 화학 세정(Wet Chemical Cleaning) 특성상 식각비에 따른 웨이퍼의 게이트 산화막 두께 균일도 특성이 크게 저하된다. 그 결과 소자의 중심에서 끝 부분의 단차가 약 100Å의 두께 차이가 발생되어 박막트랜지스터 특성 균일도가 크게 저하되어 소자의 신뢰성 및 양산성 면에서 특성 저하를 초래하는 문제점이 발생한다.
따라서, 본 발명은 게이트 산화막의 세정방법을 개선하여 박막 트랜지스터의 게이트 산화막 두께의 균일도 특성을 향상시켜 소자의 신뢰성 향상 및 양산성을 향상시키는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 하부구조상에 박막 트랜지스터의 게이트 전극을 형성하는 단계와, 상기 게이트 전극 전체 상부면에 게이트 산화막을 형성하는 단계와, 상기 게이트 산화막 일부분을 식각하여 상기 하부 구조의 일부가 노출되도록 콘택 홀을 형성하는 단계와, 금속 불순물이 제거되도록 UV/Cl2혼합가스를 이용한 1차 세정 공정을 실시하는 단계와, 자연산화막이 제거되도록 HF/CH3OH 혼합가스를 이용하여 2차 세정 공정을 실시하는 단계와, 전체 상부면에 채널 폴리실리콘 박막을 형성하는 단계로 이루어지는 것을 특징으로 한다.
도 1a 및 도 1b는 본 발명에 따른 반도체 소자의 박막 트랜지스터 제조방법을 설명하기 위한 소자의 단면도.
도 2a 및 도 2b는 본 발명에 따른 웨이퍼의 균일도를 설명하기 위한 도표.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 트랜지스터
3 : 접합부 4 : 하부배선
5 : 게이트 전극 6 : 게이트 산화막
7 : 콘택 홀 8 : 비정질 실리콘 박막
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1a를 참조하면, 트랜지스터(2)와 같은 소자가 형성된 실리콘 기판(1)이 제공된다. 접합부(3)에 접속되는 하부 배선(4)을 형성한 후 전체 상부면에 절연막을 형성한다. 그 후 박막 트랜지스터 게이트 전극(5)을 형성한 후 전체 상부면에 박막 트랜지스터 게이트 산화막(6)을 형성한다. 이때 상기 박막 트랜지스터 게이트 산화막(6)은 SiH4/N2O 및 SiH2Cl2/N2O 혼합가스 중 어느 하나를 이용하여 600 내지 900℃ 의 온도범위에서 200 내지 600Å의 두께로 형성한다. 또한 박막 트랜지스터 게이트 산화막(6)은 저압 화학 기상증착방법으로 형성한다. 그 후 상기 게이트 산화막(6) 일부분을 식각하여 하부 배선(4)이 노출 되도록 콘택 홀(7)을 형성한 후 UV/Cl2를 이용한 1 차 세정 공정을 실시하면 상기의 패터닝 공정시 발생된 유기물을 완전히 제거된다. 그 다음 HF/CH3OH 가스를 이용한 2 차 세정공정으로 게이트 산화막 표면의 자연 산화막을 제거하며, 인시투(Insitu)방식 세정 공정을 실시한다. 이때의 공정온도는 40 내지 80℃이며, HF 가스 주입비는 150 내지 200 SCCM, CH3OH 가스 주입 비는 30 내지 50 SCCM 로 하고, CH3OH 소오스(Source)는 N2를 케리어(Carrier) 가스로 이용한다. 상기 게이트 산화막 세정시 공정 압력은 100 내지 250 torr 에서 실시한다.
도 1b를 참조하면, 상기 박막 트랜지스트의 게이트 산화막(6) 상부에 480 내지 550℃의 온도범위와, 1 torr 이하의 압력, SiH4및 Si2H6가스를 이용하여 비정질실리콘 박막(8)을 형성한다. 그 후 상기 비정질 실리콘 박막(8)을 진공 또는 불활성기체 분위기 하에서 600 내지 700℃의 온도로 30분 내지 10시간 동안 열공정을 실시한다. 이때 상기 열공정으로 인하여 실리콘 씨드(Seed)를 중심으로해서 상기 비정질 실리콘박막(8)은 다결정실리콘 박막으로 고상성장하여 그 크기가 아주 균일하고 매우 조밀한 채널 폴리실리콘 박막이 형성된다. 이때 고상성장을 위한 열처리공정을 상기 열공정 온도까지 온도를 상승시켜 인-시투 튜브(In-Situ Tube) 이용하는 방법과 또한 또다른 공정튜브를 이용하여 형성시키는 방법 등 여러 공정방법으로 고상성장법에 의한 채널 폴리실리콘 박막을 형성 시킬 수 있다.
도 2a는 게이트 산화막의 표면의 자연 산화막이 제거된 두께를 도시한 도표로 20Å 이하로 제어되어 아주 우수한 균일도 특성을 나타내는 것을 알수 있다.
도 2b는 상기와 같은 2차 세정공정을 실시한 후 웨이퍼상에서 측정한 콘택 엥글(Contact Angle)을 도시한 도표로, 콘택 엥글 dl 70°이상이면 표면에 자연 산화막이 완전히 제거된 것을 나타낸다. 또한 2 차 세정공정에 의하여 표면의 산화막은 완전히 제거되고 균일도 특성도 아주 우수한 것을 보여주고 있다.
상술한 바와같이 본 발명의 1 차 세정 공정으로 금속 불순물을 제거하고 그 후 2 차 세정 공정으로 박막 트랜지스터 게이트 산화막 표면을 세정하면 현재 문제되고있는 채널역활을 하는 다결정 실리콘 박막 형성전 세정공정시 제거되는 산화막의 두께를 20Å 이하로하여 웨이퍼 내 두께의 균일도를 최소한으로 제어하여 현재 문제되고 있는 박막트랜지스터 게이트산화막의 두께 특성을 향상시켜 소자의 신뢰성 향상 및 양산성을 향상시키는 효과가 있다.
또한, 그랜인 사이즈가 조밀하고 크며 균일한 다결정 실리콘 박막을 얻을수 있어, SRAM 소자 또는 LCD 와 같은 박막트랜지스터의 채널로 이용할 경우 소자의 셀(Cell) 및 다이(Die) 들의 결정 계면 사이의 밀도 감소 및 균일도를 개선시킨다. 따라서, 소자의 계면전위장벽이 낮아져 케리어의 이동도를 증가시키고, 열방사 현상을 저하시켜 계면에서의 소모전류가 줄어들어 On/Off 전류비를 크게 향상 시킨다. 그 결과 웨이퍼내에서 셀 및 다이와 다이의 특성 차이를 크게 개선 시켜 소자의 신뢰성 및 양산성을 크게 향상시킬수 있는 효과가 있다.
Claims (11)
- 하부구조상에 박막 트랜지스터의 게이트 전극을 형성하는 단계와,상기 게이트 전극 전체 상부면에 게이트 산화막을 형성하는 단계와,상기 게이트 산화막 일부분을 식각하여 상기 하부 구조의 일부가 노출되도록 콘택 홀을 형성하는 단계와,금속 불순물이 제거되도록 UV/Cl2혼합가스를 이용한 1차 세정 공정을 실시하는 단계와,자연산화막이 제거되도록 HF/CH3OH 혼합가스를 이용하여 2차 세정 공정을 실시하는 단계와,전체 상부면에 채널 폴리실리콘 박막을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 산화막은 SiH4/N2O 및 SiH2Cl2/N2O 혼합가스 중 어느 하나를 이용하여 600 내지 900℃ 의 온도범위에서 저압 화학기상증착 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 게이트 산화막은 200 내지 600Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 1 차 및 2차 세정공정은 인-시투 방식으로 실시하는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 2 차 세정공정은 40 내지 80℃의 온도 및 100 내지 250 torr의 압력 분위기하에서 실시하는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 2차 세정공정시 HF/CH3OH 혼합가스 중 HF 가스의 주입 비는 150 내지 200 sccm 이며, CH3OH 가스의 주입비는 30 내지 50 sccm 인 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 2차 세정공정시 HF/CH3OH 혼합가스중 CH3OH 가스의 소오스는 N2가스를 케리어 가스로 이용하는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 비정질 실리콘박막은 480 내지 550℃의 온도에서 저압 화학 기상증착 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 비정질 실리콘박막은 SiH4및 Si2H6혼합가스를 반응가스로 이용하는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 제조방법.
- 제 1 항에 있어서,상기 열공정은 진공 분위기 하에서 600 내지 700℃의 온도로 30 분 내지 10시간 동안 실시하는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 형성방법.
- 제 1 항에 있어서,상기 열공정은 불활성기체 분위기 하에서 600 내지 700℃의 온도로 30 분 내지 10시간 동안 실시하는 것을 특징으로 하는 반도체 소자의 박막 트랜지스터 형성방법.
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