KR100223275B1 - 반도체 소자의 폴리실리콘층 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 폴리실리콘층 형성방법에 관한 것으로, 비정질 실리콘층을 증착한 후 비정질 실리콘층에 열처리 공정을 실시하여 큰 결정구조를 갖는 폴리실리콘층을 변화시키고, 상기 재 결정 폴리실리콘층에 이온 주입공정을 실시하여 입계에 존재하는 트랩 사이트를 감소시키므로써 소자의 특성을 향상시킬 수 있는 효과가 있다.

Description

반도체 소자의 폴리실리콘층 형성방법
본 발명은 폴리실리콘층 형성방법에 관한 것으로, 특히, 박막 트랜지스터(Thin Film Transistor)의 채널(Channel)이 형성되는 폴리실리콘층을 형성하는 반도체 소자의 폴리실리콘층 형성방법에 관한 것이다.
일반적으로 반도체 소자의 제조공정에서 박막트랜지스터의 채널이 형성되는 폴리실리콘층은 트랜지스터의 오프-전류(Off Current)를 최소화시키고 온/오프(On/Off)전류비를 증가시키기 위하여 얇은 두께를 가지며 동시에 큰 입자를 갖도록 형성된다. 이러한 특성을 갖는 폴리실리콘층을 형성하는 종래의 방법은 저압 화학기상 증착(LPCVD)반응로를 550℃ 이하의 저온상태로 만들고 SiH4가스를 열분해시켜 비정질(Amorphous) 구조를 갖는 실리콘층을 얇게 형성한 후 저압상태를 유지한채 온도를 실리콘의 재 결정화 온도인 600℃ 이상으로 상승시켜 열처리를 함으로써 재 결정화(Recrystallization) 과정을 통하여 폴리실리콘층을 형성한다. 이는 톨리실리콘층의 특성상 서로 다른 결정 방향을 갖는 무수한 입자와 입자가 만나는 입계(Grain Boundaries)가 존재하게 되며 이 입계에서는 비정합 원자 배열로 인하여 많은 화학 결합손(Dangling Bond)을 갖게된다. 이러한 화학 결합손들은 소자의 동작중에 캐리어(Carrier)의 트랩 사이트(Trap Site)로 작용하여 대기(Stand-by)전류 즉, 트랜지스터의 오프 전류(Off Current)를 증가시키고, 온/오프 전류비를 감소시키는 문제가 있다.
따라서 본 발명은 비정질 실리콘을 증착한 후 재 결정화를 위한 열처리 공정을 실시하여 큰 결정구조를 갖는 폴리실리콘층을 형성하고, 이 폴리실리콘층에 이온 주입공정을 실시하여 입계에 존재하는 트랩 사이트를 감소시킬 수 있는 반도체 소자의 폴리실리콘층 형성방법을 제공하는 것을 그 목적으로 한다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 폴리실리콘층 형성방법은 세정공정을 거친 실리콘기판상에 비정질 실리콘층을 형성하는 단계와, 비정질 실리콘층에 열처리 공정을 실시하여 재 결정 폴리실리콘층으로 변화시키는 단계와, 재 결정 폴리실리콘층 내의 트랩 사이트를 감소시키기 위해 이온 주입공정을 실시하는 단계로 이루어지며 상기 이온 주입공정은 불소 및 질소 이온 중 어느 하나를 사용하여 실시된다.
도 1a 내지 1c는 본 발명에 따른 반도체 소자의 폴리실리콘층을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 비정질 실리콘
2A : 재 결정 폴리실리콘층 3 : 불순물 이온
이하, 본 발명에 따른 반도체 소자의 폴리실리콘층 형성방법을 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 1c는 반도체 소자의 폴리실리콘층 형성방법을 설명하기 위한 소자의 단면도로서, 도 1a는 세정공정을 거친 실리콘기판(1)상에 비정질 실리콘층(2)을 형성한 상태를 도시한다. 상기 비정질 실리콘층(2)은 저압 화학기상 증착(LPCVD) 방법으로 500 내지 550℃ 온도 조건에서 SiH4가스를 열분해시켜 형성된다.
이때, 증착온도가 550℃ 이하이기 때문에 증착되는 실리콘은 결정화 되지 않고 하기의 [식]과 같이 비정질 상태가 된다.
[식]
도 1b는 비정질 실리콘층(2)에 열처리 공정을 실시하여 재 결정 폴리실리콘층(2A)으로 변화시킨 상태를 도시한다. 상기 열처리 공정은 진공상태 및 650 내지 800℃의 온도 조건에서 실시되며 이때, 비정질 실리콘층(2)은 재 결정화 되면서 화살표 A로 도시된 바와 같은 큰 입자 구조를 갖는 재 결정 폴리실리콘층(2A)으로 변화된다.
도 1c는 재 결정 폴리실리콘층(2A) 내에 이온 주입공정을 실시한 상태를 도시한다. 상기 이온 주입공정은 불소(F) 또는 질소(N) 이온을 사용하여 실시되며 이때, 재 결정 폴리실리콘층(2A) 내의 비정합 원자배열의 입계에 불소 또는 질소 이온과 같은 불순물 이온(3)이 잔류하게 되며 이 불순물 이온(3)에 의해 트랩 사이트가 감소된다.
상술한 바와 같이 본 발명에 의하면 비정질 실리콘을 증착한 후 재 결정화를 위한 열처리 공정을 실시하여 큰 결정구조를 갖는 폴리실리콘층을 형성하고, 이 재 결정 폴리실리콘층에 이온 주입공정을 실시하여 입계에 존재하는 트랩 사이트를 감소시키므로써 소자의 특성을 향상시킬 수 있는 효과가 있다.

Claims (4)

  1. 반도체 소자의 폴리실리콘층 형성방법에 있어서, 세정공정을 거친 실리콘기판상에 비정질 실리콘층을 형성하는 단계와, 상기 비정질 실리콘층에 열처리 공정을 실시하여 재 결정 폴리실리콘층으로 변화시키는 단계와, 상기 재 결정 폴리실리콘층 내의 트랩 사이트를 감소시키기 위해 이온 주입공정을 실시하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 폴리실리콘층 형성방법.
  2. 제 1 항에 있어서, 상기 비정질 실리콘층은 저압 화학기상 증착 방법으로 500 내지 550℃ 온도 조건에서 SiH4가스를 열분해시켜 형성하는 것을 특징으로 하는 반도체 소자의 폴리실리콘층 형성방법.
  3. 제 1 항에 있어서, 상기 열처리 공정은 진공상태 및 650 내지 800℃의 온도 조건에서 실시되는 것을 특징으로 하는 반도체 소자의 폴리실리콘층 형성방법.
  4. 제 1 항에 있어서, 상기 이온 주입공정은 불소 및 질소 이온 중 어느 하나를 사용하여 실시되는 것을 특징으로 하는 반도체 소자의 폴리실리콘층 형성방법.
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