KR19980055759A - 폴리실리콘층 형성 방법 - Google Patents
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Abstract
본 발명은 폴리실리콘층 형성 방법에 관한 것으로, 계면 특성을 향상시키기 위하여 비정질 실리콘을 증착한 후 질소 가스 및 고온에서 그레인의 크기가 조밀해지도록 열처리하여 결정화시키므로써 소자의 전기적 특성 및 신뢰성이 향상될 수 있도록 한 폴리실리콘층 형성 방법에 관한 것이다.
Description
본 발명은 폴리실리콘층 형성 방법에 관한 것으로, 특히 그레인의 크기를 감소시켜 소자의 전기적 특성 및 신뢰성이 향상될 수 있도록 한 폴리실리콘층 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 폴리실리콘(Poly-Si)은 증착 및 도핑 과정을 통해 전극으로 이용된다. 그 예로 모스(MOS) 트랜지스터의 게이트 전극, 플래쉬 메모리 셀의 플로팅 게이트 및 콘트롤 게이트 등이 여기에 속하는데, 그러면 종래의 폴리실리콘층 형성 방법을 도 1을 통해 설명하기로 한다.
종래에는 도 1에 도시된 바와 같이 약 600℃의 온도에서 SiH4가스를 이용한 저압화학기상증착(LPCVD) 방법으로 실리콘 기판(1)상에 폴리실리콘층(2)을 형성한다. 그리고 전극으로 이용하기 위하여 상기 폴리실리콘층(2)에 POCl3와 같은 액체 소오스(Liquid Source)를 도핑 또는 주입한다. 그런데 상기와 같이 형성된 폴리실리콘층(2)은 그레인(3)의 크기가 크고 각기 다르며 상기 그레인(3)이 기둥 모양으로 배열되어 있기 때문에 상기 폴리실리콘층(2)의 하부 또는 상부에 비정질 구조의 산화막이 형성되는 경우 계면의 결합 상태가 불량해지며, 이에 의해 하부층 또는 상부층이 스트레스(Stress)를 받게 된다. 그리고 상기 폴리실리콘층(2)은 표면이 거칠기 때문에 플래쉬 메모리 소자의 플로팅 게이트로 이용되는 경우 상부에 형성되는 유전체막과의 계면에 국부적인 전계(Local Electric Field)가 인가되어 프로그램된 데이터의 손실이 발생되거나 데이터 저장 능력이 저하된다. 또한 상기 폴리실리콘은 낮은 온도에서 증착되기 때문에 상기 그레인(3)내에 다수의 트랩(Trap)이 존재하며, 이러한 폴리실리콘층(2)을 플로팅 게이트로 사용하면 전자 포획 현상과 불순물 침적이 발생되어 소자의 전기적 특성이 저하된다.
따라서 본 발명은 비정질 실리콘을 증착한 후 질소 가스 및 고온에서 그레인의 크기가 조밀해지도록 열처리하여 결정화시키므로써 상기한 단점을 해소할 수 있는 폴리실리콘층 형성 방법을 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 실리콘 기판상에 비정질 실리콘을 증착한 후 그레인의 크기가 조밀해지도록 열처리하여 결정화시키는 것을 특징으로 하며, 상기 열처리는 800 내지 1000℃의 온도 및 질소 가스 분위기하에서 실시되는 것을 특징으로 한다.
도 1은 종래의 폴리실리콘층 형성 방법을 설명하기 위한 단면도.
도 2A 및 도 2B는 본 발명에 따른 폴리실리콘층 형성 방법을 설명하기 위한 단면도.
*도면의 주요 부분에 대한 부호의 설명*
1 및 11 : 실리콘 기판2 : 폴리실리콘층
3 및 12B : 그레인12 : 비정질 실리콘
12A : 폴리실리콘층
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
본 발명에 따른 폴리실리콘층 형성 방법은 먼저, 도 2A에 도시된 바와 같이 실리콘 기판(11)상이 비정질 실리콘(12)을 증착한 후 800 내지 1000℃의 고온 및 질소(N2) 가스 분위기하에서 열처리를 실시하여 도 2B에 도시된 바와 같이 상기 비정질 실리콘(12)을 결정화시킨다. 그러면 상기 열처리에 의해 조밀한 크기의 그레인(12B)을 갖는 폴리실리콘층(12A)이 형성된다.
상기 폴리실리콘층(12A)은 상부 또는 하부에 비정질 구조를 갖는 산화막이 형성되어도 그레인(12B)의 크기가 작기 때문에 계면의 결합 상태가 양호해지고, 따라서 상부 또는 하부층이 스트레스를 받지 않게 된다. 또한 상기 폴리실리콘층(12A)을 이용하여 플래쉬 메모리 소자의 플로팅 게이트를 형성하면 상기 그레인(12B)내에는 트랩의 수가 종래보다 적기 때문에 유전체막과의 계면에 국부적 전계가 발생되지 않으며 플로팅 게이트의 데이터 저장 능력이 저하되지 않는다.
상술한 바와 같이 본 발명에 의하면 비정질 실리콘을 증착한 후 질소 가스 및 고온에서 그레인의 크기가 조밀해지도록 열처리하여 결정화시키므로써 타층과의 계면 결합 상태가 양호해지며, 따라서 스트레스로 인한 막질의 저하를 방지할 수 있다. 또한 그레인내에 존재하는 트랩의 수가 종래보다 적기 때문에 유전체막과의 계면에 국부적 전계가 발생되지 않으며, 따라서 플로팅 게이트의 데이터 저장 능력이 저하되지 않는다. 그러므로 본 발명을 소자의 제조에 적용할 경우 소자의 전기적 특성 및 신뢰성이 향상될 수 있는 효과가 있다.
Claims (2)
- 폴리실리콘층 형성 방법에 있어서,실리콘 기판상에 비정질 실리콘을 증착한 후 그레인의 크기가 조밀해지도록 열처리하여 결정화시키는 것을 특징으로 하는 폴리실리콘층 형성 방법.
- 제 1 항에 있어서,상기 열처리는 800 내지 1000℃의 온도 및 질소 가스 분위기하에서 실시되는 것을 특징으로 하는 폴리실리콘층 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1019960074995A KR19980055759A (ko) | 1996-12-28 | 1996-12-28 | 폴리실리콘층 형성 방법 |
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| KR1019960074995A KR19980055759A (ko) | 1996-12-28 | 1996-12-28 | 폴리실리콘층 형성 방법 |
Publications (1)
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| KR19980055759A true KR19980055759A (ko) | 1998-09-25 |
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ID=66382356
Family Applications (1)
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| KR1019960074995A KR19980055759A (ko) | 1996-12-28 | 1996-12-28 | 폴리실리콘층 형성 방법 |
Country Status (1)
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|---|---|
| KR (1) | KR19980055759A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6974747B2 (en) | 2003-06-30 | 2005-12-13 | Hynix Semiconductor Inc. | Method of manufacturing semiconductor device |
| US7368400B2 (en) | 2004-02-23 | 2008-05-06 | Hynix Semiconductor Inc. | Method for forming oxide film in semiconductor device |
| KR100943426B1 (ko) * | 2007-06-22 | 2010-02-19 | 주식회사 유진테크 | 박막 증착 방법 및 박막 증착 장치 |
| KR101507381B1 (ko) * | 2014-02-26 | 2015-03-30 | 주식회사 유진테크 | 폴리실리콘 막의 성막 방법 |
-
1996
- 1996-12-28 KR KR1019960074995A patent/KR19980055759A/ko not_active Application Discontinuation
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| WO2015130016A1 (ko) * | 2014-02-26 | 2015-09-03 | 주식회사 유진테크 | 폴리실리콘 막의 형성방법 |
| US9741562B2 (en) | 2014-02-26 | 2017-08-22 | Eugene Technology Co., Ltd. | Method for forming polysilicon film |
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