KR100265345B1 - 반도체 장치의 고유전체 캐패시터 제조방법 - Google Patents

반도체 장치의 고유전체 캐패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체 장치의 고유전체 캐패시터 제조 공정에 관한 것으로, Ta2O5유전체막의 열악한 고온 특성에 따른 유전 손실을 감소시키는 고유전체 캐패시터 및 그 제조방법을 제공하는데 그 목적이 있다. 이를 위하여 본 발명으로부터 제공되는 반도체 장치의 고유전체 캐패시터 제조방법은 소정의 하부층 상부에 하부 전극 형성을 위한 제1 전도막을 형성하는 단계; 상기 제1 전도막 상부에 Ta2O5유전체막을 형성하는 단계; 상기 Ta2O5유전체막을 질화하여 그 표면 부분에 질화탄탈륨막을 형성하는 단계; 상기 질화탄탈륨막 상부에 상부 전극 형성을 위한 제2 전도막을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 장치의 고유전체 캐패시터 제조방법
본 발명은 반도체 제조 분야에 관한 것으로, 특히 반도체 장치의 고유전체 캐패시터 제조 공정에 관한 것이다.
DRAM을 비롯한 반도체 장치의 고집적화에 따라 반도체 장치의 리프레시(refresh) 특성 등의 동작 특성이 큰 문제로 부각되었으며, 이를 해결하는 하나의 방안으로서 캐패시터의 하부 전극인 전하저장 전극의 표면적을 증가시키는 기술에 대한 많은 연구·개발이 진행되어 왔다. 그러나, 역시 고집적화에 따른 공정 마진의 확보를 위해서 전하저장 전극의 표면적을 증가시키는데는 한계가 있다.
이러한 한계를 고려하여, Ta2O5등의 고유전체를 사용하는 캐패시터에 대한 관심이 증대되고 있는데, 이는 캐패시터의 정전용량이 유전율(ε)에 비례하는 원리를 적용한 것이다.
일반적으로, Ta2O5캐패시터는 폴리실리콘 하부 전극 상에 유전체로서 Ta2O5막을 증착하고, TiN막 또는 TiN/폴리실리콘막 구조의 상부 전극을 사용한다.
그러나, TiN막을 증착할 때(TiN막 증착 온도는 500℃ 이상임) 또는 캐패시터 형성후 500℃ 이상의 열공정을 진행할 때, Ta2O5막 내의 산소와 TiN이 결합하여 그 계면에서 TiO2, TiON을 형성함으로써 Ta2O5막 내의 산소 결핍을 초래하고, 결국 캐패시터의 누설 전류를 증가시키는 문제점이 있었다.
본 발명은 Ta2O5유전체막의 열악한 고온 특성에 따른 유전 손실을 감소시키는 고유전체 캐패시터 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1d는 본 발명의 일실시예에 따른 캐패시터 형성 공정도.
* 도면의 주요 부분에 대한 부호의 설명
10 : 폴리실리콘막 11 : 질화막
12 : Ta2O5막 13 : 질화탄탈륨막
14 : TiN막
본 발명으로부터 제공되는 반도체 장치의 고유전체 캐패시터 제조방법은 소정의 하부층 상부에 하부 전극 형성을 위한 제1 전도막을 형성하는 단계; 상기 제1 전도막 상부에 Ta2O5유전체막을 형성하는 단계; 상기 Ta2O5유전체막을 질화하여 그 표면 부분에 질화탄탈륨막을 형성하는 단계; 상기 질화탄탈륨막 상부에 상부 전극 형성을 위한 제2 전도막을 형성하는 단계를 포함하여 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상술한다.
첨부된 도면 도 1a 내지 도 1d는 본 발명의 일실시예에 따른 캐패시터 형성 공정을 도시한 것이다.
우선, 도 1a에 도시된 바와 같이 소정의 하부층 공정을 마친 기판 상에 캐패시터의 하부 전극 형성을 위한 폴리실리콘막(10)을 증착한다. 이때, 폴리실리콘막(10)의 전도성 확보를 위해 인-시츄(in-situ) 또는 이온주입 방식의 전도성 불순물 도핑을 실시한다. 계속하여, 후속 산소 분위기에서의 열처리시 산화막 형성을 억제하기 위하여, 800℃∼950℃의 온도에서 RTN(Rapid Thermal Nitrification) 처리를 실시하여 폴리실리콘막(10) 상부에 박막의 질화막(11)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이 질화막(11) 상부에 소정 두께의 Ta2O5막(12)을 증착하고, 300℃∼450℃ 범위의 온도에서 O2플라즈마 또는 N2O 플라즈마 처리를 실시하여 Ta2O5막(12) 내의 결함을 제거한다. 계속하여, 800℃ 이상의 고온에서 O2또는 N2O 가스 분위기에서 열처리를 실시하여 Ta2O5막(12)의 결정화를 이룬다.
이어서, 도 1c에 도시된 바와 같이 NH3가스를 플라즈마로 여기시켜 Ta2O5막(12) 표면을 질화시킴으로써 질화탄탈륨막(13)을 형성한다. 이때, 질화탄탈륨막(13)은 TaNx또는 TaOxNy의 조성을 가진다.
여기서, NH3플라즈마 처리는 Ta2O5막(12) 증착과 인-시츄로 수행할 수 있으며, 온도는 150℃∼600℃로 유지하며, 압력은 10mtorr∼9torr 범위로 조절하며, NH3가스의 유량을 1slm∼5slm로 하여, 100W∼500W의 RF 전원을 사용하여 0.5분∼5분간 실시한다. 또한, RF 전극과 기판과의 거리를 0.5㎝∼5㎝로 하며, RF 전원 인가시 기판을 접지로 처리하여 플라즈마에 의한 기판 손상을 줄일 수 있으며, RF 플라즈마 소오스 이외에 원격 ECR 플라즈마 소오스를 사용할 수 있다. 그리고, NH3가스 대신 N2가스를 사용할 수 있다.
다음으로, 도 1d에 도시된 바와 같이 캐패시터의 상부 전극 형성을 위한 TiN막(14)을 증착한다.
이후, 사진 식각 공정을 실시하여 캐패시터 패턴을 정의한다. 이 패턴 정의 공정은 하부 전극 정의 후 상부 전극 및 유전막을 정의하는 방식을 사용할 수도 있다.
상기한 일실시예에서는 단순 스택형 캐패시터를 일례로 하여 설명하였으나, 본 발명은 실린더형, 핀형, 반구형 폴리실리콘 캐패시터 등 캐패시터의 하부 전극의 형상 및 재질에 관계없이 적용할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서와 같이 본 발명은 고유전체 캐패시터의 상부 전극인 TiN막 증착전 Ta2O5막에 NH3또는 N2플라즈마 처리를 실시함으로써 Ta2O5막 내의 산소 결핍을 방지하여 누설 전류를 감소시키는 효과가 있으며, 이로 인하여 반도체 장치의 신뢰성 향상을 기대할 수 있다.

Claims (11)

  1. 소정의 하부층 상부에 하부 전극 형성을 위한 제1 전도막을 형성하는 단계;
    상기 제1 전도막 상부에 Ta2O5유전체막을 형성하는 단계;
    상기 Ta2O5유전체막을 질화하여 그 표면 부분에 질화탄탈륨막을 형성하는 단계;
    상기 질화탄탈륨막 상부에 상부 전극 형성을 위한 제2 전도막을 형성하는 단계
    를 포함하여 이루어진 반도체 장치의 고유전체 캐패시터 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 전도막이
    TiN막을 포함하여 이루어진 반도체 장치의 고유전체 캐패시터 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 질화탄탈륨막이
    TaNx또는 TaOxNy의 조성을 가지는 반도체 장치의 고유전체 캐패시터 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 질화탄탈륨막이
    NH3가스 또는 N2가스를 여기시켜 플라즈마 처리를 통해 형성되는 반도체 장치의 고유전체 캐패시터 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    질화탄탈륨막을 형성하는 단계가
    150℃ 내지 600℃의 온도, 10mtorr 내지 9torr의 압력 및 100W 내지 500W의 고주파(RF) 전원을 사용하여 수행되는 반도체 장치의 고유전체 캐패시터 제조방법.
  6. 제 4 항에 있어서,
    상기 NH3가스 또는 N2가스의 유량이
    1slm 내지 5slm인 반도체 장치의 고유전체 캐패시터 제조방법.
  7. 제 5 항에 있어서,
    상기 질화탄탈륨막을 형성하는 단계에서
    상기 고주파 전원 인가시 기판을 접지로 처리하는 반도체 장치의 고유전체 캐패시터 제조방법.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 Ta2O5유전체막을 형성하는 단계가
    Ta2O5막을 증착하는 단계;
    300℃ 내지 450℃의 온도에서 O2또는 N2O 플라즈마 처리하는 단계; 및
    적어도 800℃ 온도의 O2또는 N2O 가스 분위기에서 상기 Ta2O5막을 결정화하는 단계를 포함하여 이루어진 반도체 장치의 고유전체 캐패시터 제조방법.
  9. 제 1 항에 있어서,
    상기 제1 전도막이
    폴리실리콘막을 포함하여 이루어진 반도체 장치의 고유전체 캐패시터 제조방법.
  10. 제 1 항 또는 제 9 항에 있어서,
    상기 제1 전도막을 형성하는 단계 이후에
    상기 제1 전도막을 급속열질화(RTN) 처리하여 그 상부에 박막의 질화막을 형성하는 단계를 더 포함하여 이루어진 반도체 장치의 고유전체 캐패시터 제조방법.
  11. 제 10 항에 있어서,
    상기 급속열질화 처리가
    800℃ 내지 950℃의 온도에서 이루어지는 반도체 장치의 고유전체 캐패시터 제조방법.
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* Cited by examiner, † Cited by third party
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CN116666935A (zh) * 2023-06-19 2023-08-29 本源量子计算科技（合肥）股份有限公司 共面波导谐振腔及其制造方法、超导量子芯片

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