KR101061169B1 - 반도체 소자의 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 금속 전극 및 복층의 고유전 유전체막을 적용한 반도체 소자의 캐패시터 형성방법을 개시한다. 개시된 본 발명은 본 발명은 스토리지 노드 콘택이 형성된 반도체 기판을 제공하는 단계; 상기 스토리지 노드 콘택과 연결되게 Ir으로 이루어진 금속 하부전극을 형성하는 단계; 상기 Ir의 금속 하부전극 상에 La2O3/BaSrTiO3/La2O3의 삼중 유전체막을 형성하는 단계; 및 상기 La2O3/BaSrTiO3/La2O3의 삼중 유전체막 상에 Ir으로 이루어진 금속 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor device}
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도.
도 2는 본 발명의 실시예에 따라 리프레쉬 시간에 따른 비트 페일을 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명*
11 : 실리콘 기판 12 : 제1층간절연막
13 : 콘택홀 14 : 랜딩플러그 폴리
15 : 산화막 16 : 비트라인
17 : 제2층간절연막 18 : 트렌치
19 : 콘택 플러그 20 : 하부전극
21 : 제1유전체막 22 : 제2유전체막
23 : 제3유전체막 24 : 상부전극
25 : 캐패시터
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게는, 금속 전극 및 복층의 고유전 유전체막을 적용한 반도체 소자의 캐패시터 형성방법에 관한 것이다.
반도체 메모리 소자의 수요가 급증함에 따라 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 여기서, 캐패시터는 스토리지 노드(Storage Node)와 플레이트 노드(Plate Node) 사이에 유전체막(Dielectric)이 개재된 구조로서, 그 용량은 전극 표면적과 유전체막의 유전율에 비례하며, 전극들간의 간격, 즉, 유전체막의 두께에 반비례한다.
따라서, 고용량의 캐패시터를 얻기 위해서는 유전율이 큰 유전체막을 사용하거나, 전극 표면적을 확대시키거나, 또는, 전극들간의 거리를 줄이는 것이 요구된다. 그런데, 전극들간의 거리, 즉, 유전체막의 두께를 줄이는 것은 그 한계가 있는 바, 고용량의 캐패시터를 형성하기 위한 연구는 유전율이 큰 유전체막을 사용하거나, 또는, 전극 표면적을 넓히는 방식으로 진행되고 있다.
한편, 소자의 크기가 감소함에 따라 정전용량의 감소와 더불어 하부전극(storage node)와 상부전극(plate node)으로 사용하는 폴리실리콘막은 전자의 공핍에 의한 캐패시터의 정전용량이 감소되어 비트 페일(bit fail)이 발생하게 된다. 이에 따라 전압의 변화에 따른 전자 공핍현상을 방지하기 위해 하부전극과 상부전극에 인(P)을 1E20 atom/㎤ 이상으로 도핑하여 문제점을 해결하였다.
그러나, 나노급 이하의 소자의 경우에는 기존에 사용되던 폴리실리콘막/ONO 막/폴리실리콘막의 구조로 정전용량 확보 및 전자 공핍현상을 해결하기 위해 유전상수가 높은 질화막의 두께 감소도 한계에 이르게 되었다. 또한, 전자 공핍현상을 해결하기 위해 기존의 폴리실리콘막에 인(P)의 도핑 농도를 높이는 것도 한계에 도달하게 되었다.
상기와 같은 문제점을 해결하기 위해 최근에 Ru/HfO2/Ru 구조를 갖는 캐패시터에 대해 많은 연구가 진행되고 있다.
그러나, 상기 Ru/HfO2/Ru 구조의 캐패시터에 있어서, 전극 물질인 Ru막은 일반적으로 MOCVD(Metal Organic Chemical Vapor Deposition) 방식으로 증착하게 되는데, 이렇게 MOCVD 방식에 따라 Ru막을 증착하는 경우에는 내부의 카본(C) 불순물로 인해 유전체막과의 접착 불량이 발생하게 되며, 또한, Ru막 자체의 높은 거칠기(roughness)로 인해 캐패시터 특성 저하를 유발하게 된다.
결국, 상기 Ru/HfO2/Ru 구조의 캐패시터는 정전용량의 증가는 얻을 수 있으나, 소자의 신뢰성 및 수율 측면에서 불리하므로, 반도체 메모리 소자에의 적용은 실질적으로 곤란하다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 고용량을 가지면서 신뢰성을 향상시킬 수 있는 반도체 소자의 캐패시터 형성방법을 제공하는 데 그 목적이 있다.
상기와 같은 목적을 달성하기 위해, 본 발명은 스토리지 노드 콘택이 형성된 반도체 기판을 제공하는 단계; 상기 스토리지 노드 콘택과 연결되게 Ir으로 이루어진 금속 하부전극을 형성하는 단계; 상기 Ir의 금속 하부전극 상에 La2O3/BaSrTiO3/La2O3의 삼중 유전체막을 형성하는 단계; 및 상기 La2O3/BaSrTiO3/La2O3의 삼중 유전체막 상에 Ir으로 이루어진 금속 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기에서, 상기 Ir으로 이루어진 금속 하부전극 및 상부전극을 형성하는 단계는 MOCVD 방식에 따라 200∼250℃의 온도 및 0.8∼1.2Torr의 압력으로 수행하는 것을 특징으로 한다.
상기 Ir으로 이루어진 금속 하부전극 및 상부전극은 350∼450Å의 두께로 형성하는 것을 특징으로 한다.
상기 La2O3으로 이루어지는 유전체막을 형성하는 단계는 원자층증착 방식에 따라 La(thd)3와 O3를 소스 가스로 300∼400℃의 온도 및 0.8∼1.2Torr의 압력으로 3분 동안 수행하는 것을 특징으로 한다.
상기 La2O3으로 이루어지는 유전체막은 13∼17Å의 두께로 형성하는 것을 특징으로 한다.
상기 La2O3으로 이루어지는 유전체막은 주기당 0.35Å의 두께로 형성하는 것을 특징으로 한다.
상기 BaSrTiO3으로 이루어지는 유전체막은 Ba(THMD)2-pmdt, Sr(THMD)2-pmdt, 및 Ti(THMD)2-(O-i-Pr)2를 소스 가스로 300∼400℃의 온도에서 MOCVD 방식으로 형성하는 것을 특징으로 한다.
상기 BaSrTiO3으로 이루어지는 유전체막은 38∼42Å의 두께로 형성하는 것을 특징으로 한다.
상기 Ir으로 이루어진 상부전극을 형성하는 단계 후, 결과물을 열처리하는 단계를 더 포함하는 것을 특징으로 한다.
상기 열처리는 전금속화열처리(Post-Metallization Annealing : PMA) 방식에 따라 N2 가스를 사용하여 400∼500℃의 온도에서 30분 동안 수행하는 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면에 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 살펴보면, 본 발명은 캐패시터 형성시 종래 폴리실리콘막/ONO막/폴리실리콘막의 구조를 사용함으로 인해 정전용량 감소 및 전자 공핍현상이 발생하는 종래 공정과 달리, 유전상수가 높은 물질과의 계면 특성이 우수하며 거칠기가 적은 Ir 물질을 사용하여 Ir-La2O3/BaSrTiO3/La2O3-Ir 구조의 캐패시터를 형성함으로써 정전용량을 증가시킬 수 있다. 이로 인해, 누설전류를 감소시키고, 리프레쉬 시간을 증가시켜 소자의 신뢰성을 향상시킬 수 있다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 캐패시터 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시된 바와 같이, 하부패턴(미도시)을 구비한 반도체 기판을 제공한다. 그 다음, 상기 하부패턴을 덮도록 기판 결과물 상에 제1층간절연막(12)을 형성한 후에 상기 제1층간절연막(12)을 식각하여 콘택홀(13)을 형성한다. 이어서, 상기 콘택홀(13)이 매립되도록 도전막을 증착하여 랜딩플러그 폴리(14)를 형성한다. 그 다음, 상기 랜딩 플러그 폴리(14)가 형성된 기판 상에 산화막(15)을 형성한 후에 텅스텐/질화막의 적층 구조로 이루어지는 비트라인(16)을 형성한다.
도 1b에 도시된 바와 같이, 상기 비트라인(16)을 포함한 기판 결과물 상에 제2층간절연막(17)을 형성한 후에 상기 랜딩 플러그 폴리(14)가 노출되도록 제1층간절연막(12) 및 산화막(15)을 식각하여 트렌치(18)를 형성한다. 이어서, 상기 트렌치(18)를 매립하도록 금속막을 증착하여 콘택 플러그(19)를 형성한다.
그 다음, 상기 콘택 플러그(19)를 포함한 기판 결과물 상에 하부전극(20)을 형성한다. 이때, 상기 하부전극(20)은 MOCVD(metal organic Chemical vapor deposition) 방식에 따라 200∼250℃의 온도에서 0.8∼1.2Torr의 압력으로 형성한다. 여기에서, 상기 하부전극(20)은 이리듐(Ir)으로 형성하며, 350∼450Å의 두께로 형성한다. 이때에 하부전극(20)을 MOCVD 방식을 사용하여 형성하는 이유는 낮은 증착율로 인해 밀도가 높은 금속막을 형성할 수 있으며, 저온으로 증착할 수 있는 장점을 갖고 있기 때문이다.
도 1c에 도시된 바와 같이, 상기 하부전극(20) 상에 제1유전체막(21)을 형성한다. 이때, 상기 제1유전체막(21)은 원자층증착(atomic layer deposition) 방식에 따라 La(thd)3와 O3를 소스 가스로 300∼400℃의 온도에서 0.8∼1.2Torr의 압력으 로 3분 동안 13∼17Å의 두께로 형성한다. 여기에서, 상기 제1유전체막(21)은 La2O3으로 형성하며, 주기당 0.35Å의 두께로 형성한다.
이때에 제1유전체막(21)을 원자층증착 방식으로 형성하는 이유는 대부분의 금속 산화막은 500℃ 이상의 고온에서 증착시 다결정질 상태로 형성되기 때문에 누설전류가 증가되는 문제점이 있으나, 원자층증착 방식은 저온으로 증착하기 때문에 누설전류를 감소시킬 수 있는 장점을 가지고 있다.
이어서, 상기 제1유전체막(21) 상에 제2유전체막(22)을 형성한다. 이때, 상기 제2유전체막(22)은 MOCVD 방식에 따라 Ba(THMD)2-pmdt, Sr(THMD)2-pmdt, 및 Ti(THMD)2-(O-i-Pr)2를 소스 가스로 300∼400℃의 온도에서 38∼42Å의 두께로 형성한다. 여기에서, 상기 제2유전체막(22)은 BaSrTiO3으로 형성한다. 또한, 제2유전체막(22)을 BST막으로 형성하는 이유는 300이상의 높은 유전상수를 가지기 때문에 소자의 리프레쉬 시간이 길어져 전력 소모가 적기 때문이다.
그 다음, 상기 제2유전체막(22) 상에 제3유전체막(23)을 형성한다. 이때, 상기 제3유전체막(23)은 원자층증착(atomic layer deposition) 방식에 따라 La(thd)3와 O3를 소스 가스로 300∼400℃의 온도에서 0.8∼1.2Torr의 압력으로 3분 동안 13∼17Å의 두께로 형성한다. 여기에서, 상기 제1유전체막(21)은 La2O3으로 형성하며, 주기당 0.35Å의 두께로 형성한다.
도 1d에 도시된 바와 같이, 상기 제3유전체막(23) 상에 상부전극(24)을 형성함으로써 본 발명에 따른 캐패시터(25)를 형성한다. 이때, 상기 상부전극(24)은 MOCVD 방식에 따라 200∼250℃의 온도에서 0.8∼1.2Torr의 압력으로 형성한다. 여 기에서, 상기 상부전극(24)은 Ir으로 형성하며, 350∼450Å의 두께로 형성한다.
이어서, 상기 기판 결과물에 대해 열처리를 실시한다. 이때, 상기 열처리는 전금속화열처리(Post-Metallization Annealing : PMA)로 진행하며, N2 가스를 사용하여 400∼500℃의 온도에서 30분 동안 수행한다. 여기에서, 상기 열처리를 실시하는 이유는 하부전극과 제1유전체막, 상부전극과 제3유전체막의 계면 특성을 강화시키기 위해 실시한다.
도 2는 본 발명의 실시예에 따라 리프레쉬 시간에 따른 비트 페일을 나타낸 도면이다.
도 2에 도시된 바와 같이, 캐패시터 형성시 하부전극과 상부전극을 유전상수가 높은 물질과의 계면 특성이 우수하고, 거칠기가 적은 Ir으로 형성하고, La2O3으로 제1유전체막과 제3유전체막으로 형성하고, 제2유전체막을 BaSrTiO3으로 형성함으로써 리프레쉬 시간이 증가하여도 비트 페일 수가 증가하지 않음을 볼 수 있다. 이것은 캐패시터의 정전용량이 충분히 확보되어 리프레쉬 시간이 증가하여도 비트 페일 수가 증가하지 않기 때문이다. 따라서, 소자의 누설전류를 감소시킬 수 있으며, 높은 유전상수 물질을 사용함으로 인해 캐패시터의 정전용량을 증가시킬 수 있다.
또한, 캐패시터의 정전용량을 충분히 확보할 수 있기 때문에 저장전극의 높이 및 MPS 구조의 캐패시터를 형성하기 위한 공정상의 구조적인 변경이 필요치 않아 공정 단순화를 얻을 수 있다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명은 유전상수가 높은 물질과의 계면 특성이 우수하며 거칠기가 적은 Ir과 유전상수가 높은 BST를 사용하여 Ir-La2O3/BaSrTiO3/La2O3-Ir 구조의 캐패시터를 형성함으로써 소자의 누설전류 감소 및 정전용량을 증가시킬 수 있다. 이로 인해, 리프레쉬 시간을 증가시켜 소자의 신뢰성을 향상시킬 수 있다.
또한, 본 발명은 캐패시터의 정전용량을 충분히 확보할 수 있기 때문에 저장전극의 높이 및 MPS 구조의 캐패시터를 형성하기 위한 공정상의 구조적인 변경이 필요치 않아 공정 단순화를 얻을 수 있다.

Claims (10)

  1. 스토리지 노드 콘택이 형성된 반도체 기판을 제공하는 단계;
    상기 스토리지 노드 콘택과 연결되게 Ir으로 이루어진 금속 하부전극을 형성하는 단계;
    상기 Ir의 금속 하부전극 상에 제1La2O3막, BaSrTiO3막 및 제2 La2O3막을 적층하여 유전체막을 형성하는 단계; 및
    상기 제2 La2O3막 상에 Ir으로 이루어진 금속 상부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 Ir으로 이루어진 금속 하부전극 및 상부전극을 형성하는 단계는 MOCVD 방식에 따라 200∼250℃의 온도 및 0.8∼1.2Torr의 압력으로 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 Ir으로 이루어진 금속 하부전극 및 상부전극은 350∼450Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 제1 및 제2 La2O3막을 형성하는 단계는 원자층증착 방식에 따라 La(thd)3와 O3를 소스 가스로 300∼400℃의 온도 및 0.8∼1.2Torr의 압력으로 3분 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 제1 및 제2 La2O3막은 13∼17Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 제1 및 제2 La2O3막은 주기당 0.35Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 BaSrTiO3은 Ba(THMD)2-pmdt, Sr(THMD)2-pmdt, 및 Ti(THMD)2-(O-i-Pr)2를 소스 가스로 300∼400℃의 온도에서 MOCVD 방식으로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 BaSrTiO3막은 38∼42Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서, 상기 Ir으로 이루어진 상부전극을 형성하는 단계 후, 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
  10. 청구항 10은(는) 설정등록료 납부시 포기되었습니다.
    제 9 항에 있어서, 상기 열처리는 전금속화열처리(post-metallization annealing : PMA) 방식에 따라 N2 가스를 사용하여 400∼500℃의 온도에서 30분 동안 수행하는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법.
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