KR100507865B1 - 반도체소자의 캐패시터 제조 방법 - Google Patents
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Abstract
본 발명은 MIS구조의 캐패시터에서 상하부전극의 저항 및 일함수로 차이로 인가하는 바이어스에 따라 발생하는 전기적특성차이를 억제하기 위한 캐패시터의 제조 방법에 관한 것으로, 1×1019cm-3∼1×1022cm-3 범위 내에서 서로 다른 도핑농도의 인이 도핑된 폴리실리콘막들을 적층하여 하부전극을 형성하는 단계, 상기 하부전극에 대해 열처리하여 상기 인의 도핑농도가 상기 하부전극의 전체에서 균일하게 8×1020cm-3의 도핑농도를 갖도록 하는 단계, 후속 유전체와 상기 하부전극의 계면에 저유전층이 형성되는 것을 방지하기 위해 상기 하부전극 상에 질소를 이용한 보호막을 형성하는 단계, 및 상기 하부전극 상에 유전체, 상부전극을 순차적으로 형성하는 단계를 포함한다.
Description
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 MIS(Metal Insulator Silicon) 구조의 캐패시터의 제조 방법에 관한 것이다.
최근에, 캐패시터의 유전체로서 Ta2O5막을 이용하는데, 상기 Ta2O5
막은 높은 유전상수를 갖는 물질로서, NO(Nitride Oxide)를 이용한 캐패시터를 대체할 새로운 기술로 제안되고 있다.
도 1은 종래기술에 따른 MIS구조의 캐패시터를 도시한 도면으로서, 하부전극인 스토리지전극(Storage electrode)(11)으로서 폴리실리콘을 사용하고, 상부전극인 플레이트전극(Plate electrode)(13)으로서 메탈을 사용하며, 상기 스토리지전극 (11)과 플레이트전극(13) 사이의 유전체(12)로서 Ta2O5막을 사용한다. 상기와 같이, 메탈전극 식각 공정의 어려움과 실리콘기판(10)과의 접합의 난이성으로 인해 스토리지전극(11)은 폴리실리콘을 사용하고 플레이트전극(13)은 메탈을 사용하는 MIS구조를 사용한다.
그러나, MIS 구조의 경우, 스토리지전극과 플레이트전극의 일함수(Work function) 차이 및 저항의 차이로 인하여 캐패시터의 전기적 특성이 바이어스 (Bias)에 따라서 분극(Polarity)이 크며, 즉, 폴리실리콘을 스토리지 전극으로 사용하기 때문에 스토리지전극에 양의 바이어스를 인가하면 스토리지전극과 Ta2O5의 계면에 디플리션층(Depletion layer)이 형성됨에 따라 캐패시턴스(Capacitance)가 크게 저하된다. 또한, 누설전류특성도 메탈전극이 폴리실리콘전극보다 일함수가 크기 때문에 플레이트전극에 바이어스를 인가한 경우가 누설전류 및 절연파괴전압 특성이 높은 문제점이 있다.
그리고, 상기 디플리션층에 의한 캐패시턴스 감소를 방지하기 위해 스토리지전극으로 사용되는 폴리실리콘막의 도핑농도를 매우 높여야만 하지만, 종래기술에 의한 도우프드 폴리실리콘의 증착법으로는 P의 농도를 5×1020/cm3 이상 증가시키기 힘들고, 1×1021/cm3의 농도를 얻기 위해 폴리실리콘 증착시 과도하게 PH3 를 반응챔버로 인입하면 증착속도가 현저하게 떨어져서 200Å이상의 두께를 증착할 수 없을 뿐만 아니라 미반응 소스가 동종핵생성 반응을 일으켜 파티클을 발생시키게 된다.
또한, 스토리지전극상에 Ta2O5를 증착하게 되면 폴리실리콘의 표면에 저유전층인 SiO2가 생성되기 때문에 캐패시턴스가 크게 감소하는 문제점이 있다.
상기한 디플리션층에 의한 캐패시턴스 감소와 저유전층 생성에 의한 캐패시턴스 감소를 보상하기 위하여 스토리지전극에 MPS(Meta stable PolySilicon)를 형성하였으나, 상기 MPS를 형성하려면 스토리지전극의 P(Phosphorous) 농도가 매우 낮아야 하므로 디플리션층에 의한 캐패시턴스 감소는 더욱 커져서 바이어스에 대한 캐패시턴스 차이, 즉 △C는 더욱 커지게 된다. 상술한 것처럼, 캐패시터의 면적을 증가시키기 위해 MPS를 사용하려면 스토리지전극의 P농도는 1×1020/cm3 이하를 유지하여야 하고, 디플리션층에 의한 캐패시턴스 감소는 디플리션층이 없을 경우에 비해 15%∼30%정도로 매우 큰 값을 나타낸다.
상기한 문제점을 해결하기 위해 스토리지전극을 플레이트전극과 동일한 메탈을 사용하는 MIM(Metal Insulator Metal)구조를 사용하였으나, 전술한 바와 같이 스토리지전극 패턴형성의 어려움이 있어 그 실용화가 힘들다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 저유전층 생성을 방지하여 디플리션층에 의한 캐패시턴스의 감소를 방지하고 집적도가 우수한 캐패시터의 제조 방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 1×1019cm-3∼1×1022cm-3 범위 내에서 서로 다른 도핑농도의 인이 도핑된 폴리실리콘막들을 적층하여 하부전극을 형성하는 단계, 상기 하부전극에 대해 열처리하여 상기 인의 도핑농도가 상기 하부전극의 전체에서 균일하게 8×1020cm-3의 도핑농도를 갖도록 하는 단계, 후속 유전체와 상기 하부전극의 계면에 저유전층이 형성되는 것을 방지하기 위해 상기 하부전극 상에 질소를 이용한 보호막을 형성하는 단계, 및 상기 하부전극 상에 유전체, 상부전극을 순차적으로 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 제 1 실시예에 따라 형성된 캐패시터를 도시한 도면으로서, 반도체기판(21)상에 하부전극인 스토리지전극(22)을 형성한 후, 상기 스토리지전극(22)상에 유전체(23)로서 Ta2O5, TaON를 형성하고, 상기 유전체(23)상에 상부전극인 플레이트전극(24)을 형성한다. 여기서, 상기 스토리지전극(22)은 다층의 폴리실리콘막으로 이루어지고, 플레이트전극(24)은 메탈을 이용하므로써 MIS구조의 캐패시터를 형성한다.
도 3은 도 2의 스토리지전극(22)의 다층 폴리실리콘막의 형성 방법을 도시한 제 1 실시예로서, 스토리지전극(22)으로서 도우프드 폴리실리콘을 증착하되 저압화학적기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD)을 이용하여 인(P)의 농도가 8×1020/cm3∼1×1022/cm3인 제 1 실리콘막(25a, 25b, 25c)과 인의 농도가 1×1019/cm3 ∼5×1020/cm3인 제 2 실리콘막(26a, 26b)을 교대로 형성하여 인시튜(In-situ)로 다층의 실리콘막을 증착한다.
이 때, 상기 제 1 실리콘막(25a, 25c)을 최하층과 최상층으로 하되, 상기 제 1 실리콘막(25a)상에 제 2 실리콘막(26a)을 형성한 후, 상기 제 2 실리콘막(26a)상에 제 1 실리콘막(25b)을 교대로 형성한다.
도 4는 도 2의 스토리지전극으로 이용된 다층 폴리실리콘막의 형성 방법을 도시한 제 2 실시예로서, 반응가스로 PH3 가스만을 이용하여 5Å∼50Å 두께의 인도핑층(27a)을 형성하고, 상기 인도핑층(27a)상에 인의 농도가 낮은 도우프드 제 2 실리콘막( 26a, 26b)을 교대로 형성한다. 이 때, 상기 도우프드 제 2 실리콘막(26a)상에 인도핑층(27a)을 형성하고, 상기 인도핑층(27a)상에 다시 도우프드 제 2 실리콘막(26b)을 형성하되, 적층막의 최상층은 도우프드 제 2 실리콘막(26b)으로 하고 그 두께는 5Å∼50Å로 한다.
도 5는 도 2의 스토리지전극으로 이용된 다층 폴리실리콘막의 형성 방법을 도시한 제 3 실시예로서, 인의 농도가 높은 제 1 실리콘막(25a), 인의 농도가 낮은 제 2 실리콘막(26a), 인도핑층(27a), 제 2 실리콘막(26b) 및 제 1 실리콘막(25b)의 적층구조로 이루어진 스토리지전극과 제 1 실리콘막(25a), 제 2 실리콘막(26a), 인도핑층(27a) 및 제 2 실리콘막(26b)의 적층구조로 이루어진 스토리지전극과 같이, 제 2 실리콘막(26a,26b)의 사이에 인도핑층(27a)을 삽입한다.
도 3, 도 4 및 도 5에 도시된 것처럼, 상기 인의 농도를 다르게 하여 스토리지전극(22)을 형성한 후, 상기 스토리지전극(22)을 열처리한다.
상술한 바와 같이, 스토리지 전극(22)의 인 농도를 높이기 위해 폴리실리콘 증착을 다단계로 하여 인 농도가 높은 제 1 실리콘막(25a, 25b, 25c)과 인 농도가 낮은 제 2 실리콘막(26a, 26b)을 번갈아 증착하거나, 또는 인 농도가 낮은 제 2 실리콘막 사이에 인도핑층을 삽입한 후, 후속 열처리를 실시하면 인의 확산을 유발시켜 스토리지전극(22) 전체가 균일하고 높은 농도(8×1020/cm3)를 유지한다.
이 때, 스토리지전극(22)과 유전체(23)의 계면에서 발생하는 디플리션층을 방지하기 위해 스토리지전극(22) 표면의 인 농도를 스토리지전극(22)의 벌크(Bulk) 영역보다 높게 한다.
이어 상기 다층의 실리콘막으로 이루어진 스토리지전극(22)의 표면을 세정 또는 질소를 이용한 보호막(Passivation)과 같은 전처리 공정을 실시하는데, 상기와 같은 전처리를 실시하는 이유는 유전체인 Ta2O5 증착시 생성되는 스토리지전극 (22) 표면의 저유전층, 예컨대, SiO2, SiON의 생성을 방지하기 위함이다. 이 때, 상기 전처리 공정 중 질소를 이용한 보호막은 NH3 가스를 이용한 650℃∼950℃의 급속열처리(Rapid Thermal Process; RTP)로 3Å∼30Å의 질화막을 형성하거나, NH3, N2 또는 N2O 플라즈마를 이용하여 3Å∼30Å의 질화막을 형성하거나, 또는 저압화학적기상증착법을 이용하여 3Å∼30Å의 Si3N4 막을 형성한다.
이어 상기 스토리지전극(22)상에 유전체(23)로서 Ta2O5 또는 TaON 중 어느 하나의 탄탈륨계 유전체를 화학적기상증착법(CVD)을 이용하여 형성하거나, 또는 BST, PZT, SBT 등의 고유전막을 형성한 후, 상기 유전체(23)의 결정화 및 상기 스토리지전극의 인의 확산을 유도하기 위해 700℃∼1000℃의 산화분위기에서 열처리한다.
이어 상기 유전체(23)상에 플레이트전극(24)으로서 TiN, WN, RuO2, IrO2 또는 Pt 중 어느 하나의 금속막을 형성하되, 상기 금속막은 낮은 비저항을 갖는 금속을 이용한다.
상술한 바와 같이, 본 발명의 실시예에서는 질소보호막을 형성하므로써 디플리션층에 의한 캐패시턴스 감소와 저유전층에 의한 캐패시턴스 감소를 방지하므로, 캐패시터의 면적을 증가시키기 위한 MPS를 사용하지 않고도 25fF/셀 이상의 캐패시턴스의 확보가 가능하다.
그리고, MIS구조에서 유전체(23)인 Ta2O5를 이용할 경우, 유전율이 25∼100정도로 Si3N4의 유전율 7보다 4∼10배 정도 크기 때문에 캐패시턴스를 1.5배 정도 증가시킬 수 있고, 상기와 같이 캐패시턴스가 NO캐패시터에 비해 2∼3배정도 증가하게 되므로 MPS를 사용하지 않아도 충분한 캐패시턴스 확보가 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명의 캐패시터의 제조 방법은 스토리지전극의 P농도를 증가시켜 디플리션에 의한 캐패시턴스 감소를 방지하여 충전용량을 20%이상 증가시킬 수 있고, MIM구조보다 집적화가 용이하다. 또한 MPS를 사용하지 않고도 충분한 캐패시턴스 확보가 가능하므로 공정단순화에 의한 생산원가 절감 및 수율향상, 소자의 크기 축소가 용이해진다.
도 1은 종래기술에 따른 캐패시터의 제조 방법을 도시한 도면,
도 2는 본 발명의 실시예에 따른 캐패시터의 제조 방법을 도시한 도면,
도 3은 도 2의 제 1 예에 따른 다층폴리실리콘막의 형성 방법을 나타낸 도면,
도 4는 도 2의 제 2 예에 따른 다층폴리실리콘막의 형성 방법을 나타낸 도면,
도 5는 도 2의 제 3 예에 따른 다층폴리실리콘막의 형성 방법을 나타낸 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 스토리지전극
23 : 유전체 24 : 플레이트전극
Claims (14)
- 캐패시터의 제조 방법에 있어서,1×1019cm-3∼1×1022cm-3 범위 내에서 서로 다른 도핑농도의 인이 도핑된 폴리실리콘막들을 적층하여 하부전극을 형성하는 단계;상기 하부전극에 대해 열처리하여 상기 인의 도핑농도가 상기 하부전극의 전체에서 균일하게 8×1020cm-3의 도핑농도를 갖도록 하는 단계;후속 유전체와 상기 하부전극의 계면에 저유전층이 형성되는 것을 방지하기 위해 상기 하부전극 상에 질소를 이용한 보호막을 형성하는 단계; 및상기 하부전극 상에 유전체, 상부전극을 순차적으로 형성하는 단계를 포함하는 캐패시터의 제조 방법.
- 제1항에 있어서,상기 하부전극은,저압화학적기상증착법을 이용하여 인의 농도가 높은 제1실리콘막, 인의 농도가 낮은 제2실리콘막을 교대로 형성하되, 최상층은 상기 제1실리콘막으로 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 2 항에 있어서,상기 제 1 실리콘막은,8×1020/cm3∼1×1022/cm3 농도의 인이 도핑된 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 2 항에 있어서,상기 제 2 실리콘막은1×1019/cm3 ∼5×1020/cm3 농도의 인이 도핑된 것을 특징으로 하는 캐패시터의 제조 방법.
- 삭제
- 삭제
- 제1항에 있어서,상기 하부전극은,인 농도가 높은 제1실리콘막, 인 농도가 낮은 제2실리콘막, 인도핑층, 인 농도가 낮은 제 2 실리콘막의 적층막으로 형성하되, 상기 제 2 실리콘막의 사이에 인도핑층을 삽입하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 7 항에 있어서,상기 제 1 실리콘막은,8×1020/cm3∼1×1022/cm3 농도의 인이 도핑된 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 7 항에 있어서,상기 제 2 실리콘막은1×1019/cm3 ∼5×1020/cm3 농도의 인이 도핑된 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 7 항에 있어서,상기 인도핑층은 PH3 가스가 도핑된 것을 특징으로 하는 캐패시터의 제조 방법.
- 삭제
- 제1항에 있어서,상기 보호막은,NH3 가스를 이용한 급속열처리로 3Å∼30Å의 질화막을 형성하거나, NH3, N2 또는 N2O 플라즈마를 이용하여 3Å∼30Å의 질화막을 형성하거나, 또는 저압화학적기상증착법을 이용하여 3Å∼30Å의 Si3N4 막을 형성하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제1항에 있어서,상기 유전체는, Ta2O6 또는 TaON 중 어느 하나의 탄탈륨계 유전체 또는 BST, PZT 또는 SBT 중 어느 하나의 고유전체막을 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
- 제 1 항에 있어서,상기 상부전극은 TiN, WN, RuO2, IrO2 또는 Pt 중 어느 하나의 금속막을 이용하는 것을 특징으로 하는 캐패시터의 제조 방법.
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