KR20090042419A - 반도체 소자의 접합영역 형성 방법 - Google Patents

반도체 소자의 접합영역 형성 방법 Download PDF

Info

Publication number
KR20090042419A
KR20090042419A KR1020070108164A KR20070108164A KR20090042419A KR 20090042419 A KR20090042419 A KR 20090042419A KR 1020070108164 A KR1020070108164 A KR 1020070108164A KR 20070108164 A KR20070108164 A KR 20070108164A KR 20090042419 A KR20090042419 A KR 20090042419A
Authority
KR
South Korea
Prior art keywords
junction region
heat treatment
forming
semiconductor device
temperature
Prior art date
Application number
KR1020070108164A
Other languages
English (en)
Inventor
이동호
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070108164A priority Critical patent/KR20090042419A/ko
Priority to JP2008274386A priority patent/JP2009111386A/ja
Priority to CNA2008101712084A priority patent/CN101419917A/zh
Priority to US12/258,269 priority patent/US7981752B2/en
Publication of KR20090042419A publication Critical patent/KR20090042419A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Power Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 접합영역을 포함한 트랜지스터가 형성된 반도체 기판이 제공되는 단계, 접합영역을 포함한 반도체 기판의 상부에 보호막을 형성하는 제1 열처리 공정을 실시하는 단계, 보호막을 포함한 반도체 기판 상에 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 접합영역 형성 방법으로 이루어진다.
트랜지스터, 접합영역, 보호막, 불순물, 확산, Si-N, 급속열처리, N2, NH3

Description

반도체 소자의 접합영역 형성 방법{Method of forming a junction for semiconductor device}
본 발명은 반도체 소자의 접합영역 형성방법에 관한 것으로, 접합영역의 저항 증가를 억제할 수 있는 반도체 소자의 접합영역 형성방법에 관한 것이다.
반도체 소자는 다수의 트랜지스터(transistor)들을 포함하고 있으며, 이러한 트랜지스터들은 금속배선들을 통하여 전기적으로 연결된다. 트랜지스터는 일반적으로 게이트 전극 및 접합영역(junction)을 포함하여 이루어지는데, 이 중에서 접합영역은 소스(source) 및 드레인(drain)으로 구분될 수 있다.
접합영역은 이온주입 공정을 실시하여 형성할 수 있다. 이온주입 공정은 형성하고자 하는 트랜지스터의 타입에 따라 다른 타입(type)의 불순물을 사용하여 형성할 수 있으며, 이온주입 공정의 조건에 따라 접합영역의 특성이 달라질 수 있다. 특히, 이온주입 공정을 실시한 이후에, 주입된 불순물을 활성화하는 활성화 공정을 실시하는데, 활성화 공정은 일반적으로 열처리 공정으로 실시한다.
하지만, 반도체 소자의 집적도가 증가함에 따라 접합영역의 깊이가 얕아지게 되었는데, 이를 초저접합(ultra shallow junction)이라고 부르기도 한다. 이러한 초저접합의 접합영역은 집적도의 증가에 따라 점차 낮은 에너지를 가하여 실시하는데, 이처럼 낮은 에너지를 가함에 따라 불순물은 반도체 기판의 표면 가까이에 주로 존재하게 된다. 이어서, 불순물의 활성화 단계를 실시한 후, 게이트 및 접합영역이 모두 덮이도록 층간 절연막을 형성한다. 그리고, 층간 절연막을 형성한 후에 실시하는 후속 공정상 열처리 공정을 여러 번 실시하게 되는데, 이때 반도체 기판의 표면 가까이에 형성된 불순물이 층간 절연막으로 확산 되어 유출되는 현상이 발생할 수 있다. 이처럼, 접합영역을 형성하더라도 불순물이 유출되면 접합영역의 면저항이 증가하게 되어 접합영역으로의 기능을 수행하기가 어려워질 수 있다.
본 발명은 반도체 기판에 접합영역을 형성함에 있어서, 이온주입 공정을 실시하여 불순물을 주입한 후, 활성화 단계인 열처리 공정을 제1 열처리 공정 및 제2 열처리 공정으로 실시하되, 제1 열처리 공정은 N2 분위기에서 실시하고 제2 열처리 공정은 NH3 분위기에서 실시함으로써 후속 공정을 진행하여도 접합영역의 불순물이 유출되는 현상을 방지할 수 있다.
본 발명의 일 실시 예에 따른 반도체 소자의 접합영역 형성 방법은, 접합영역을 포함한 트랜지스터가 형성된 반도체 기판이 제공된다. 접합영역을 포함한 반도체 기판의 상부에 접합영역의 불순물이 방출되는 것을 방지하기 위한 보호막을 형성하는 제1 열처리 공정을 실시한다. 보호막을 포함한 반도체 기판 상에 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 접합영역 형성 방법으로 이루어진다.
본 발명의 다른 실시 예에 따른 반도체 소자의 접합영역 형성 방법은, 접합영역을 포함한 트랜지스터가 형성된 반도체 기판이 제공된다. 접합영역을 포함한 반도체 기판의 상부에 Si-N이 포함된 보호막을 형성하는 제1 열처리 공정을 실시한다. 보호막을 포함한 반도체 기판 상에 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 접합영역 형성 방법으로 이루어진다.
본 발명의 또 다른 실시 예에 따른 반도체 소자의 접합영역 형성 방법은, 접합영역을 포함한 트랜지스터가 형성된 반도체 기판이 제공된다. 접합영역의 상부에 보호막을 형성하는 제1 열처리 공정을 실시한다. 접합영역의 전기적 특성을 향상시키기 위한 제2 열처리 공정을 실시한다. 보호막을 포함한 반도체 기판 상에 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 접합영역 형성 방법으로 이루어진다.
제1 열처리 공정은 급속열처리 공정(rapid annealing process; RTP)으로 실시하며, 급속열처리 공정은 승온 단계, 온도 도달 단계 및 냉각 단계의 순서대로 실시한다.
승온 단계는 챔버 내부에 N2 가스를 공급하면서 50℃/sec 내지 150℃/sec로 온도를 높인다.
온도 도달 단계는 챔버 내부에 N2 가스를 공급하면서 200℃ 내지 500℃의 온도에 도달 시킨다. 이때, N2 가스는 1slpm 내지 40slpm의 유량으로 공급한다.
냉각 단계는 챔버내부에 NH3 가스를 공급하면서 20℃/sec 내지 100℃/sec로 냉각시킨다. 또한, NH3 가스는 1slpm 내지 10slpm의 유량으로 공급한다.
보호막은 Si-N이 포함된 막으로 형성되며, 제2 열처리 공정은 스파이크(spike) 급속열처리 공정으로 실시한다.
스파이크 급속열처리 공정은 챔버 내부에 1slpm 내지 40slpm의 유량으로 N2 가스를 주입하면서, 150℃ 내지 250℃의 온도 상승률로 승온시켜 1000℃ 내지 1100 ℃의 온도까지 도달시킨다.
스파이크 급속열처리 공정은 N2 분위기에서 냉각시키며, 제2 열처리 공정은 급속열처리 공정으로 실시한다.
급속열처리 공정은 승온 단계, 온도 도달 단계 및 냉각 단계의 순서대로 실시한다. 승온 단계는 챔버 내부를 N2 분위기로 형성하고, 50℃/sec 내지 80℃/sec의 온도로 승온시킨다.
온도 도달 단계는 N2 가스 분위기에서 챔버 내부를 750℃ 내지 850℃의 온도까지 도달시키며, N2 가스는 1slpm 내지 40slpm의 유량으로 공급하고. 냉각 단계는 챔버 내부를 NH3 분위기로 조성하여 실시한다.
제2 열처리 공정은 SOAK 타입 급속열처리 장비, 레이져(LASER) 타입 급속열처리 장비 또는 플래시 타입 급속열처리 장비중 어느 하나를 사용하거나 병행하여 사용한다. SOAK 타입의 급속열처리 장비를 사용하는 경우, 챔버 내부를 900℃ 내지 1000℃의 온도까지 도달시키며, 레이져 타입 급속열처리 장비 또는 플래시 타입 급속열처리 장비를 사용는 경우, 챔버 내부를 1200℃ 내지 1400℃의 온도까지 도달시킨 후 냉각하며, 제2 열처리 공정의 냉각 공정시, 챔버 내부를 N2 분위기로 형성한다.
접합영역은 반도체 기판에 P타입의 불순물을 이온주입하여 형성하며, 불순물로 11B 또는 49BF2 이온을 사용한다.
11B을 사용할 경우, 5KeV 내지 1eV의 에너지를 가하고, 49BF2 이온을 사용할 경우, 20KeV 내지 1eV의 에너지를 가한다.
이온주입 공정은 1×1015ions/㎠ 내지 3×1015ions/㎠의 주입량으로 불순물을 주입한다. 층간 절연막은 MTO막 및 BPSG막을 적층하여 형성한다.
본 발명은 반도체 기판에 접합영역을 형성함에 있어서, 이온주입 공정을 실시하여 불순물을 주입한 후, 활성화 단계인 열처리 공정을 제1 열처리 공정 및 제2 열처리 공정으로 실시하되, 제1 열처리 공정은 N2 분위기에서 실시하고 제2 열처리 공정은 NH3 분위기에서 실시함으로써 후속 실시하는 열처리 공정 시, 접합영역의 불순물이 유출되는 현상을 방지하여 접합영역의 면저항 증가를 억제하여 반도체 소자의 전기적 특성을 향상시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 접합영역 형성 방법을 설명하기 위한 단면도로써, 디램(DRAM) 소자에 접합영역을 형성하는 경우를 일 실시 예로 설명하도록 한다.
도 1a를 참조하면, 소자 분리영역에 소자 분리막(102)이 형성된 반도체 기판(100)이 제공된다. 노출된 반도체 기판(100) 및 소자 분리막(102)의 상부에 게이트 절연막(102) 및 게이트 전극(106)을 형성하고, 게이트 전극 패턴에 따라 패터닝(patterning) 공정을 실시하여 소자 분리막(102) 및 반도체 기판(100)의 일부를 노출시킨다. 이어서, 게이트 절연막(102) 및 게이트 전극(106)의 측벽에 스페이서막(108)을 형성한다. 이때, 스페이서막(108)을 형성하기 이전에 노출된 반도체 기판(100)에 이온주입 공정을 실시하여 이온주입 영역(미도시)을 형성할 수도 있다.
도 1b를 참조하면, 게이트 전극(106)의 하부와 접하는 반도체 기판(100)에 접합영역(100a)을 형성하기 위하여 이온주입 공정을 실시한다. 도 1a에서 이온주입 영역(미도시)을 형성한 경우, 이온주입 공정을 다음과 같이 더 실시하여 접합영역(100a)을 형성하도록 한다.
이온주입 공정은 고전류 저에너지의 이온주입 장비를 사용하여 P타입 불순물을 주입하는 것이 바람직하다. 예를 들면, 불순물은 11B 또는 49BF2 이온을 사용할 수 있는데, 반도체 소자의 집적도가 증가할수록 낮은 이온주입 에너지를 가하는 것이 바람직하다. 예를 들면 11B 이온을 주입할 경우에는 5KeV 내지 1eV의 에너지를 가하는 것이 바람직하고, 49BF2 이온을 주입할 경우에는 20KeV 내지 1eV의 에너지를 가하는 것이 바람직하다. 또한, 이온주입 공정은 1×1015ions/㎠ 내지 3×1015ions/㎠의 주입량으로 불순물을 주입하는 것이 바람직하다. 이로써, 게이트 전 극(106) 하부와 접하는 반도체 기판(100)에 접합영역(100a)을 형성하여 트랜지스터를 형성한다.
도 1c를 참조하면, 접합영역(100a)에 주입된 불순물을 활성화한다. 불순물을 활성화하는 단계는 바람직하게 열처리 공정으로 실시하는데, 접합영역(100a)에 주입된 불순물이 후속 공정 시 유출되는 것을 방지할 수 있도록 열처리 공정을 실시한다. 열처리 공정은 후술하는 제1 열처리 공정 및 제2 열처리 공정의 두 단계로 나누어 실시하는 것이 바람직하며, 제1 열처리 공정을 단독으로 실시할 수도 있다. 제1 열처리 공정 및 제2 열처리 공정을 구체적으로 설명하면 다음과 같다.
제1 열처리 공정은 급속열처리 공정(rapid annealing process; RTP)으로 실시하는 것이 바람직하다. 급속열처리 공정(RTP)은 승온 단계 및 냉각 단계의 순서로 실시한다. 구체적으로, 승온 단계는 챔버 내부에 N2 가스를 공급하면서 50℃/sec 내지 150℃/sec로 온도를 높이는 것이 바람직하다. 이때, N2 가스는 1slpm 내지 40slpm의 유량으로 공급하는 것이 바람직하다. 이러한 방식으로, 챔버 내부에 N2 가스를 공급하면서 200℃ 내지 500℃의 온도까지 도달 시킨다. 온도를 도달시킨 후, 바로 냉각 단계를 수행한다. 냉각 단계는 챔버 내부에 NH3 가스를 공급하면서 20℃/sec 내지 100℃/sec로 냉각시키는데, NH3 가스는 1slpm 내지 10slpm의 유량으로 공급하는 것이 바람직하다. 냉각 단계에서 챔버 내부를 NH3 가스 분위기로 형성하므로 접합영역(100a)의 표면에 Si-N가 포함된 보호막(100b)이 형성되는데, 보호막(100b)에 의해 접합영역(100a) 내의 불순물이 외부로 유출되는 현상을 방지할 수 있다. 바람직하게는, 접합영역(100a)의 상부에만 보호막(100b)을 형성하도록 하지 만, 이는 하드 마스크 패턴을 추가로 형성해야 하기 때문에 접합영역(100a)을 포함하는 반도체 기판(100)의 상부 표면을 따라 형성한다. 이때, 보호막(100b)이 접합영역(100a) 이외의 영역에 형성되어도 무관하다.
제2 열처리 공정은 스파이크(spike) 급속열처리 공정으로 실시할 수 있다. 구체적으로, 챔버 내부에 1slpm 내지 40slpm의 유량으로 N2 가스를 주입하여 N2 분위기로 조성하고, 150℃ 내지 250℃의 온도 상승률로 승온시켜 1000℃ 내지 1100℃의 온도까지 도달시킨 후, N2 분위기에서 냉각시킬 수 있다. 이때, N2 분위기에서 냉각하여 접합영역(100a)의 전기적 특성을 향상시킬 수 있다.
또한, 제2 열처리 공정을 다음과 같은 다른 방식으로 실시할 수도 있다. 구체적으로 설명하면 다음과 같다. 제2 열처리 공정은 급속열처리 공정으로 실시할 수 있다. 급속열처리 공정은 승온 단계 및 냉각 단계의 순서대로 실시한다. 구체적으로, 승온 단계는 챔버 내부를 N2 분위기로 형성하고, 50℃/sec 내지 80℃/sec의 온도로 승온시키는 것이 바람직하다. 승온 단계로 챔버 내부를 750℃ 내지 850℃의 온도까지 도달시키는데, 이때 챔버 내부에 N2 가스를 1slpm 내지 40slpm의 유량으로 공급하여 N2 분위기로 유지하는 것이 바람직하다. 이어서, 냉각 단계를 실시한다. 냉각 단계는 챔버 내부를 NH3 분위기로 조성하여 온도를 낮춤으로써 접합영역(100a)의 상부에 Si-N이 포함된 보호막(100b)이 더 형성될 수 있도록 한다. 이는, 상술한 제1 열처리 공정 이후에 접합영역(100a)의 상부에 Si-N이 포함된 보호막(100b)을 더 형성함으로써 접합영역(100a) 내에 포함된 불순물의 유출을 더 효율적으로 방지할 수 있다. 이때, 불순물의 활성화를 향상시키기 위하여 sec(second) 단위의 SOAK 타입 급속열처리 장비를 사용하거나, msec(또는 nsec) 단위의 레이져(LASER) 타입 또는 플래시 타입의 급속열처리 장비중 어느 하나를 사용하여 실시할 수 있다. 또한, 이들 장비를 병행하여 사용할 수도 있다. SOAK 타입, 레이져(LASER) 타입 및 플래시 타입의 급속열처리 장비는 일반적인 급속열처리 장비보다 매우 짧은 시간 내에 도달 온도까지 높이고, 냉각시킬 수 있으므로, 일반적인 급속열처리 장비를 사용할 때보다 높은 온도까지 도달시키는 것이 바람직하다. 예를 들면, SOAK 타입의 급속열처리 장비를 사용할 경우에는 900℃ 내지 1000℃의 온도까지 도달시키는 것이 바람직하며, 레이져 타입 또는 플래시 타입의 급속열처리 장비를 사용할 경우에는 1200℃ 내지 1400℃의 온도까지 도달시킨 후 냉각하는 것이 바람직하다. 이때, 냉각 시에는 챔버 내부를 N2 분위기로 형성하여 접합영역(100a) 내의 전기적 특성을 향상시키도록 한다.
도 1d를 참조하면, 소자 분리막(102), 게이트 전극(106), 스페이서막(108) 및 접합영역(100a)의 표면을 따라 층간 절연막용 제1 절연막(110)을 형성하고, 이어서 제1 절연막(112)의 상부에 층간 절연막용 제2 절연막(112)을 형성한다. 예를 들면, 제1 절연막(110)은 MTO막으로 형성할 수 있고, 제2 절연막(112)은 BPSG막으로 형성할 수 있다. 이어서, 제2 절연막(112)의 상부를 평평하게 연마한 후, 후속 공정을 진행한다.
후속 공정을 진행할 시에 열처리 공정을 실시할 수 있는데, 이러한 열처리 공정을 실시하여도, 상술한 접합영역(100a) 상에 형성된 보호막(100b)에 의해 접합영역(100a) 내부의 불순물이 외부(예를 들면, 제1 절연막)로 확산되는 현상을 방지 할 수 있다. 이로써, 접합영역(100a)의 표면 저항의 증가를 방지하여 반도체 소자의 전기적 특성을 향상시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 접합영역 형성 방법을 설명하기 위한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 100a : 접합영역
102 : 소자 분리막 104 : 게이트 절연막
106 : 게이트 전극 108 : 스페이서막
110 : 제1 절연막 112 : 제2 절연막

Claims (29)

  1. 접합영역을 포함한 트랜지스터가 형성된 반도체 기판이 제공되는 단계;
    상기 접합영역을 포함한 상기 반도체 기판의 상부에 접합영역의 불순물이 방출되는 것을 방지하기 위한 보호막을 형성하는 제1 열처리 공정을 실시하는 단계; 및
    상기 보호막을 포함한 상기 반도체 기판 상에 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 접합영역 형성 방법.
  2. 접합영역을 포함한 트랜지스터가 형성된 반도체 기판이 제공되는 단계;
    상기 접합영역을 포함한 상기 반도체 기판의 상부에 Si-N이 포함된 보호막을 형성하는 제1 열처리 공정을 실시하는 단계; 및
    상기 보호막을 포함한 상기 반도체 기판 상에 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 접합영역 형성 방법.
  3. 접합영역을 포함한 트랜지스터가 형성된 반도체 기판이 제공되는 단계;
    상기 접합영역의 상부에 보호막을 형성하는 제1 열처리 공정을 실시하는 단계;
    상기 접합영역의 전기적 특성을 향상시키기 위한 제2 열처리 공정을 실시하는 단계; 및
    상기 보호막을 포함한 상기 반도체 기판 상에 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 접합영역 형성 방법.
  4. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 제1 열처리 공정은 급속열처리 공정(rapid annealing process; RTP)으로 실시하는 반도체 소자의 접합영역 형성 방법.
  5. 제 4 항에 있어서,
    상기 급속열처리 공정은 승온 단계 및 냉각 단계의 순서로 실시하는 반도체 소자의 접합영역 형성 방법.
  6. 제 5 항에 있어서,
    상기 승온 단계는 챔버 내부에 N2 가스를 공급하면서 50℃/sec 내지 150℃/sec로 온도를 높이는 반도체 소자의 접합영역 형성 방법.
  7. 제 5 항에 있어서,
    상기 승온 단계는 챔버 내부에 N2 가스를 공급하면서 200℃ 내지 500℃의 온도 까지 도달 시키는 반도체 소자의 접합영역 형성 방법.
  8. 제 6 항 또는 제 7 항에 있어서,
    상기 N2 가스는 1slpm 내지 40slpm의 유량으로 공급하는 반도체 소자의 접합영역 형성 방법.
  9. 제 5 항에 있어서,
    상기 냉각 단계는 챔버내부에 NH3 가스를 공급하면서 20℃/sec 내지 100℃/sec로 냉각시키는 반도체 소자의 접합영역 형성 방법.
  10. 제 9 항에 있어서,
    상기 NH3 가스는 1slpm 내지 10slpm의 유량으로 공급하는 반도체 소자의 접합영역 형성 방법.
  11. 제 2 항에 있어서,
    상기 제2 열처리 공정은 스파이크(spike) 급속열처리 공정으로 실시하는 반도체 소자의 접합영역 형성 방법.
  12. 제 11 항에 있어서,
    상기 스파이크 급속열처리 공정은 챔버 내부에 1slpm 내지 40slpm의 유량으로 N2 가스를 주입하면서, 150℃ 내지 250℃의 온도 상승률로 승온시켜 1000℃ 내지 1100℃의 온도까지 도달시키는 반도체 소자의 접합영역 형성 방법.
  13. 제 11 항에 있어서,
    상기 스파이크 급속열처리 공정은 N2 분위기에서 냉각시키는 반도체 소자의 접합영역 형성 방법.
  14. 제 3 항에 있어서,
    상기 제2 열처리 공정은 급속열처리 공정으로 실시하는 반도체 소자의 접합영역 형성 방법.
  15. 제 14 항에 있어서,
    상기 급속열처리 공정은 승온 단계 및 냉각 단계의 순서대로 실시하는 반도체 소자의 접합영역 형성 방법.
  16. 제 15 항에 있어서,
    상기 승온 단계는 챔버 내부를 N2 분위기로 형성하고, 50℃/sec 내지 80℃/sec의 온도로 승온시키는 반도체 소자의 접합영역 형성 방법.
  17. 제 15 항에 있어서,
    상기 승온 단계는 N2 가스 분위기에서 챔버 내부를 750℃ 내지 850℃의 온도까지 도달시키는 단계인 반도체 소자의 접합영역 형성 방법.
  18. 제 16 항 또는 제 17 항에 있어서,
    상기 N2 가스는 1slpm 내지 40slpm의 유량으로 공급하는 반도체 소자의 접합영역 형성 방법.
  19. 제 15 항에 있어서,
    상기 냉각 단계는 챔버 내부를 NH3 분위기로 조성하여 실시하는 반도체 소자의 접합영역 형성 방법.
  20. 제 14 항에 있어서,
    상기 급속열처리 공정은 SOAK 타입 급속열처리 장비, 레이져(LASER) 타입 급속열처리 장비 또는 플래시 타입 급속열처리 장비중 어느 하나를 사용하거나 병행하여 사용하는 반도체 소자의 접합영역 형성 방법.
  21. 제 20 항에 있어서,
    상기 SOAK 타입의 급속열처리 장비를 사용하는 경우, 챔버 내부를 900℃ 내지 1000℃의 온도까지 도달시키는 반도체 소자의 접합영역 형성 방법.
  22. 제 20 항에 있어서,
    상기 레이져 타입 급속열처리 장비 또는 플래시 타입 급속열처리 장비를 사 용는 경우, 챔버 내부를 1200℃ 내지 1400℃의 온도까지 도달시킨 후 냉각하는 반도체 소자의 접합영역 형성 방법.
  23. 제 20 항에 있어서,
    상기 제2 열처리 공정의 냉각 공정시, 챔버 내부를 N2 분위기로 형성하는 반도체 소자의 접합영역 형성 방법.
  24. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 접합영역은 상기 반도체 기판에 P타입의 불순물을 이온주입하여 형성하는 반도체 소자의 접합영역 형성 방법.
  25. 제 24 항에 있어서,
    상기 불순물로 11B 또는 49BF2 이온을 사용하는 반도체 소자의 접합영역 형성 방법.
  26. 제 25 항에 있어서,
    상기 11B을 사용할 경우, 5KeV 내지 1eV의 에너지를 가하는 반도체 소자의 접합영역 형성 방법.
  27. 제 25 항에 있어서,
    상기 49BF2 이온을 사용할 경우, 20KeV 내지 1eV의 에너지를 가하는 반도체 소자의 접합영역 형성 방법.
  28. 제 25 항에 있어서,
    상기 이온주입 공정은 1×1015ions/㎠ 내지 3×1015ions/㎠의 주입량으로 상기 불순물을 주입하는 반도체 소자의 접합영역 형성 방법.
  29. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 층간 절연막은 MTO막 및 BPSG막을 적층하여 형성하는 반도체 소자의 접합영역 형성 방법.
KR1020070108164A 2007-10-26 2007-10-26 반도체 소자의 접합영역 형성 방법 KR20090042419A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020070108164A KR20090042419A (ko) 2007-10-26 2007-10-26 반도체 소자의 접합영역 형성 방법
JP2008274386A JP2009111386A (ja) 2007-10-26 2008-10-24 半導体素子の接合領域形成方法
CNA2008101712084A CN101419917A (zh) 2007-10-26 2008-10-24 形成半导体器件结的方法
US12/258,269 US7981752B2 (en) 2007-10-26 2008-10-24 Method of forming junction of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070108164A KR20090042419A (ko) 2007-10-26 2007-10-26 반도체 소자의 접합영역 형성 방법

Publications (1)

Publication Number Publication Date
KR20090042419A true KR20090042419A (ko) 2009-04-30

Family

ID=40583360

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070108164A KR20090042419A (ko) 2007-10-26 2007-10-26 반도체 소자의 접합영역 형성 방법

Country Status (4)

Country Link
US (1) US7981752B2 (ko)
JP (1) JP2009111386A (ko)
KR (1) KR20090042419A (ko)
CN (1) CN101419917A (ko)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW461024B (en) 2000-05-31 2001-10-21 Applied Materials Inc A method using nitride material as ultra shallow junction
KR100507865B1 (ko) * 2000-08-31 2005-08-18 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조 방법
KR100694971B1 (ko) 2002-07-16 2007-03-14 주식회사 하이닉스반도체 반도체 소자의 접합영역 형성 방법
KR100972706B1 (ko) 2003-06-30 2010-07-27 주식회사 하이닉스반도체 반도체 소자의 초저접합 형성방법
US20050059260A1 (en) * 2003-09-15 2005-03-17 Haowen Bu CMOS transistors and methods of forming same

Also Published As

Publication number Publication date
JP2009111386A (ja) 2009-05-21
US20090111233A1 (en) 2009-04-30
US7981752B2 (en) 2011-07-19
CN101419917A (zh) 2009-04-29

Similar Documents

Publication Publication Date Title
JP2009200334A (ja) 半導体装置及び半導体装置の製造方法
KR20090042419A (ko) 반도체 소자의 접합영역 형성 방법
US6432780B2 (en) Method for suppressing boron penetrating gate dielectric layer by pulsed nitrogen plasma doping
KR100524465B1 (ko) 반도체소자의 제조방법
KR100429556B1 (ko) 채널 특성을 개선시킨 반도체소자의 제조 방법
KR100624697B1 (ko) 리세스 트랜지스터의 듀얼폴리게이트 제조방법
JP2008118092A (ja) 高電圧素子の製造方法
KR100865556B1 (ko) 반도체소자의 제조방법
US7572716B2 (en) Semiconductor doping with improved activation
KR100799020B1 (ko) 반도체 메모리 소자의 제조방법
KR100806139B1 (ko) 플라즈마도핑을 이용한 반도체소자의 제조 방법
KR100972706B1 (ko) 반도체 소자의 초저접합 형성방법
KR100671594B1 (ko) 반도체 소자의 얕은 접합 트랜지스터 제조 방법
KR101206500B1 (ko) 반도체 장치의 트랜지스터 제조 방법
KR100746622B1 (ko) 모스 트랜지스터 제조방법
KR100694971B1 (ko) 반도체 소자의 접합영역 형성 방법
KR100338820B1 (ko) 모스형 트랜지스터의 소오스/드레인 형성 방법
CN108878526B (zh) 半导体结构及其形成方法
KR100443789B1 (ko) 반도체 소자의 게이트 산화막 형성방법
KR100642410B1 (ko) 반도체 소자의 제조방법
KR100257757B1 (ko) 도펀트의 외확산을 방지하기 위한 초저접합층형성 방법
KR20070088112A (ko) 플래쉬 메모리 소자의 제조방법
KR100422325B1 (ko) 반도체 소자의 제조방법
KR100701686B1 (ko) 반도체 소자의 제조방법
KR20030052480A (ko) 반도체 소자의 게이트 전극 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B601 Maintenance of original decision after re-examination before a trial
J301 Trial decision

Free format text: TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20110706

Effective date: 20121218