KR100642410B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 기판의 소정 영역에 소자분리막을 형성하여 소자형성영역을 정의하는 단계와; 상기 소자형성영역인 반도체 기판의 상부 일부를 소정의 깊이로 식각하여 채널영역을 확보하는 단계와; 상기 채널영역 상에 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 게이트를 형성하기 이전의 소정 단계에서 상기 반도체 기판의 소자구동영역의 하부로 도펀트를 주입하여 매립층을 형성하는 단계를 포함하여 구성되는 반도체 소자의 제조방법에 관한 것이다.
이온 주입, 반도체 소자
Description
도 1은 종래 반도체 소자의 제조방법과 본 발명의 다양한 실시예를 비교한 표이다.
도 2a 및 도 2b는 본 발명에 의한 일실시예에 따른 반도체 소자의 제조을 나타낸 수순 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판 2 : 소자분리막
3 : 매립층 4 : 소자구동영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 3차원 구조를 가지는 트랜지스터의 제조방법에서 발생하는 데미지에 의한 결함을 외인성 제거 효과(extrinsic gettering effect)를 이용하여 제거함으로써, 반도체 소자의 누설 전류 발생을 줄일 수 있는 반도체 소자의 제조방법에 관한 것이다.
일반적으로, 3차원 구조를 가지는 트랜지스터 등의 반도체 소자는 채널영역이 3차원 구조로 형성되어 있어 보다 좁은 면적에 설치되면서도 단채널효과 등이 발생하지 않고 전계 집중에 의한 누설전류를 감소시킬 수 있는 것을 특징으로 한다.
이와 같은 3차원 구조의 트랜지스터의 예로는 리세스 게이트(recess gate)를 가지는 트랜지스터, 엘리베이티드 소스 드레인 정션(elevated source drain junction)구조의 트랜지스터, 핀게이트(fin gate) 구조의 트랜지스터 등을 들 수 있다.
그런데, 상기와 같은 3차원 구조의 트랜지스터, 특히 리세스 채널 구조를 가지는 트랜지스터의 경우, 반도체 기판의 일부를 소정의 깊이로 식각하고 그 식각에 의한 단차면에 채널을 형성함으로 인해 반도체 기판 식각에 의한 데미지에 의하여 누설전류가 증가하는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 3차원 구조의 트랜지스터에서 게이트 등을 형성하기 이전에 반도체 기판에 외인성 제거층을 형성하여 반도체 기판의 식각에 의한 데미지를 완화함으로써, 누설전류의 발생을 줄일 수 있는 반도체 소자의 제조방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 반도체 기판의 소정 영역에 소자분리막을 형성하여 소자형성영역을 정의하는 단계와; 상기 소자형성영역인 반도체 기판의 상부 일부를 소정의 깊이로 식각하여 채널영역을 확보하는 단계와; 상기 채널영역 상에 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조방법에 있어서, 상기 게이트를 형성하기 이전의 소정 단계에서 상기 반도체 기판의 소자구동영역의 하부로 도펀트를 주입하여 매립층을 형성하는 단계를 포함하여 구성되는 반도체 소자의 제조방법을 제공한다.
본 발명에서, 상기 매립층의 형성 후, 열처리를 통해 상기 매립층을 활성화시키는 단계를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 매립층을 형성하는 단계는 상기 소자분리막의 형성 전에 이루어지는 것이 바람직하다.
본 발명에서, 상기 매립층을 형성하는 단계는 상기 소자분리막의 형성단계 이후 및 상기 채널영역 확보단계 이전에 이루어지는 것이 바람직하다.
본 발명에서, 상기 매립층을 형성하는 단계는 상기 채널영역 확보단계 이후 및 상기 게이트 형성단계 이전에 이루어지는 것이 바람직하다.
본 발명에서, 상기 소자구동영역 하부로 주입되는 도펀트는 11B, 49BF2,
30BF 또는 49BF2+11B혼합 도펀트 중 어느 하나인 것이 바람직하며; 상기 도펀트 주입시, 1000KeV ~3000KeV 범위의 에너지로 틸트각 0 내지 10도의 범위로 주입하고, 그 주입량은 5.0E13 ions/cm2 ~ 1.0E15 ions/cm2로 하는 것이 바람직하다.
본 발명에서, 상기 소자구동영역 하부로 주입되는 도펀트는 31P 또는 75As인 것이 바람직하며; 상기 도펀트 주입시, 1000KeV ~4000KeV 범위의 에너지로 틸트각 0 내지 10도의 범위로 주입하고, 그 주입량은 5.0E13 ions/cm2 ~ 1.0E15 ions/cm2 하는 것이 바람직하다.
본 발명에서, 상기 열처리는 급속열처리공정에 의하여 실시되는 것이 바람직하다.
본 발명에서, 상기 급속열처리 공정시 온도 800 내지 1200℃의 조건 하에서, 열처리 시간은 1 내지 600초로, 램프의 업다운 레이트는 10 내지 300℃/sec로 하며, 열처리에 사용하는 가스는 Ar, N2, O2, NH3, N2O 또는 N
2와 O2의 혼합가스 중 어느 하나를 사용하는 것이 바람직하다.
본 발명에서, 상기 열처리는 반응로(furnace)를 이용한 열처리 공정에 의하여 실시되는 것이 바람직하다.
본 발명에서, 상기 반응로를 이용한 열처리 공정시, 온도 800 내지 1200℃의 조건 하에서, 열처리 시간은 약 10 내지 120분으로 하며, Ar, N2, O2, NH3, N2O 또는 N2와 O2의 혼합가스 중 어느 하나를 사용하는 것이 바람직하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
상기와 같이 구성되는 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도 1은 종래 3차원 트랜지스터와 본 발명의 4가지 실시예의 공정순서를 비교한 표이다.
이에 따르면, 종래 3차원 트랜지스터를 제조하는 공정은 반도체 기판에 소자분리막을 형성하는 공정과, 웰형성을 위한 이온을 주입하는 공정과, 반도체 기판을 식각하여 3차원 구조를 형성하는 공정 및 게이트를 형성하는 공정으로 구성된다.
이후의 공정은 소스 및 드레인 등을 형성하는 종래 방법과 본 발명의 각 실시예들이 모두 동일하므로 설명의 편의를 위하여 이에 대한 상세한 설명은 생략한다.
본 발명의 실시예 1에 따른 반도체 소자의 제조방법은 반도체 기판의 하부에 외인성 제거 효과(extrinsic gettering effect)를 가지는 매립층을 형성하기 위하여 이온주입을 실시하는 공정과, 소자분리막을 형성하는 공정과, 웰 영역 형성을 위한 이온을 주입하는 공정과, 반도체 기판을 식각하여 3차원 구조를 형성하는 공정 및 게이트를 형성하는 공정을 포함하여 구성된다. 상기 매립층은 차후 트랜지스터 제조공정 중에 이루어지게 될 후속 열처리 공정에 의하여 활성화된다. 결국, 실 시예 1에 따른 반도체 소자의 제조방법은 상기와 같은 과정을 통해 3차원 구조 트랜지스터의 하부측 반도체 기판에 매립층을 형성한다.
실시예 2에 따른 반도체 소자의 제조방법은 상기 실시예 1에 따른 반도체 소자의 제조방법에서 상기 매립층 형성을 위한 이온주입 공정 이후, 열처리 공정을 더 포함하고 있으며, 그 외 나머지 공정은 상기 실시예 1과 동일하다. 따라서, 실시예 2에서 상기 매립층은 상기 이온주입 후 곧 바로 실시되는 상기 열처리 공정에 의하여 활성화된다.
다음으로, 실시예 3에 따른 반도체 소자의 제조방법은 소자분리막을 형성하는 공정과, 반도체 기판의 하부에 이온주입을 실시하여 외인성 제거 효과(extrinsic gettering effect)를 가지는 매립층을 형성하는 공정과, 웰 영역 형성을 위한 이온을 주입하는 공정과, 반도체 기판을 식각하여 3차원 구조를 형성하는 공정 및 게이트를 형성하는 공정을 포함하여 구성된다. 실시예 1과 마찬가지로, 상기 매립층은 차후 트랜지스터 제조공정 중에 이루어지게 될 후속 열처리 공정에 의하여 활성화된다. 실시예 3에 따른 반도체 소자의 제조방법도 이러한 과정을 통해 3차원 구조 트랜지스터의 하부측 반도체 기판에 매립층을 형성한다.
그리고, 실시예 4에 따른 반도체 소자의 제조방법은 상기 실시예 3에 따른 반도체 소자의 제조방법에서 상기 매립층 형성을 위한 이온주입 공정 이후, 열처리 공정을 더 포함하고 있으며, 그 외 나머지 공정은 상기 실시예 3과 동일하다. 따라서, 실시예 4에서 상기 매립층은 상기 이온주입 후 곧 바로 실시되는 상기 열처리 공정에 의하여 활성화된다.
상술한 바와 같이, 본 발명에 의한 상기 실시예들은 모두 게이트를 형성하기 이전에, 반도체 기판에 외인성 제거 효과를 가지는 매립층 형성을 위한 이온을 주입하고, 트랜지스터 제조공정 중에 사용하는 열처리 공정에 의해 상기 이온주입된 매립층을 활성화 하거나, 매립층 형성 직후에 이루어지는 별도의 열처리 공정을 통해 상기 매립층을 활성화한다.
상기 매립층 형성을 위해 주입된 이온은 반도체 기판에 손상을 주게 되며, 직후의 열처리 공정 또는 트랜지스터 제조공정 중에 실시될 후속 열처리 공정을 통하여 외인성 제거 효과를 가진다. 이에 따라, 상기 매립층은 소자 구동 영역에서 생성되는 디펙트를 소자 구동영역 밖에서 유인하는 역할을 수행하며, 반도체 장치에서의 누설전류 소스를 제거하여 누설전류가 발생하는 것을 억제하는 역할을 한다. 여기서, 소자 구동영역이란 반도체 소자의 구동에 직접적인 영향을 미치는 영역으로서, 소자의 동작에 따른 회로 동작에 직접 관여하며 주로 반도체 기판에서 그 표면에 가까이 위치한 영역을 말한다.
본 발명의 매립층 형성을 위한 이온주입공정 및 열처리공정의 상세한 스펙을 설명하면 다음과 같다.
먼저, 상기 이온주입은 P형 도펀트를 사용하며, 이온주입 에너지는 1000KeV~3000KeV 범위의 고에너지로 한다. 이 때, 사용될 수 있는 P형 도펀트로는 11B, 49BF2, 30BF 또는 49BF2+11
B혼합 도펀트가 있는데, 특히 11B를 사용한다. 그리고, 이온주입의 양은 5.0E13 ions/cm2 ~ 1.0E15 ions/cm2로 하며, 틸트각은 0 내지 10도 로 한다.
상기 매립층 형성을 위한 이온주입은 상기 도 1의 표에서 알 수 있는 바와 같이, 반도체 기판에 3차원 구조를 형성하기 이전 단계에서 실시하되, 소자분리막을 형성하기 이전에 실시할 수도 있고, 소자분리막을 형성한 이후에 실시할 수도 있다. 뿐만 아니라, 상기 매립층 형성을 위한 이온주입은 반도체 기판에 3차원 구조를 형성한 이후에도 동일하게 적용할 수 있다.
도 2a 및 도 2b는 본 발명에 의한 또 다른 실시예에 따르는 반도체 소자의 제조공정을 설명하기 위한 단면도로서, 반도체 기판에 3차원 구조를 형성한 이후에 상기 매립층 형성을 위한 이온주입이 실시되는 경우를 나타낸 것이다.
그 제조방법을 구체적으로 살펴 보면, 도 2a에 도시된 바와 같이, 우선 반도체 기판(1)의 일부에 소자분리막(2)을 형성하여 소자형성영역을 정의한 후, 그 소자형성영역의 일부를 소정의 깊이로 식각하여 3차원 트랜지스터의 채널영역을 형성한다. 이어서, 도 2b에 도시된 바와 같이, 소자 구동 영역(4) 아래의 반도체 기판(1)의 하부에 이온을 주입하고 열처리하여 외인성 제거 효과를 나타내는 매립층(3)을 형성한다.
이 때, 실제로 반도체 기판을 전기적으로 이용하는 부분은 반도체 기판의 표면과 가까운 부분 일부이며, 상기 매립층(3)이 형성된 영역은 소자 구동에는 크게 영향을 미치지 않는 영역이다. 매립층(3)은 상기 이온주입 후 곧 바로 실시되는 상기 열처리 공정에 의하여 활성화된다.
상기 매립층(3)은 소자 구동영역(4)에서 발생하는 결함들을 유인하여 그 결 함을 제거하는 역할을 하며, 이에 따라 누설전류를 감소시키는 역할을 한다.
상기 이온 주입 후 실시되는 열처리공정은 급속열처리 또는 반응로(Furnace)를 이용한 열처리에 의하여 수행될 수 있다.
급속 열처리의 경우에는, 800 내지 1200℃의 온도 조건 하에서 1 내지 600초의 열처리 시간 동안, Ar, N2, O2, NH3, N2O 또는 N2와 O2의 혼합가스 등을 사용하여 실시한다. 또한, 램프의 업다운 레이트는 10 내지 300℃/sec로 한다.
한편, 반응로를 이용하는 경우에는, 800 내지 1200℃의 온도 조건 하에서 약 10 내지 120분 동안 공정하며, Ar, N2, O2, NH3, N2O 또는 N
2와 O2의 혼합가스를 사용한다.
이와 같은 열처리를 통해 상기 매립층(3)은 활성화된다.
상기에서는 P형 이온주입을 하는 것을 예로 들었으나, N형 이온을 주입하여 동일한 효과를 얻을 수도 있다. 이와 같은 N형 도펀트로는 31P 또는 75As를 사용할 수 있으며, 특히 31P를 사용한다. 이 때, 이온주입 에너지는 1000KeV~4000KeV 범위의 고에너지로 하고, 이온주입의 양은 5.0E13 ions/cm2 ~ 1.0E15 ions/cm2로 하며, 틸트각은 0 내지 10도로 한다.
N형 이온주입의 경우에도 동일하게 열처리를 수행함으로써 N형 매립층을 활성화시킬 수 있다.
아래의 표 1은 종래 반도체 소자와 본 발명을 적용한 반도체 소자의 셀 누 설전류의 양을 나타낸 표이다. 본 발명에 의하여 제조된 반도체 소자의 경우, 매립층(3)에 주입된 도펀트는 11B이고, 그 농도는 3.0E14이며, 열처리는 1000℃에서 한시간 동안 수행한 것으로서, 이와 같은 매립층(3)을 적용한 본 발명에 의한 반도체 소자의 경우에는 그렇지 않은 소자와 비교할 때 누설전류가 현저하게 감소한 것을 알 수 있다.
매립층 불사용 | 매립층 사용 | |
주입 조건 | - | 11B, 3.0E14 |
열처리 조건 | - | 1000℃/1Hr |
셀 누설전류(A/cell) | 2.76E-13 | 4.30E-15 |
이상 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법은 3차원 구조의 트랜지스터의 게이트 제조 단계 이전에 반도체 기판의 소자구동영역의 하부측에 이온을 주입하여 매립층을 형성하고 열처리를 통해 상기 매립층을 활성화시켜 상기 소자구동영역에서 발생되는 디펙트를 외인성 제거 효과에 의하여 유인하여 제거함으로써, 소자구동영역 내에서의 누설전류 소스를 제거하여 누설전류의 발생을 감소시킬 수 있는 효과가 있다.
Claims (13)
- 반도체 기판의 소정 영역에 소자분리막을 형성하여 소자형성영역을 정의하는 단계;상기 소자형성영역인 반도체 기판을 소정의 깊이로 식각하여 채널영역을 확보하는 단계;상기 반도체 기판의 소자구동영역의 하부로 도펀트를 주입하여 매립층을 형성하는 단계;상기 반도체 기판에 열처리를 진행하여 상기 매립층을 활성화시켜 상기 반도체 기판을 소정의 깊이로 식각시 발생하는 데미지를 제거하는 단계; 및상기 채널영역 상에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 매립층을 형성하는 단계는 상기 소자분리막의 형성 전에 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 매립층을 형성하는 단계는 상기 소자분리막의 형성단계 이후 및 상기 채널영역 확보단계 이전에 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 매립층을 형성하는 단계는 상기 채널영역 확보단계 이후 및 상기 게이트 형성단계 이전에 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 소자구동영역 하부로 주입되는 도펀트는 11B, 49BF2, 30BF 또는 49BF2+11B혼합 도펀트 중 어느 하나인 반도체 소자의 제조방법.
- 제 6항에 있어서,상기 도펀트 주입시, 1000KeV ~3000KeV 범위의 에너지로 틸트각 0 내지 10도 의 범위로 주입하며, 그 주입량은 5.0E13 ions/cm2 ~ 1.0E15 ions/cm2로 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 소자구동영역 하부로 주입되는 도펀트는 31P 또는 75As인 반도체 소자의 제조방법.
- 제 8항에 있어서,상기 도펀트 주입시, 1000KeV ~4000KeV 범위의 에너지로 틸트각 0 내지 10도의 범위로 주입하며, 그 주입량은 5.0E13 ions/cm2 ~ 1.0E15 ions/cm2 하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 열처리는 급속열처리공정에 의하여 실시되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 10항에 있어서,상기 급속열처리 공정시 온도 800 내지 1200℃의 조건 하에서, 열처리 시간은 1 내지 600초로, 램프의 업다운 레이트는 10 내지 300℃/sec로 하며, 열처리에 사용하는 가스는 Ar, N2, O2, NH3, N2O 또는 N2와 O2의 혼합가스 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1항에 있어서,상기 열처리는 반응로(furnace)를 이용한 열처리 공정에 의하여 실시되는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 12항에 있어서,상기 반응로를 이용한 열처리 공정시, 온도 800 내지 1200℃의 조건 하에서, 열처리 시간은 약 10 내지 120분으로 하며, Ar, N2, O2, NH3, N2O 또는 N2와 O2의 혼합가스 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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