KR100293184B1 - 누설전류가저감되는실리콘기판에의얕은접합층형성방법 - Google Patents
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- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 32
- 239000010703 silicon Substances 0.000 title claims abstract description 32
- 239000000758 substrate Substances 0.000 title claims abstract description 31
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 21
- 238000000034 method Methods 0.000 title claims abstract description 16
- 239000012535 impurity Substances 0.000 claims abstract description 26
- 229910052732 germanium Inorganic materials 0.000 claims abstract description 15
- 239000012299 nitrogen atmosphere Substances 0.000 claims abstract description 5
- 239000002019 doping agent Substances 0.000 claims abstract description 3
- -1 germanium ions Chemical class 0.000 claims description 27
- 238000005468 ion implantation Methods 0.000 claims description 18
- 150000002500 ions Chemical class 0.000 claims description 16
- 229910052796 boron Inorganic materials 0.000 claims description 13
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 5
- 238000004519 manufacturing process Methods 0.000 claims description 5
- 238000004151 rapid thermal annealing Methods 0.000 claims description 5
- 239000004065 semiconductor Substances 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 abstract description 9
- 238000000137 annealing Methods 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 230000007547 defect Effects 0.000 description 9
- 238000010438 heat treatment Methods 0.000 description 7
- 238000002513 implantation Methods 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 4
- 230000005465 channeling Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
- H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- High Energy & Nuclear Physics (AREA)
- Toxicology (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
본 발명은 반도체 소자의 제조방법에 관한 것이며, 그 목적은 게르마늄 혹은 실리콘이온을 주입하여 비정질층을 불순물 이온의 비정거리이상, 접합형성거리 이하까지 형성시켜 누설전류가 적고 실리콘기판에의 양호한 얕은 접합층을 형성하는 방법을 제공함에 있다.
상기 목적달성을 위한 본 발명은 반도체 소자의 제조방법에 있어서, 실리콘 기판에 SiO2산화막을 형성한 후 이온이 주입되는 부위를 에칭제거하는단계; 상기 이온주입 부위를 통해 불순물(dopant)이온을 주입하기 전에 그 불순물의 비정거리 이상, 접합형성거리 이하의 깊이범위에서 비정질층을 형성하기 위하여 임계 도우즈량 이상의 게르마늄이온 또는 실리콘이온을 1회 이온주입하는 단계; 상기 이온주입 부위를 통하여 기판내에 불순물 이온을 주입하는 단계; 및 질소분위기하에서 급속열처리하여 접합 영역을 형성하는 단계를 포함하여 구성되는 누설전류가 저감되는 실리콘기판에의 얕은 접합층 형성방법에 관한 것을 그 기술적 요지로 한다.
Description
제 1 도 (가) 내지 (라)는 본 발명에 의한 방법을 실시하기 위한 공정의 일예를 단계적으로 나타내는 모식도
제2 도는 종래 및 본 발명에 의한 방법으로 붕소이온 주입시 급속열처리에 따른 붕소이온농도분포를 실리콘·기판의 깊이방향에 따라 나타내는 그래프
제 3 도는 종래 및 본 발명에 의한 방법으로 붕소이온을 주입한 실리콘 기판을 이용하여 제작한 다이오우드의 누설전류 특성을 나타낸 그래프
* 도면의 주요부분에 대한 부호의 설명 *
1 : 실리콘 기판 2 : 산화막
3 : 이온주입부위 4 : 게르마늄이온 또는 실리콘이온
5 : 비정질층 6 : 붕소이온
7 : 실리콘기판에 주입된 붕소이온 8 : 접합형성영역
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세히는 반도체 소자의 제조시 누설전류를 저감시키고 동시에 얕은 접합층을 형성하는 방법에 관한 것이다.
최근 반도체 소자의 고집적화에 따라 기판의 깊이 방향으로 얕은 접합층의 형성이 요구되고 있으며, 이에 따라 낮은 에너지에서 고농도의 이온을 주입하여 접합을 형성하고 있다. 즉, 기판내에 붕소(B)이온을 낮은 에너지에서 고농도로 주입하여 단시간에 걸쳐서 급속열처리를 하여 확산층을 얕게 함으로서 접합영역을 형성하는 방법이 있었으나, 이 경우에는 이온주입에 의한 결함이 열처리 과정에서 분해되어 확산을 촉진시키게 되어 결과적으로 극히 얕은 접합의 형성이 곤란하게 되고 (J.Appl.Phys., 63(5) 1988, 1452), 또한 분해되지 않은 결함들이 기판의 표면으로 확산하여 표면상태가 거칠게 되어 결과적으로 누설전류도 크게되는 문제점이 발생하게 된다.
이와는 다른 방법으로서, 기판내에 주입되는 불순물이온의 채널링을 방지하기 위하여 불순물의 주입전에 불활성이온을 주입하여 불순물이온의 평균비정거리의 2배이상의 깊은 곳까지 비정질층을 형성하는 방법(IEEE Trans. Electron Devices, 35(7) 1988, 1107 ;US5,145,794A)이 있으나, 이 경우에는 채널링을 방지하는 효과는 있으나 후공정에서 이온주입시 유기되는 결함 제거 및 불순물의 전기적활성화를 위하여 고온에서 열처리를 해야하므로 이때 접합층이 깊어지는 단점이 있을 뿐만 아니라 열처리하여 다이오우드의 제작시 접합보다 깊은 곳에 생성된 결함에 의해 누설전류가 증가하는 문제점이 있다.
한편, 본 발명자들을 상기한 종래방법의 문제점 중 고온 열처리에 따라 접합층이 깊어지는 문제점을 해결하기 위하여 불활성이온 대신 게르마늄 이온을 다중 이온주입하여 비정질층을 일정깊이 이상 형성하므로써 저온에서도 앝은 접합영역을 형성할 수 있는 방법을 제안하여 특허출원한 바 있다.(대한민국 특허출원 제94-36815호) 그러나, 상기한 특허출원 제94-36815호의 경우 게르마늄 또는 실리콘 이온을 주입시 다중주입을 해야 하는 단점이 있다.
상기와 같은 문제를 해결하기 위해, 본 발명은 게르마늄 또는 실리콘 이온을 1회 주입하여 비정질층을 일정한 범위의 깊이까지 형성하므로써 붕소이온의 확산을 방지하여 얕은 접합을 형성함은 물론, 열처리시에 접합 깊이보다 얕은 곳에 형성된 비정질층 계면의 결함에 의해 누설전류의 원인이 되는 접합깊이보다 깊은 위치의 결함은 흡수되고 그 비정질층의 결함은 표면을 확산됨으로써 누설전류를 저감시킬 수 있는 실리콘기판에의 얕은 접합층을 형성하는 방법을 제공하고자 하는데, 그 목적이 있다.
이하, 본 발명을 설명한다.
본 발명은 반도체 소자의 제조방법에 있어서, 실리콘 기판에 SiO2산화막을 형성한후 이온이 주입되는 부위를 에칭제거하는 단계; 상기 이온주입 부위를 통해 불순물(dopant)이온을 주입하기 전에 그불순물의 비정거리 이상, 접합형성거리 이하의 깊이범위에서 비정질층을 형성하기 위하여 임계도우즈량 이상의 게르마늄이온 또는 실리콘이온을 이온주입하는 단계;
상기 이온주입 부위를 통하여 기판내에 불순물 이온을 주입하는 단계; 및 질소분위 기하에서 급속열처리하여 접합 영역을 형성하는 단계를 포함하여 구성되는 누설전류가 저감되는 실리콘기판에의 얕은 접합층 형성방법에 관한 것이다.
이하, 제 1도를 참조하여 본 발명을 상세히 설명한다.
본 발명에 따라 실리콘기판의 누설전류를 저감시키고 또한 얕은 접합층을 형성하기 위해서는, 우선, 제 1 도(가)에 나타난 바와같이 실리콘기판(1)에 통상의 방법으로 SiO2산화막(2)를 형성한 후 불순물이 주입될 부위를 에칭제거하여 이온주입부위(3)을 형성한다.
다음에, 제 1 도(나)에 나타난 바와같이, 상기와 같이 에칭제거된 불순물 주입부위를 통해 불순물을 주입하기 전에 불순물의 비정거리이상, 접합형성거리 이하까지 비정질층(5)가 형성되도록 게르마늄 또는 실리콘이온(4)를 임계 도우즈량 이상으로 주입하여야 한다. 상기 비정질층(5)가 비정거리 보다 깊어야 하는 이유는 비정거리 이상이 되어야 불순물 이온의 채널링억제에 효과적일 수 있기 때문이며, 또한 접합 형성거리 이하까지이어야 하는 이유는 열처리시 형성되는 비정질층 결함이 접합근처의 작은 결함 등을 흡수하고 표면으로 확산시킴으로써 누설전류를 저감시킬 수 있기 때믄이다. 뿐만 아니라 비정질층이 불순물의 비정거리보다 크고 접합형성거리보다 적게 되어도 되기 때문에 다중이온주입에 의한 방법을 제시하고 있는 대한민국 특허출원 제94-36815호와는 달리 본 발명은 1회의 이온주입에 의해 비정질층이 용이하게 형성될 수 있는 특징이 있다. 물론 상기 이온주입시 1회이상의 주입으로도 가능하지만 공업적인 측면에서는 1회만의 주입이 바람직하다.
본 발명에 사용될 수 있는 게르마늄 또는 실리콘 이온은 그 주입에너지에서 비정질 층을 형성할 수 있는 충분한 양, 즉 임계도우즈량 이상으로 주입하는 것이 바람직 하다.
다음에, 제 1 도(다)에서와 같이, 이온주입부위(3)을 통해 기판내에 불순물 이온(6)을 주입한다.
다음에, 질소분위기하에서 급속열처리를 하면, 제 1 도(라)에서와 같이 실리콘 기판에 누설전류가 적은 접합영역(8)이 형성된다.
제 1 도에서는 n형 실리콘기판을 사용하고, 그리고 불순물로서는 붕소(B)를 사용하였으나, 본 발명은 이에 한정되는 것은 아니며, MOSFET의 경우에서는 소스나 드레인 중 어느 하나의 구조를 나타내는 것이다.
이하, 실시예를 통하여 본 발명을 구체적으로 설명한다.
실시예
불순물 농도가 3 ×1015/cm2인 n형 실리콘 기판에 SiO2산화막을 형성한 후 불순물 주입부위를 에치으로 제거하여 이온주입 부위를 형성하였다. 이후 상기 이온주입부위를 통해 가속전압 100keV에서, 도우즈량 2 ×1015/cm2으로 게르마늄이온을 이온 임프란테이션(ion implantation)법에 의해 주입하였다. 이때 형성된 비정질층의 깊이는 불순물의 비정거리보다 약간 깊었다. 다음에, 붕소(B)이온을 가속전압 20keV의 에너지로 1 ×1015/cm2도우즈량으로 주입하였으며, 이 역시 이온 임프란테 이션법에 의하였다.
이렇게 붕소이온주입이 끝난 실리콘 기판을 램프가열방식의 급속열처리 장치로 질소 분위기하에서 1000℃에서 10초 동안 열처리하여 기판내에 확산영역을 형성한후, 붕소이온농도의 실리콘 깊이 방향 분포를 측정하고, 그 결과를 제 2 도에 나타내었다.
제 2 도에 나타난 바와 같이, 게르마늄이온을 붕소이온의 비정거리보다 깊고, 접합형성거리보다 얕게 한 발명예의 경우가 붕소이온만을 이온주입한 종래예의 경우에 비하여 1000℃의 열처리에서 동일한 불순물 농도에서 얕은 접합깊이가 얻어지는 바, 발명예의 경우 종래예보다 더 얕은 접합층을 얻을 수 있음을 알 수 있었다.
한편, 게르마늄 이온을 상기 조건으로 주입한 후 1000℃에서 열처리한 시료를 이용하여 제작한 본 발명과 붕소이온만으로 이온주입한 후 동일한 온도에서 열처리하여 제작한 종례예에 따른 다이오우드의 누설전류 특성을 각각 제3도에 나타내었다.
제 3 도에 나타난 바와같이, 본 발명의 경우 누설전류가 작은 접합을 형성할 수 있음을 알 수 있다.
참고적으로, 또 다른 종래의 방법으로 불순물이온의 평균비정거리의 2배이상의 깊은 곳까지 비정질층을 형성하는 방법이 있으나, 이 경우에는 다이오우드의 제작시 접합보다 깊은 곳에 생성된 결함에 의해 전압인가시 공핍층 내에 존재하게 되어 누설전류가 증가하게 된다.(IEEE Trans. Electron Devices, 35(7) 1988, 1107 ;US 제 5,145,794호)
상기한 바와같이, 본 발명은 기판내에 게르마늄 또는 실리콘 이온을 임계농도 이상 1회 주입하여 비정질층의 깊이를 불순물의 평균비정거리 이상, 접합형성거리 이하로 형성시키므로써, 접합깊이가 얕고 누설전류의 원인이 되는 접합깊이보다 깊은 위치의 결함을 열처리 중에 흡수함으로서 누설전류를 저감시킬 수 있는 양호한 접합영역을 갖는 실리콘 기판을 얻을 수 있고, 또한 비정질층이 비교적 낮은 깊이에서 형성되므로 통상의 이온주입장비에 의해 비교적 낮은 이온 주입에너지로 경제적 으로 실시할 수 있는 효과가 있다.
Claims (4)
- 반도체 소자의 제조방법에 있어서, 실리콘 기판에 SiO2산화막을 형성한후 이온이 주입되는 부위를 에칭 제거하는단계; 상기 이온주입 부위를 통해 불순물 (dopant)이온을 주입하기 전에 그 불순물의 비정거리 이상, 접합형성거리 이하의 깊이범위에서 비정질층을 형성하기 위하여 임계 도우즈량 이상의 게르마늄이온 또는 실리콘이온을 이온주입하는 단계; 상기 이온주입 부위를 통하여 기판내에 불순물 이온을 주입하는 단계; 및 질소분위기하에서 급속열처리하여 접합 영역을 형성하는 단계를 포함하여 구성되는 누설전류가 저감되는 실리콘기판에의 얕은 접합층 형성방법
- 제 1 항에 있어서, 상기 기판은 n형 실리콘 기판이고, 상기 불순물은 붕소(B)임을 특징으로 하는 누설전류가 저감되는 실리콘기판에의 얕은 접합층 형성방법
- 제 1 항 또는 제 2 항에 있어서, 상기 게르마늄 이온 또는 실리콘 이온 주입은 1회만으로 비정질층이 형성되도록 함을 특징으로 하는 누설전류가 저감되는 실리콘기판에의 얕은 접합층 형성방법
- 제 3 항에 있어서, 상기 게르마늄이온 또는 실리콘이온의 주입을 1×1015/cm2이상의 도우즈량으로 주입하는 누설전류가 저감되는 실리콘기판에의 얕은 접합층 형성방법
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960021802A KR100293184B1 (ko) | 1996-06-17 | 1996-06-17 | 누설전류가저감되는실리콘기판에의얕은접합층형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960021802A KR100293184B1 (ko) | 1996-06-17 | 1996-06-17 | 누설전류가저감되는실리콘기판에의얕은접합층형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR980005445A KR980005445A (ko) | 1998-03-30 |
| KR100293184B1 true KR100293184B1 (ko) | 2001-10-24 |
Family
ID=37527168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960021802A KR100293184B1 (ko) | 1996-06-17 | 1996-06-17 | 누설전류가저감되는실리콘기판에의얕은접합층형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100293184B1 (ko) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0311731A (ja) * | 1989-06-09 | 1991-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
-
1996
- 1996-06-17 KR KR1019960021802A patent/KR100293184B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0311731A (ja) * | 1989-06-09 | 1991-01-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR980005445A (ko) | 1998-03-30 |
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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