KR100305623B1 - 이온주입을이용한반도체장치의제조방법 - Google Patents
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Abstract
이중 드레인 구조를 갖는 MOSFET 의 소오스/드레인 영역의 얕은 익스텐션(즉, 0.1 ㎛ 이하의 깊이)을 형성할 수 있는 반도체 장치의 제조방법이 제공된다. (a) 단계에서는, 게이트 절연막을 통해, 제 1 도전형의 단결정 Si 기판의 주면상에 게이트 전극을 형성한다. (b) 단계에서는, 1 keV 이하의 가속 에너지로, 이 (b) 단계에서 도입되는 점결함의 양이 최소화 또는 감소되는 조건하에서 극성이 제 1 도전형과 반대인 제 2 도전형 도핑재를 게이트 전극에 자기정렬된 상태로 기판에 이온주입 함으로써, 게이트 전극의 각 측면에 제 2 도전형의 제 2 도핑영역을 형성한다. (c) 단계에서는, 한 쌍의 측벽 스페이서를 게이트 전극의 각 측면의 기판상에 형성한다. (d) 단계에서는, 제 2 도전형의 도핑재를 측벽 스페이서에 자기정렬된 상태로 기판에 이온주입 함으로써, 제 1 및 제 2 도핑영역 각각에 부분적으로 겹쳐지는 제 2 도전형의 제 3 및 제 4 도핑영역을 게이트 전극의 약 측면에 형성한다. 제 3 및 제 4 도핑영역은, 깊이가 제 1 및 제 2 도핑영역의 깊이보다 깊고, 도핑 농도가 제 1 및 제 2 도핑영역보다 낮다. (e) 단계에서는, 제 2 도전형의 제 1, 제 2, 제 3 및 제 4 도핑영역이 어닐링을 위해 열처리됨으로써, 이중 드레인 구조를 갖는 한 쌍의 소오스/드레인 영역중 하나가 제 1 및 제 3 도핑영역에 의해 구성되며, 제 2 및 제 4 도핑영역에 의해 나머지 하나가 형성된다.
Description
본 발명은 반도체 장치의 제조방법, 보다 구체적으로는, 이중 드레인 구조를 갖는 금속 산화물 반도체 전계효과 트랜지스터(Metal-Oxide-Semiconductor Field-Effect Transistor(MOSFET))의 얕은 소오스/드레인 영역(예를 들어 0.1 ㎛ 이하의 깊이)의 형성에 적용할 수 있는 이온주입 기술을 이용한 반도체 장치의 제조방법에 관한 것이다.
최근, 반도체 장치는 그 집적도가 증가함에 따라, 점점 미세화 되고 있다. 이러한 상황에서, 메모리 또는 로직 디바이스와 같은 많은 전자 장치가 반도체 기판 또는 칩상에 집적되어 왔다. 이러한 고집적 반도체 장치 즉, 고집적 회로(Large-Scale Integrated Circuits, LSIs)에 있어서, CMOS 구조의 구성에 n 및 p-채널 MOSFETs 이 전형적으로 사용된다.
계속되는 소형화와 집적도의 증가에 대처하기 위해, MOSFETs 의 숏-채널 효과에 의해 발생하는 문제점을 해결할 필요성이 제기되어 왔다. 상기 문제점에 대한 공지된 해결책은 MOSFETs 의 소오스/드레인 영역의 깊이를 감소시키는 것이다(즉, 얕은 소오스/드레인 영역의 이용). 그러나, 소오스/드레인 영역의 깊이의 감소는, 소오스/드레인 영역의 쉬트저항이 증가하고, 동시에 소오스/드레인 영역과 그 위에 놓인 배선재료의 콘택저항이 또한 증가한다는 문제점을 발생시킨다.
상기 문제점에 대한 또다른 공지된 해결책은, MOSFET 의 소오스/드레인 영역의 이중 드레인 구조를 이용하는 것이며, 각각의 소오스/드레인 영역은 두 영역 즉, 게이트 전극 부근에 위치한 얕고, 도핑농도가 높은 부분 및 게이트 전극과 떨어져 위치하는 깊고, 도핑농도가 낮은 부분으로 형성된다. 게이트 전극의 측벽 스페이서 하부에 위치한 얕고, 도핑농도가 높은 부분은 소오스/드레인 영역의 "익스텐션"으로 지칭된다.
얕고, 도핑농도가 높은 부분은 소오스/드레인 영역내의 깊이의 감소에 기여하고, 깊고, 도핑농도가 낮은 부분은 소오스/드레인 영역의 쉬트저항과 콘택저항의 증가를 억제하는 역할을 한다. 따라서, 이중 드레인 구조는, MOSFET 의 구동능력을 개선시킬 뿐만 아니라, 소오스/드레인 영역의 쉬트저항과 콘택저항의 증가라는 전술된 문제점을 해결한다.
최근, 얕은 P-N 접합 또는 얕은 소오스/드레인 영역(예를 들어, 0.1 ㎛ 이하의 깊이)을 형성하는 새로운 도핑방법으로서, 고상확산, 기상확산, 플라즈마 도핑, 및 레이저 도핑법이 개발 및 검토되고 있다. 이러한 새로운 방법들은, 실리콘 LSIs 에서 P 형 도핑재로 주로 사용되어온 붕소(B)의 도핑 공정에 특히 효과적이다. 이러한 각각의 새로운 방법들은, 상용 이온주입 방법의 대체수단으로서의 역할을 한다. 이것은 붕소가 실리콘(Si)내에서 작은 질량과 높은 확산속도를 가져서 붕소로 얕게 도핑된 영역을 상용의 이온주입 방법에 의해서 형성하기가 어렵기 때문이다.
따라서, 상기 상용 이온주입 방법은, 얕은 도핑영역 또는 얕은 P-N 접합(예를 들어, 0.1 ㎛ 이하의 깊이)을 형성하기 어렵다는 단점이 있다. 이것은 다음과 같은 주 원인에 기인한다.
특히, Si 의 베이컨시 및 Si 의 격자간 원자(interstitial atom)와 같은 점결함으로 지칭되는 결정결함이, 도핑재의 이온주입 공정에 의해 단결정 Si 기판에 도입된다. 이온주입에 의해 도입된 점결함이, 주입된 도핑재의 원자의 확산을 증진시키기 때문에, 주입된 도핑재 원자의 결과적인 프로파일 및 농도는, 이어지는 활성화 목적의 어닐링 공정에 의해 원하는 프로파일 및 농도로부터 벗어나는 경향이 있다.
반면에, 상용 이온주입 방법은, MOSFET 의 소오스/드레인 영역을 형성하는 경우에, 균일성, 재현성, 제어성 및 처리량에 있어서 전술된 새로운 방법, 즉 고상확산, 기상확산, 플라즈마 도핑 및 레이저 도핑법보다 우수하다는 장점을 가지고 있다. 따라서, 이온주입에 의해 도입되는 점결함의 생성이 억제되고 동시에, 어닐링 공정에서 일어나는 도핑재 원자의 확산이 증진되는 현상이 잘 제어될 수 있다면, 이온주입 방법은 미래의 LSIs 의 제조에 완전히 대처할 수 있다.
또한, 이온주입 방법의 단점중의 하나인, 주입된 도핑재 원자의 확산이 증진되는 현상은, 소오스/드레인 영역을 위한 주입된 도핑재 원자 뿐만 아니라 MOSFET 의 채널 영역내에 존재하는 도핑재 원자에도 영향을 미친다.
예를 들어, 이중 드레인 구조를 갖은 소오스/드레인 영역이 형성될 때, 게이트 전극으로부터 떨어진 곳에 위치하는, 소오스/드레인 영역의 깊고 도핑 농도가낮은 영역은, (ⅰ) 티타늄(Ti)과 같은 고융점 금속을 이용하여 소오스/드레인 영역을 실리사이드화 하는 공정 및 (ⅱ) 상부 배선 금속막과의 콘택영역을 형성하는 공정 후에, 쉬트저항과 누설전류가 증가하는 것을 방지하기에 충분한 깊이를 가져야 한다. 결과적으로, 깊고 도핑 농도가 낮은 부분을 형성하기 위해, 얕고 도핑 농도가 높은 부분의 도핑재와 동일한 도핑재가 Si 기판에 선택적으로 이온주입된다. 선택적 이온주입에 의해 얕고 도핑 농도가 높은 부분("익스텐션"으로 지칭되고 게이트 전극 부근에 위치한다)을 형성하고, 게이트 전극의 각 측면에 한 쌍의 측벽 스페이서를 형성한 후에, 깊고 도핑농도가 낮은 부분을 위한 이 이온주입 공정을 실행한다.
이 경우에, 얕고 도핑 농도가 높은 부분(즉, 익스텐션)에 존재하는 주입된 도핑재 원자는, 주입된 도핑재 원자가 깊고 도핑 농도가 낮은 부분으로 확산하는 확산의 증진현상에 의해 영향을 받는다. 이는 숏-채널 현상으로 이어진다. 또한 채널 영역에 존재하는 도핑재 원자의 분포는 동일한 확산의 증진현상에 의해 영향을 받을 수도 있다.
따라서, 이중 드레인 구조를 갖는 소오스/드레인 영역내의 주입된 도핑재 원자의 프로파일 및 농도의 제어성을 향상시키기 위해서는, 주입된 도핑재 원자가 깊고 도핑 농도가 낮은 부분으로 확산하는 확산 증진현상을 제어하는 것이 중요하다. 즉, 이온주입에 의한 Si 기판내의 결정 결함의 생성을 최소화 또는 감소시키는 이온주입 조건을 찾는 것이 효과적이다.
종래기술로서는, 소오스/드레인 영역의 얕은 접합을 형성하기 위한 이온주입방법의 개선책으로서, "선비정질화 이온주입(preamorphized ion-implantation)" 방법이 개발되어 왔다. 이 개선된 방법에는, 주입되는 붕소 원자의 채널링 현상을 방지하기 위해, 게르마늄(Ge) 또는 Si 의 이온주입 공정에 의해 단결정 Si 기판을 비정질화하여, 붕소의 이온주입 공정 이전에, 주입되는 기판의 주면에 비정질 영역을 형성한다. 이것은, 붕소의 질량이 작기 때문에 채널링 현상에 의해 주입된 붕소가 Si 기판의 실제 투사범위(projected range)보다 깊은 레벨에 도달하기 때문이다. 따라서, 그러한 비정질 영역을 형성하여, 붕소 원자의 채널링 현상을 효과적으로 방지한다.
전술된 바와 같이, 종래의 선비정질화 이온주입 방법으로, 주입되는 붕소 원자의 채널링 현상은 효과적으로 방지된다. 그러나, Ge 또는 Si 의 선비정질화 이온주입공정에 의해 비정질 영역에는 점결함이 발생한다. 따라서, 이어지는 어닐링 공정에서, 비정질 영역내에 주입된 붕소 원자의 확산 증진현상이 발생하는 것을 방지할 수 없기 때문에 원하는 프로파일과 도핑 농도에서 벗어난다는 단점이 존재한다.
또한, 동일한 가속 에너지로 붕소를 Si 기판에 이온주입하면, 선비정질화 공정을 이용하여 얻은 붕소 도핑영역의 깊이는, 선비정질화 공정을 사용하지 않고 얻은 깊이보다 얕다. 그러나, 활성화 목적의 어닐링 공정을 완료한 후에는 확산 증진 현상 때문에, 전자의 경우, 즉 선비정질화 공정을 이용한 경우에서의 결과적인 붕소 도핑영역의 깊이와, 후자의 경우, 즉 선비정질화 공정을 이용하지 않은 경우에서의 깊이가 대략적으로 같다고 하는 또다른 단점이 발생한다. 결과적으로, 얕은 소오스/드레인 영역을 형성한다는 목적을 위해서는, 이 두 가지 이온주입 공정의 조건을 최적화할 필요가 있다.
전술된 바와 같이, 제어성이 우수한 디자인을 따라 소형 MOSFET 의 얕은 소오스/드레인 영역(0.1 ㎛ 이하의 깊이)을 형성하기 위해서는, 먼저, 주입된 도핑재 원자들의 확산 증진현상이 잘 제어될 필요가 있다.
둘째로, 웰 영역 및 채널 영역의 도핑재 분포가 확산 증진현상에 의해 변화되기 때문에, 이온주입에 의해 도입되는 점결함의 분포 또한 잘 제어되어야 한다.
따라서, 본 발명의 목적은, 우수한 제어성으로 소형 MOSFET 의 얕은 소오스/드레인 영역(0.1 ㎛ 이하의 깊이)을 형성함으로써, 숏-채널 현상을 방지할 수 있는 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은, 주입된 도핑재 원자들의 확산증진 현상 및 주입에 의해 도입된 점결함을 잘 제어할 수 있는 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 또다른 목적은, 게이트 절연막의 특성저하 없이, 이중 드레인 구조를 갖는 MOSFET 의 소오스/드레인 영역이 얕은 익스텐션(0.1 ㎛ 이하의 깊이)을 형성할 수 있는 반도체 장치의 제조방법을 제공하는 것이다.
여타의 상술되지 않은 목적과 함께 상기 목적들은 이하의 설명으로부터 당업자에게는 자명해질 것이다.
본 발명의 제 1 양태에 따르면, 도전형 도핑재를, 도핑재와는 반대 도전형인단결정 Si 기판에 이온주입하여, 1 keV 이하의 가속 에너지로 MOSFET 의 소오스/드레인 영역을 형성하는 단계를 구비하는 반도체 장치의 제조방법을 제공한다. 상기 단계는, 이온주입 단계에 의해 기판에 도입되는 점결함의 양을 최소화 또는 감소시키는 조건하에서 실행된다.
제 1 양태에 따른 반도체 장치의 제조방법에서, 이온주입 단계의 가속 에너지가 1 keV 이하로 설정되기 때문에, 0.1 ㎛ 이하의 깊이를 갖는 소형 MOSFET 의 얕은 소오스/드레인 영역이 형성될 수 있다.
또한, 주입된 도핑재의 확산 증진현상은, 주입에 의해 도입된 점결함에 의해 발생한다. 이러한 관점에서, 이 이온주입 단계에 의해 도입되는 점결함의 양이 최소화 또는 감소되는 조건하에서 이온주입 단계가 실행되기 때문에, 확산 증진현상은 최소화 또는 억제될 수 있다. 즉, 주입되는 도핑재 원자 및 주입에 의해 도입된 점결함의 확산 증진현상은 잘 제어될 수 있다.
따라서, 0.1 ㎛ 이하의 깊이를 갖는 얕은 소오스/드레인 영역의 프로파일 및 도핑 농도는 우수한 제어성으로 결정될 수 있다. 결과적으로, 숏-채널 효과를 방지할 수 있다.
제 1 양태에 따른 반도체 장치의 제조방법에 있어서, 이온주입 단계의 도핑재 도우즈는 얕은 소오스/드레인 영역에서 원하는 농도에 따라 임의로 결정된다.
도핑재로서는, 임의의 p 또는 n 형 도핑재 원소도 사용될 수 있다. 그러나, 바람직하게는 붕소(B)가 사용되는데, 이는 본 발명의 장점이 이 경우에 잘 표현되기 때문이다.
이온주입 단계에 의해 기판에 도입되는 점결함의 양이 최소화되거나 또는 감소된다는 제한은, 주입에 의해 도입되는 점결함의 양이 가능한한 낮게 설정된다고 하는 통상적인 의미를 갖는다. 예를 들어, 이온주입 단계의 가속에너지가 1 keV 이하로 설정되는 경우에는, 비정질화 공정이 추가되면, 주입되는 도핑재의 증진된 확산 길이를 연장한다. 따라서, 이 경우에 있어서, 상술된 이온주입 단계를 비정질화 공정 없이 실행하는 것이 바람직하다.
본 발명의 제 2 양태에 따르면, (a) 내지 (e) 단계를 구비하는 이중 드레인 구조를 갖는 반도체 장치의 제조방법이 제공된다.
(a) 단계에서는, 게이트 절연막을 통해, 제 1 도전형의 단결정 Si 기판의 주면상에 게이트 전극을 형성한다.
(b) 단계에서는, 1 keV 이하의 가속 에너지로, 이 (b) 단계에서 도입되는 점결함의 양이 최소화 또는 감소되는 조건하에서 극성이 제 1 도전형과 반대인 제 2 도전형 도핑재를 게이트 전극에 자기정렬된 상태로 기판에 이온주입함으로써, 게이트 전극의 각 측면에 제 2 도전형의 제 2 도핑영역을 형성한다.
(c) 단계에서는, 한 쌍의 측벽 스페이서를 게이트 전극의 각 측면의 기판상에 형성한다.
(d) 단계에서는, 제 2 도전형의 도핑재를 측벽 스페이서쌍에 자기정렬된 상태로 기판에 이온주입하여, 제 1 및 제 2 도핑영역 각각에 부분적으로 겹쳐지는 제 2 도전형의 제 3 및 제 4 도핑영역을 게이트 전극의 각 측면에 형성한다.
제 3 및 제 4 도핑영역은, 깊이가 제 1 및 제 2 도핑영역의 깊이보다 깊고,도핑 농도가 제 1 및 제 2 도핑영역보다 낮다.
(e) 단계에서는, 제 2 도전형의 제 1, 제 2, 제 3 및 제 4 도핑영역이 어닐링을 위해 열처리됨으로써, 이중 드레인 구조를 갖는 한 쌍의 소오스/드레인 영역중 하나가 제 1 및 제 3 도핑영역에 의해 구성되며, 제 2 및 제 4 도핑영역에 의해 나머지 하나가 형성된다.
제 2 양태에 따른 반도체 장치의 제조방법의 (b) 단계에 있어서, 제 2 도전형의 제 1 및 제 2 도핑영역은 1 keV 이하의 가속 에너지로 이온주입하여 형성된다. 따라서, 제 1 및 제 2 도핑영역은 0.1 ㎛ 이하의 깊이를 갖는다.
또한, (b) 단계에서의 이온주입은, (b) 단계에서 도입되는 점결함의 양이 최소화 또는 감소되는 조건하에서 실행되기 때문에, 확산 증진현상은 최소화되거나 억제될 수 있다. 즉, 주입된 도핑재 원자 및 주입에 의해 도입된 점결함의 확산 증진현상은 잘 제어될 수 있다. 따라서, 0.1 ㎛ 이하의 깊이를 갖는 제 1 및 제 2 얕은 도핑영역의 프로파일 및 도핑 농도는 우수한 제어성으로 결정될 수 있다. 결과적으로, 숏-채널 효과는 방지될 수 있다.
또한, (d) 단계에서의 이온주입은, 제 3 및 제 4 도핑영역이, 제 1 및 제 2 도핑영역보다 깊이가 깊고 도핑재 농도가 낮게 형성되도록 실행된다. 따라서, 0.1 ㎛ 보다 큰 깊이를 갖는 제 3 및 제 4 도핑영역은, 0.1 ㎛ 이하의 깊이를 갖는 제 1 및 제 2 도핑영역과 함께 이중 드레인 구조를 갖는 한 쌍의 소오스/드레인 영역을 구성한다.
부가적으로, (b) 단계에서의 이온주입은, 1 keV 이하의 가속 에너지로 실행되기 때문에, 게이트 절연막이 이 이온주입에 의해 거의 손상받지 않는다. 또한, (d) 단계에서의 이온주입은, (b) 단계에서의 이온주입보다 높은 가속 에너지로 실행된다. 그러나, 이 이온주입 단계(d) 는 한 쌍의 측벽 스페이서에 자기정렬된 상태로 실행되기 때문에, 결과적으로 게이트 절연막은 이 이온주입에 의해 손상되지 않는다. 결과적으로, 게이트 절연막의 특성은 저하되지 않는다.
제 2 양태에 따른 반도체 장치 제조방법의 바람직한 예에서, 비정질 영역을 형성하기 위해, 이온주입 단계인 (d) 단계의 전 또는 후에, 기판의 주면을 비정질화 하는 단계를 추가하여, 제 3 및 제 4 도핑영역을 형성한다. 이 경우에, 주입된 도핑재의 채널링 효과가 방지되기 때문에, 주입된 도핑재의 확산 증진현상이 억제되는 부가적인 장점이 있다.
기판의 주면에 형성되는 비정질 영역은, 결정 결함으로서 베이컨시만을 포함하고, 점결함 영역내에 위치한 비정질 영역은 결정 결함으로서 격자간 Si 원자 및 베이컨시 양자를 포함하는 것이 바람직하다. 이 경우에, 비정질 영역을 형성함으로써, 도핑재의 확산 증진현상에 주로 영향을 미치고, 점결함 영역내에 존재하는 격자간 Si 원자가 제거된다. 따라서, 도핑재의 확산 증진현상이 더 억제되는 부가적인 장점이 있다.
제 2 양태에 따른 반도체 장치 제조방법의 바람직한 예에서, 도핑재의 투사범위 및 1 × 1020atoms/cm3이상의 도핑 농도를 갖는 영역이 비정질 영역내에 포함된다. 또한, 점결함 영역의 바닥부는 기판의 상기 비정질 영역과 잔류 단결정 영역사이의 계면보다 낮은 레벨에 위치한다. 즉, 기판의 점결함 영역과 잔류단결정 영역에 의해 정의된 p-n 접합은 기판의 잔류 단결정 영역내에 위치한다.
이 경우에, 1 × 1020atoms/cm3이상의 도핑 농도를 갖는 영역이 비정질 영역내에 포함되지 않는다면, (즉, 이 영역이 기판의 잔류 단결정 영역까지 확장되면), 도핑재의 이온주입에 의해, 점결함은 기판의 잔류 단결정 영역내에 도입된다. 도입된 점결함으로 인해, 확산 증진현상의 억제는 효과적으로 실현되지 않는다.
기판의 점결함 영역과 잔류 단결정 영역에 의해 정의된 p-n 접합이 기판의 잔류 단결정 영역내에 위치하기 때문에, 전류누설이 좀더 효과적으로 억제된다. 이 p-n 접합이 기판의 잔류 단결정 영역내에 위치하지 않는다면, 베이컨시형 결정결함이 어닐링 단계(e) 이후에도 잔류하는 경향이 있는 비정질 영역내에 p-n 접합이 위치한다. 잔류하는 결정 결함은 전류 누설을 증가시키는 역할을 한다.
전형적으로, 소오스/드레인 영역의 형성을 위한 도핑재의 이온주입 공정은, 1 × 1014내지 5 × 1015atoms/cm2의 도우즈로 실행된다. 상기 도우즈가 1 × 1014내지 5 × 1015atoms/cm2범위내의 특정값보다 크면, Si 기판의 주면은 도핑재의 이온주입으로 인해 대개 비정질화된다. 그러나, 도핑재로서 붕소가 이용되면, 붕소의 질량이 작기 때문에 Si 기판의 주면은 비정질화되지 않는다.
또한, 확산 증진현상을 일으키는 점결함으로서, 베이컨시형 결함과 격자간 원자형 결함이 알려져 있다. 베이컨시형 결함보다 격자간 원자형 결함이 확산 증진현상에 더 큰 영향을 미치는 것으로 알려져 있다.
비정질화 공정에 의해 형성된 Si 기판의 비정질 영역에는, 베이컨시형 결함만이 존재한다. 따라서, 비정질 영역의 바닥부보다 낮은 위치에 존재하는 점결함 영역의 일부분만이 확산 증진현상을 일으키는 역할을 한다.
베이컨시형 및 격자간 원자형 결함과 같이 이온주입에 의해 도입된 점결함의 분포는, 도핑재의 종류, 가속 에너지 및 도우즈에 따라 변화한다. 또한, 점결함의 생성을 억제하는 최적조건(예를 들어, 가속 에너지 및 도우즈)은, 도핑재의 종류에 따라 변화한다. 따라서, 비정질화 공정을 거치지 않고 도핑재가 이온주입되는 경우와, 비정질화 공정을 거쳐 도핑재가 이온주입되는 또 다른 경우가 특정 주입조건하에서 서로 단순히 비교된다고 해도, 도입되는 점결함을 억제하기 위한 목적으로 두 경우중 어느것이 장점을 가지고 있다고 말할 수는 없다.
제 2 양태에 따른 상기 방법에서, 어떠한 p 형 및 n 형 도핑재 원소도 도핑재로서 사용될 수도 있다. 그러나, 본 발명의 장점이 이 경우에 효과적으로 설명될 수 있는 붕소가 바람직하다.
도 1a 는, 붕소를 이온주입한 후의 본 발명에 따른 제 1 시편의 기판 내부를 도시하는 단결정 Si 기판의 모식 부분 단면도이다.
도 1b 는, 붕소를 이온주입한 후의 본 발명에 따른 제 2 시편의 기판 내부를 도시하는 단결정 Si 기판의 모식 부분 단면도이다.
도 1c 는, 붕소를 이온주입한 후의 본 발명에 따른 제 3 시편의 기판 내부를 도시하는 단결정 Si 기판의 모식 부분 단면도이다.
도 2 는, 도 1b 에 도시된 제 2 시편의 붕소의 농도변화를 , 기판의 주면으로부터의 깊이의 함수로 도시하는 그래프이다.
도 3 은, 발명자의 테스트에 의해 얻어진 것으로서, 이온주입된 붕소의 증진된 확산 길이를 가속 에너지에 대한 함수로 도시하는 그래프이다.
도 4a 내지 도 4f 는 본 발명의 실시예에 따른 MOSFET을 갖는 반도체 장치의 제조방법의 단계를 도시하는 모식 부분 단면도이다.
< 도면의주요부분에대한부호의설명 >
1 : 실리콘 기판 2 : 붕소 δ 도핑층
5 : 비정질층 6 : 비정질/결정 계면
12 : 필드 산화물 13 : 게이트 산화물
주입된 도핑재 원자의 확산 증진현상과 주입에 의해 도입된 점결함의 분포를 제어할 전술된 필요성에 대처하기 위해, 발명자들은 이러한 목적을 위해 이온주입 공정에 대해 연구 및 개발을 수행하였다. 그 결과로서, 그들은 본 발명을 발명했다.
단결정 Si 기판내에 주입된 붕소 원자의 확산 증진현상을 관찰하기 위해, 다음과 같은 방법으로 몇 가지 테스트가 실행되었다.
먼저, n 형 단결정 Si 기판(1) 이 제조되었다. 각각의 기판(1)은 이 관찰을 위한 마커층(marker layer)의 역할을 하는 붕소 δ 도핑층(2)을 그 내부에 갖는다. 상기 붕소 δ 도핑층(2)은 형성되어, 기판(1)의 주면에 평행하게 연장된다.
다음, 다른 조건하에서, 상기 단결정 Si 기판(1)에 붕소를 이온주입한다.
제 1 시편으로, 2 keV 의 가속 에너지 및 1 × 1015atoms/cm2의 도우즈로 붕소를 기판(1)에 이온주입한다. 선정질화 과정은 부가되지 않았다.
형성된 제 1 시편에 있어서, 기판(1)은 도 1a 에 도시된 단면을 갖는다. 도 1a 에서 참조번호 3 은, 기판(1)의 주면으로부터 붕소의 농도가 1 × 1020atoms/cm3인 레벨을 나타낸다. 참조번호 4 는 붕소의 이온주입 공정에 의해 생성된 점결함을 포함하는 점결함 영역을 나타낸다. 참조번호 7 은 상기 기판(1)의 단결정 영역을 나타낸다.
도 1a 에 도시된 바와 같이, 제 1 시편에서, 전체 점결함 영역(4)은 기판(1)의 단결정 영역(7)내에 위치한다. 점결함 영역(4)은 상대적으로 넓다.
또한, 도 1a 에 도시된 바와 같이, 붕소 δ 도핑층(2)의 레벨은 점결함 영역(4)의 바닥의 레벨보다 깊다. 붕소 농도가 1 × 1020atoms/cm3인 레벨(3)은, 점결함 영역(4)의 깊이(XD)보다 얕은 깊이(XC)를 가지며, 상기 레벨(3)은 점결함 영역(4)내에 위치한다.
제 2 시편으로, 5 keV 의 가속 에너지 및 1 × 1015atoms/cm2의 도우즈로게르마늄(Ge)을 기판(1)에 이온주입한다. 그후, 붕소의 이온주입 공정을 제 1 시편에서와 동일한 가속 에너지와 도우즈로 실행한다.
형성된 제 2 시편에 있어서, 기판(1)은 도 1b 에 도시된 단면을 갖는다. 도 1b 에 도시된 바와 같이, 붕소 δ 도핑층(2)의 레벨은 제 1 시편에서와 유사하게, 점결함 영역(4)의 바닥보다 깊다.
그러나, 제 1 시편과는 다르게, 게르마늄의 이온주입으로 인해, 비정질 영역(5)은 기판(1)의 주면에 형성된다. 즉, 점결함 영역(4)의 하부는 변화되지 않은 반면에, 점결함 영역(4)의 상부는 비정질 영역(5)으로 변환되었다. 따라서, 결과적인 또는 잔류한 점결함 영역(4)은 비정질 영역(5)의 하부에 위치한다.
붕소 농도가 1 × 1020atoms/cm3이고, 제 1 시편과 동일한 깊이(XC)를 갖는 레벨(3)은 비정질 영역(5)내에 위치한다. 비정질/결정(A/C) 계면(6)은 기판(1)의 잔류 단결정 영역(7)의 경계에 형성된다.
또한, 형성된 비정질 영역(5)으로 인해, 단결정 영역(7)은 상기 A/C 계면 하부에 제한되며, 동시에, 잔류 점결함 영역(4)은, 상기 비정질/결정 계면(6)에 접하여 비정질 영역(5)의 하부에 위치한다. 상기 점결함 영역(4)의 바닥부는 붕소 δ 도핑층(2)과는 떨어져 있다.
다음과 같은 이유로, 점결함 영역(4)의 깊이(XD)는 제 1 시편의 깊이보다 깊다.
구체적으로, 게르마늄의 가속 에너지가 붕소의 가속 에너지 보다 크고, 따라서, 상기 점결함(4)의 바닥부는 선비정질화용 게르마늄의 이온주입에 의해 결정된다. 결과적으로, 제 2 시편에서의 상기 점결함 영역(4)의 깊이(XD)는 제 1 시편의 깊이보다 깊다.
특히, 비정질 영역(5)은, 주입된 붕소 원자의 확산 증진현상에 영향을 미치지 않는 베이컨시형 결정결함만을 포함한다. 반면에, 베이컨시형 결정 결함 뿐만 아니라 주입된 붕소 원자의 확산 증진 현상에 큰 영향을 미치는 격자간 원자형 결정결함을 포함하는 점결함 영역(4)의 부피는 비정질 영역(5)에 의해 감소한다. 따라서, 기판(1)내 격자간 원자형 결정 결함의 전체 양은 제 1 시편의 결함양보다 적다.
제 3 시편으로, 기판(1)의 주면을 선비정질화 하기 위해, 제 2 시편과 동일한 가속 에너지 및 도우즈로 기판(1)에 게르마늄을 이온주입한다. 그후, 제 1 시편에서보다 높은 3.3 keV 의 가속 에너지와 제 1 시편에서와 동일한 도우즈로 붕소를 이온주입한다.
형성된 제 3 시편에서, 기판(1)은 도 1c 에 도시된 단면을 갖는다. 도 1c 에 도시된 바와 같이, 제 1 및 제 2 시편과 유사하게, 붕소 δ 도핑층(2)의 레벨은 점결함 영역(4)의 바닥부보다 깊다.
제 2 시편과 유사하게, 게르마늄의 이온주입으로 인해, 기판(1)의 주면에 비정질 영역(5)이 형성되고, 비정질/결정(A/C)의 계면(6)은 잔류 단결정 영역(7)의 경계에 형성된다. 비정질 영역(5)의 깊이는 제 2 시편의 깊이와 동일하다.
그러나, 제 2 시편과는 다르게, 붕소 농도가 1 × 1020atoms/cm3인 레벨(3)은 비정질 영역(5)이 아닌 점결함 영역(4)내에 위치한다. 즉, 붕소 농도가 1 × 1020atoms/cm3인 레벨(3)은 제 2 시편의 깊이보다 큰 깊이(XC)를 갖는다. 이는 붕소의 가속 에너지(= 3.3 keV)가 제 2 시편에서보다 크기 때문이다.
붕소의 가속 에너지(= 3.3 keV)가 제 2 시편에서보다 크기 때문에, 점결함 영역(4)의 깊이(XD)는 제 2 시편의 깊이보다 크다.
또한, 형성된 비정질 영역(5)으로 인해, 단결정 영역(7)은 A/C 계면(6)의 하부로 제한된다. 점결함 영역(4)은 비정질/결정 계면(6)에 접하여 비정질 영역(5)의 하부에 위치한다. 점결함 영역(4)의 바닥부는 제 2 시편에서의 거리보다는 짧은 길이로 붕소 δ 도핑층(2)과 떨어져 있다.
도 2 는 도 1b 에 도시된 제 2 시편의 붕소 농도변화를, 기판(1)의 주면으로부터의 깊이의 함수로 도시한다.
도 2 에 도시된 바와 같이, 제 2 시편에서, 붕소의 농도가 1 × 1020atoms/cm3인 레벨(3)의 깊이(XC)는 20 nm 이다.
붕소를 이온주입한 후에, 제 1, 제 2 및 제 3 시편을, 950 ℃ 의 어닐링 온도, 10 초의 어닐링 시간의 동일한 조건으로 급속 열 어닐링(Rapid Thermal Annealing, RTA)한다.
도 3 은, 이온주입된 붕소의 증진된 확산길이의 변화를 가속 에너지의 함수로 도시한다.
도 3 에 있어서, 곡선 L1 은 비정질 영역(5)이 형성되지 않은 경우를 나타내며, 곡선 L2 는 비정질 영역(5)이 형성된 경우를 나타낸다. 포인트 a, b 및 c 는 제 1, 제 2 및 제 3 시편에 각각 해당한다. 상기 곡선 L1 및 L2 는, 제 1 내지 제 3 시편과 유사한 시편들(여기에서는 설명되지 않음)을 이용한 테스트에 의해 얻어졌다.
도 3 의 곡선 L1 으로부터 도시된 바와 같이, 선비정질화 공정이 실행되지 않은 경우에 있어서, 증진된 확산 길이는, 붕소의 가속에너지가 증가함에 따라 거의 직선적으로 증가한다. 반면에, 도 3 의 곡선 L2 로부터 도시된 바와 같이, 선비정질화 공정이 실행된 경우에 있어서, 증진된 확산 길이는, 붕소의 농도가 1 × 1020atoms/cm3인 레벨(3)의 깊이(XC)가 비정질 영역(5)보다 깊지 않는한, 선비정질화 공정의 이온주입 조건에 의해 거의 일정 값으로 유지된다.
상기 곡선 L1 및 L2 는 붕소의 가속 에너지가 대략 1.3 keV 인 P 지점에서 교차한다.
붕소가 도핑된 영역의 p-n 접합이 단결정 영역(7)(즉, 점결함 영역(4))내에 존재하도록 선비정질화 공정의 이온주입 조건이 결정된다는 것은 필수적인 것이다. 즉, 붕소가 도핑된 영역의 p-n 접합의 깊이(Xj)는 A/C 계면(6)의 깊이보다 크다. 이유는 다음과 같다.
구체적으로, 결정 결함은, RTA 공정 후에 비정질 영역(5)에 잔류하는 경향이있다. 따라서, 붕소가 도핑된 영역의 p-n 접합이 비정질 영역(5)에 존재하면, 즉 붕소가 도핑된 영역의 p-n 접합이 A/C 계면(6)보다 얕은 레벨에 위치하면, 잔류하는 결정 결함은 붕소가 도핑된 영역에 존재하는 경향이 있다. 잔류하는 결정결함은 p-n 접합에서 전류누설을 일으킨다.
제 1 내지 제 3 시편 및 설명되지 않은 다른 시편들에 관한 전술된 테스트 결과로부터, 이온주입에 의해 도입된 점결함에 의한, 단결정 Si 기판(1)에 주입된 붕소 원자의 확산 증진현상에 미치는 영향은 붕소의 가속전압을 감소시킴에 따라 약화된다는 것을 알 수 있다.
동일한 테스트 결과로부터, 이온주입에 의해 도입된 점결함에 의한, 단결정 Si 기판(1)에 주입된 붕소 원자의 확산 증진현상에 미치는 영향은, 붕소의 가속 에너지가 적합하게 선택된다면, 선비정질화 공정을 추가함으로써 약화될 수도 있다는 것 또한 알 수 있다.
실시예
본 발명은 다음의 예를 이용하여 이하, 자세히 설명될 것이다.
본 실시예에 있어서, 반도체 장치는 이중 드레인 구조를 갖는 p-채널 MOSFET을 갖추고 있다.
먼저, 도 4a 에 도시된 바와 같이, n 형 단결정 Si 기판(1)의 주면상에 필드 산화물(12)을 선택적으로 형성하여 활성 영역을 정의한다. 그후, 활성영역내의 기판(1)의 주면상에 게이트 산화물(13)을 형성한다. 폴리실리콘(도시 않음)을 증착하고 패턴함으로써, 게이트 산화물(13)상에 폴리실리콘 게이트전극(14)을 형성한다.
다음, 50 nm 이하의 깊이를 갖는 소오스/드레인 영역의 얕은 p-n 접합을 형성하기 위해, 게이트 전극(14) 및 필드 산화물(12)에 자기정렬된 상태로 0.2 keV 의 가속 에너지 및 1 × 1015atoms/cm2의 도우즈로 붕소를 기판(1)에 이온주입한다. 따라서, 도 4b 에 도시된 바와 같이, 게이트 전극(14)의 각 측면에 한 쌍의 붕소가 얕게 도핑된 영역(15)이 형성된다. 이와 동시에, 붕소를, 폴리실리콘 게이트 전극(14)의 상부에 이온주입함으로써, 게이트 전극(14)의 상부에 붕소가 도핑된 영역(14a)을 형성한다.
그후, 도 4c 에 도시된 바와 같이, 한 쌍의 유전성 측벽 스페이서(16)를 게이트 전극(14)의 각 측면의 기판(1)상에, 실리콘 산화(SiO2)막 또는 실리콘 질화(Si3N4)막을 이용하여 형성한다. 이 측벽형성 공정은, 주입된 붕소가 기판(1)으로 확산되는 것을 방지하기 위해 700 ℃ 이하의 온도에서 실행된다.
이어서, 0.1 ㎛ (= 100 nm)이상의 깊이를 갖는 소오스/드레인 영역의 깊은 p-n 접합을 형성하기 위해, 도 4d 에 도시된 바와 같이, 선비정질화의 목적으로 게르마늄을, 게이트 전극(14), 한 쌍의 측벽 스페이서(16) 및 필드 산화물(12)에 자기정렬된 상태로, 5 keV 의 가속 에너지 및 1 × 1015atoms/cm2의 도우즈로, 붕소가 얕게 도핑된 영역(15)과 겹치도록, 기판(1)에 이온주입한다. 따라서, 기판(1)의 도포되지 않은 주면이 비정질화 됨으로써, 비정질 영역(15b)과 잔류 단결정 영역(15a)을 형성한다.
게르마늄의 선비정질화 공정에 이어서, 도 4e 에 도시된 바와 같이, 붕소를 , 게이트 전극(14), 한 쌍의 측벽 스페이서(16) 및 필드 산화물(12)에 자기정렬된 상태로, 2 keV 의 가속 에너지 및 1 × 1015atoms/cm2의 도우즈로, 비정질 영역(15b)과 겹치도록, 기판(1)에 이온주입한다. 따라서, 게이트 전극(14)의 각 측면에 붕소가 깊게 도핑된 영역(17)이 형성되고, 한 쌍의 붕소가 얕게 도핑된 영역(18)(즉, 익스텐션)이 한 쌍의 측벽 스페이서(16)의 하부에 형성된다. 붕소가 깊게 도핑된 한 쌍의 영역(17)의 도핑 농도는, 붕소가 얕게 도핑된 한 쌍의 영역(18)(즉, 익스텐션)의 농도보다 낮다.
이와 동시에, 붕소를 폴리실리콘 게이트 전극(14)에 더 이온주입함으로써, 붕소가 도핑된 영역(14a)보다 두꺼운 붕소가 도핑된 영역(14b)을 게이트 전극(14)내에 형성한다.
마지막으로, 램프 어닐러 장치를 이용하여 기판(1)에 800 ℃ 에서 10 초간 RPA 공정을 실행한다.
전술된 공정들을 통해, 도 4f 에 도시된 바와 같이, 이중 드레인 구조를 갖는 한 쌍의 소오스/드레인 영역(19)을 게이트 전극(14)의 각 측면에 형성한다. 한 쌍의 소오스/드레인 영역(19) 각각은, 붕소가 얕게 도핑된 영역(18)(즉, 깊이 40 nm) 및 붕소가 깊게 도핑된 영역(17)(즉, 100 내지 200 nm)에 의해 형성된다.
여기에 도시되지는 않았지만, 전술된 공정에서 제조된 반도체 장치를 통해, 주입된 붕소 원자의 확산 증진현상 및 주입에 의해 도입된 점결함의 분포는 발명자의 테스트를 결과를 통해 잘 제어될 수 있었다.
전술된 예에서, 선비정질화를 위한 게르마늄의 이온주입은, 붕소의 이온주입 전에 실행된다. 그러나, 선비정질화를 위한 게르마늄( 또는 실리콘)의 이온주입은, 이온주입 단계에 의해 기판(1)에 도입되는 점결함의 양이 최소화 또는 감소하는한 붕소의 이온주입 이후에 실행될 수도 있다.
전술된 예에서, 붕소는 Si 기판(1)에 이온주입된다. 그러나, 본 발명은 이 경우에 한정되지 않는 것은 당연하다. 비소(As), 인(P) 및 불화 붕소(BF2)와 같은 다른 어떤 도핑재도 본 발명을 위해 이용될 수 있다.
본 발명의 바람직한 실시예가 설명되었지만, 본 발명의 사상을 벗어나지 않는 범위에서의 수정은 당업자에게는 자명할 것이다 따라서 본 발명의 범위는 다음의 청구항에 의해서만 결정된다.
본 발명에 의하면, 우수한 제어성으로 소형 MOSFET 의 얕은 소오스/드레인 영역(0.1 ㎛ 이하의 깊이)을 형성함으로써, 숏-채널 현상을 방지할 수 있는 반도체 장치의 제조방법, 주입된 도핑재 원자 및 주입에 의해 도입된 점결함의 확산 증진현상을 잘 제어할 수 있는 반도체 장치의 제조방법 및 게이트 절연막의 특성저하 없이, 이중 드레인 구조를 갖는 MOSFET 의 얕은 소오스/드레인 영역(0.1 ㎛ 이하의 깊이)을 형성할 수 있는 반도체 장치의 제조방법을 제공하는 것이다.
Claims (9)
- MOSFET 의 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 장치의 제조방법으로서,상기 단계는 1 keV 이하의 가속 에너지로 소정 도전형의 도핑재를 이 도핑재와 반대 도전형의 단결정 Si 기판으로 이온주입하는 것에 의해 수행하고,상기 이온주입은 이 이온주입에 의해 상기 기판에 도입되는 점결함의 양이 최소화되거나 감소되는 조건하에서 수행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 도핑재로서 붕소가 사용되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 1 항에 있어서, 상기 이온주입 단계는 비정질화 공정없이 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
- (a) 제 1 도전형의 단결정 Si 기판의 주면상에 게이트 절연막을 통해 게이트 전극을 형성하는 단계,(b) 극성이 상기 제 1 도전형과는 반대인 제 2 도전형의 도핑재를, 상기 게이트 전극에 자기정렬된 상태로, 1 keV 이하의 가속 에너지로, 본 단계 (b)에서 도입되는 점결함의 양이 최소화 또는 감소하는 조건하에서 상기 기판에 이온주입함으로써, 상기 게이트 전극의 각 측면에 상기 제 2 도전형의 제 1 및 제 2 도핑영역을 형성하는 단계,(c) 상기 게이트 전극의 각 측면의 상기 기판상에 한 쌍의 측벽 스페이서를 형성하는 단계,(d) 상기 제 2 도전형의 도핑재를, 상기 한 쌍의 측벽 스페이서에 자기정렬된 상태로 상기 기판에 이온주입함으로써, 상기 게이트 전극의 각 측면에, 상기 제 1 및 제 2 도핑영역 각각에 부분적으로 겹치도록 상기 제 2 도전형의 제 3 및 제 4 도핑영역을 형성하는 단계로서,상기 제 1 및 제 2 도핑영역보다 큰 깊이를 갖고, 상기 제 1 및 제 2 도핑영역보다 낮은 도핑 농도를 갖도록 상기 제 3 및 제 4 도핑영역을 형성하는 단계,(e) 상기 제 2 도전형의 제 1, 제 2, 제 3 및 제 4 도핑영역을 갖는 상기 기판을 어닐링을 위해 열처리함으로써, 상기 제 1 및 제 3 도핑영역에 의해 이중구조를 갖는 한 쌍의 소오스/드레인 영역중 하나와, 상기 제 2 및 제 4 도핑영역에 의해 나머지 하나를 구성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 4 항에 있어서,상기 제 3 및 제 4 도핑영역을 형성하기 위한 이온주입 단계 (d)의 전 또는 후에, 상기 기판의 주면을 비정질화 하여, 비정질 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 5 항에 있어서,상기 기판의 주면에 형성된 상기 비정질 영역이 결정 결함으로서 베이컨시만을 포함하고,상기 비정질 영역이, 결정 결함으로서 격자간 Si 원자 및 베이컨시 양자를 포함하는 점결함 영역내에 위치하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 5 항에 있어서,상기 도핑재의 투사범위 및 1 × 1020atoms/cm3이상의 도핑 농도를 갖는 영역이 상기 비정질 영역에 포함되고,상기 점결함 영역의 바닥부가, 상기 기판의 상기 비정질 영역과 잔류 단결정 영역사이의 계면의 레벨보다 낮은 레벨에 위치하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 5 항에 있어서,상기 도핑재의 투사범위 및 1 × 1020atoms/cm3이상의 도핑 농도를 갖는 영역이 상기 비정질 영역에 포함되고,상기 점결함 영역 및 상기 기판의 상기 잔류 단결정 영역에 의해 정의된 p-n접합이, 상기 기판의 상기 잔류 단결정 영역내에 위치하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제 5 항에 있어서, 상기 도핑재로서 붕소가 사용되는 것을 특징으로 하는 반도체 장치의 제조방법.
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