KR100338820B1 - 모스형 트랜지스터의 소오스/드레인 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 20
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 229910052796 boron Inorganic materials 0.000 claims abstract description 19
- -1 boron ions Chemical class 0.000 claims abstract description 18
- 150000002500 ions Chemical class 0.000 claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 claims abstract description 7
- 238000002513 implantation Methods 0.000 claims abstract description 4
- 239000004065 semiconductor Substances 0.000 claims description 23
- 238000001816 cooling Methods 0.000 claims description 16
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 14
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 6
- 238000005468 ion implantation Methods 0.000 claims description 6
- 238000002955 isolation Methods 0.000 claims description 6
- 239000007788 liquid Substances 0.000 claims description 6
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 4
- 238000000137 annealing Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000004151 rapid thermal annealing Methods 0.000 claims description 3
- 230000005465 channeling Effects 0.000 abstract description 7
- 238000010884 ion-beam technique Methods 0.000 abstract description 4
- 230000007547 defect Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005280 amorphization Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
- H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
Abstract
본 발명은, 모스형 트랜지스터 제조방법에 관한 것으로서, 모스형 트랜지스터의 PMOS소오스/드레인영역을 형성할 때, BF2이온을 주입하는 대신에 보론(Boron)이온을 저 에너지로 고농도의 도오즈량으로 주입하므로 이온빔 밀도를 극대화하여 기판의 표면 근처를 비정질화시키므로 채널링 효과와 누설전류 특성을 획기적으로 개선하여 소자의 전기적인 특성을 향상하도록 하는 매우 유용하고 효과적인 발명에 관한 것이다.
Description
본 발명은 모스형 트랜지스터의 소오스/드레인영역을 형성할 때, 누설전류를 개선하는 방법에 관한 것으로서, 특히, 반도체기판을 냉각장치를 사용하여 저온으로 냉각시킨 상태에서, 보론(Boron)이온을 저 에너지로 고농도의 도오즈량으로 주입하므로 이온빔 밀도를 극대화하여 기판의 표면 근처를 비정질화시키므로 채널링 효과와 누설전류 특성을 개선하여 소자의 전기적인 특성을 증대하도록 하는 모스형 트랜지스터의 소오스/드레인 형성 방법에 관한 것이다.
일반적으로, 상기한 모스형 전계효과트랜지스터(MOSFET)는 반도체 기판 상에 형성된 게이트가 반도체층에서 얇은 산화 실리콘막에 위해 격리되어 있는 전계효과 트랜지스터로서, 접합형과 같이 임피던스가 저하되는 일이 없으며, 확산 공정이 1회로 간단하고, 소자간의 분리가 필요 없는 장점을 지니고 있어서, 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 장치이다.
도 1a 및 도 1b는 종래의 모스형 트랜지스터의 제조방법을 보인 도면으로서, 모스형 트랜지스터의 제조방법을 살펴 보면, 반도체기판(1)에 고 에너지 상태의 이온을 주입하여 n-웰을 형성한 후, 소자분리공정을 이용하여 소자분리막(3)을 반도체기판(1)상에 형성하도록 한다.
그리고, 상기 소자구조가 형성된 반도체기판(1) 상에 게이트산화막(5), 게이트전극층(6) 및 마스크산화막(7)을 적층한 후, 마스킹식각공정으로 게이트를 형성하도록 한다.
그리고, 상기 게이트에 산화막을 적층한 후, 블랭킷식각(Blancket Etch)으로 게이트 양측면에 스페이서막(8)을 형성하도록 한다.
그런 후에, 도 1b에 도시된 바와 같이, 게이트의 마스크산화막(7) 상에 감광막(9)을 적층한 후, 게르마늄이온(Ge)을 기본으로 하여 BF2이온 혹은 B(보론)이온을 혼합한 상태로 주입하여 소오스/드레인영역(10)을 형성하도록 한다.
상기 게르마늄이온등과 같이 질량이 큰 이온을 사용하여 선비정질층 (Pre-Amorphization Layer)을 형성한 후, 보론이온 및 BF2이온을 임플랜트하여 형성된 PMOS소오스/드레인접합은 보론이온의 채널링을 억제하여 쉘로우 졍션 깊이(Shallow Junction Depth)를 얻을 수 있다.
이러한 선비정질층을 이용하는 이유는, 소오스/드레인영역의 격자 배열 상태가 일반적인 웨이퍼 제조방법을 이용할 때 보다 웨이퍼의 결정격자 배열 상태보다 우수하여 도펀트의 액티베이션(Activation)에 유리하게 작용하므로 면저항을 크게 낮출 수 있기 때문이다.
그런데, 상기 선비정질화법을 이용하는 경우 상기한 장점에도 불구하고, 도 2에 도시된 바와 같이, 소오스/드레인영역에 과도한 결함을 유발하기 때문에 누설전류(Leakage Current) 열화의 가능성이 항상 존재하는 실정이다.
특히, 반도체장치가 고집적화 될수록 소오스/드레인영역의 졍션의 깊이(a)를줄여야만 쇼트채널 이펙트(Short Channel Effect)에 의한 소자의 특성 저하를 방지함에도 불구하고, 졍션깊이가 줄수록 이온주입 후, EOR(End Of Range) 결함영역 (b)과 트랜지스터 동작시의 디플리션 영역과의 간격과 서로 접촉되어져서 결국에는 누설전류를 증가시키므로 소자의 전기적인 특성을 저하시키는 문제점을 지닌다.
본 발명은 이러한 점을 감안하여 안출한 것으로서, 모스형 트랜지스터의 PMOS소오스/드레인영역을 형성할 때, 반도체기판을 냉각장치를 사용하여 저온으로 냉각시킨 상태에서, 보론(Boron)이온을 저 에너지로 고농도의 도오즈량으로 주입하므로 이온빔 밀도를 극대화하여 기판의 표면 근처를 비정질화시키므로 채널링 효과와 누설전류 특성을 개선하여 소자의 전기적인 특성을 증대하는 것이 목적이다.
도 1a 및 도 1b는 종래의 모스형 트랜지스터의 제조방법을 보인 도면이고,
도 2는 종래의 모스형 트랜지스터의 소오스/드레인영역에 메탈콘택영역을 형성할 때, BF2이온주입불량에 의한 결함을 보인 도면이고,
도 3a 및 도 3b는 본 발명에 따른 모스형 트랜지스터의 제조방법을 보인 도면이며,
도 4는 본 발명에 따른 소오스/드레인영역에 보론이온을 주입할 때, 이온주입농도와 주입깊이를 보인 그래프이다.
*도면의 주요 부분에 대한 부호의 설명*
20 : 반도체기판 25 : n-웰
30 : 소자분리막 35 : 게이트산화막
40 : 게이트전극층 45 : 마스크산화막
50 : 스페이서막 55 : 감광막
60 : 냉각장치
이러한 목적은 반도체기판 상에 소자분리막을 형성한 후, 고농도의 이온을 주입하여 N-웰을 형성하는 단계와; 상기 결과물 상에 게이트산화막, 게이트전극층 및 마스크산화막을 적층한 후, 식각으로 게이트를 형성하고 측면부에 스페이서막을 형성하는 단계와; 상기 게이트 상에 소오스/드레인 주입 마스크용 감광막을 적층한 후, 상기 반도체기판을 냉각장치에 액체질소를 공급하여 0∼-78℃의 온도범위를 유지하도록 하는 단계와; 상기 소오스/드레인 주입 마스크용 감광막을 이용하여 보론이온을 극저온 주입하여 소오스/드레인영역을 형성하는 단계를 포함하여 이루어진 모스형 트랜지스터의 소오스/드레인 형성 방법을 제공함으로써 달성된다.
그리고, 상기 보론이온주입은, 1 ∼ 5Kev의 에너지와, 1E15(ions/㎠)이상의도오즈량으로 주입하는 것이 바람직 하다.
상기 반도체기판의 배면에 냉각장치를 설치하고, 상기 냉각장치(Chiller)는 액체질소(Liquid N2)를 사용하여 공급하는 것이 바람직 하다.
상기 냉각장치를 사용하여 반도체기판의 온도를 0 ∼ -78℃의 범위로 유지하는 것이 바람직 하다.
그리고, 상기 보론이온을 주입한 후, 급속열처리 어닐링공정(RTP; Rapid Thermal Annealing)을 더 진행하는 것이 바람직 하다.
상기 급속열처리 어닐링공정은, 질소가스 분위기에서, 900 ∼ 1100℃의 온도범위에서, 5 ∼ 90 초 동안 진행하고, 승온속도는 30 ∼ 250℃/초 인 것이 바람 직하다.
상기 질소가스는 1 ∼ 20slpm의 유량으로 공급되고, 냉각시, 20 ∼ 100℃/초의 냉각속도로 진행되는 것이 바람직 하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 일실시예에 대해 상세하게 설명하고자 한다.
도 3a에 도시된 바와 같이, 반도체기판(20) 상에 소자분리막(30)을 형성한 후, 고농도의 이온을 주입하여 N-웰(25)을 형성하도록 한다.
그리고, 상기 결과물 상에 게이트산화막(35), 게이트전극층(40) 및 마스크산화막(45)을 적층한 후, 식각으로 게이트를 형성하고 측면부에 스페이서막(50)을 형성하도록 한다.
도 3b에 도시된 바와 같이, 상기 게이트 상에 감광막(55)을 적층한 후 소오스/드레인영역이 형성될 기판(20)의 표면에 선 비정질화층을 형성하도록 반도체기판(20)의 배면에 냉각장치(60)를 설치하여 냉각시킨 상태에서 보론이온을 주입하도록 한다.
상기 보론이온주입은, 0 ∼ 5Kev의 에너지와, 1E15(ions/㎠)이상의 도오즈량으로 주입하는 것이 바람직 하다.
상기 냉각장치는 액체질소(Liquid N2)를 사용하여 공급하는 것이 바람직 하다.
상기 냉각장치(60)를 사용하여 반도체기판(20)의 온도를 0 ∼ -78℃의 범위로 유지하도록 한다.
상기 보론이온을 주입한 후 소오스/드레인영역에 주입된 보론이온의 활성화, 선비정질화 영역 및 결함을 제거하기 위하여 급속열처리 어닐링공정(RTP; Rapi Thermal Annealing))을 더 진행하는 것이 바람직 하다.
상기 급속열처리 어닐링공정은, 질소가스 분위기에서, 900 ∼ 1100℃의 온도범위에서, 5 ∼ 90 초 동안 진행하고, 승온속도는 30 ∼ 250℃/초 인 것이 바람 직하다.
상기 질소가스는 1 ∼ 20slpm의 유량으로 공급되고, 냉각시, 20 ∼ 100℃/초의 냉각속도로 진행되도록 한다.
한편, 도 4는 본 발명에 따른 반도체기판(20)의 소오스/드레인영역에 보론이온을 주입할 때, 이온주입농도와 주입깊이를 보인 그래프로서, 상기한 공정을 통하여 반도체기판(20)의 소오스/드레인영역(55)이 표면에 선비정질화층(c)이 균일하고연속적으로 형성되는 상태를 보이고 있다.
상기한 바와 같이, 본 발명에 따른 모스형 트랜지스터의 소오스/드레인 형성 방법을 이용하게 되면, 모스형 트랜지스터의 PMOS소오스/드레인영역을 형성할 때, 반도체기판을 냉각장치를 사용하여 저온으로 냉각시킨 상태에서, 보론(Boron)이온을 저 에너지로 고농도의 도오즈량으로 주입하므로 이온빔 밀도를 극대화하여 기판의 표면 근처를 비정질화시키므로 채널링 효과와 누설전류 특성을 개선하여 소자의 전기적인 특성을 증대하도록 하는 매우 유용하고 효과적인 발명이다.
Claims (8)
- 반도체기판 상에 소자분리막을 형성한 후, 고농도의 이온을 주입하여 N-웰을 형성하는 단계와;상기 결과물 상에 게이트산화막, 게이트전극층 및 마스크산화막을 적층한 후, 상기 반도체기판을 냉각장치에 액체질소를 공급하여 0∼-78℃의 온도범위를 유지하도록 하는 단계와;상기 소오스/드레인 주입 마스크용 감광막을 이용하여 보론이온을 극저온 주입하여 소오스/드레인영역을 형성하는 단계를 포함하여 이루어진 모스형 트랜지스터의 소오스/드레인 형성 방법
- 제 1 항에 있어서, 상기 보론이온주입은, 1 ∼ 5Kev의 에너지와, 1E15(ions/㎠)이상의 도오즈량으로 주입하는 것을 특징으로 하는 모스형 트랜지스터의 소오스 /드레인 형성 방법.
- 제 1 항에 있어서, 상기 냉각장치는 반도체기판의 배면에 설치하는 것을 특징으로 하는 모스형 트랜지스터의 소오스/드레인 형성 방법.
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- 제 1 항에 있어서, 상기 보론이온을 주입한 후 급속열처리 어닐링공정을 더 진행하는 것을 특징으로 하는 모스형 트랜지스터의 소오스/드레인 형성 방법.
- 제 6 항에 있어서, 상기 급속열처리 어닐링공정은, 질소가스 분위기에서, 900 ∼ 1100℃의 온도범위에서, 5 ∼ 90 초 동안 진행하고, 승온속도는 30 ∼ 250℃/초 인 것을 특징으로 하는 모스형 트랜지스터 제조방법.
- 제 7 항에 있어서, 상기 질소가스는 1 ∼ 20slpm의 유량으로 공급되고, 냉각시, 20 ∼ 100℃/초의 냉각속도로 진행되는 것을 특징으로 하는 모스형 트랜지스터 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067135A KR100338820B1 (ko) | 1999-12-30 | 1999-12-30 | 모스형 트랜지스터의 소오스/드레인 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990067135A KR100338820B1 (ko) | 1999-12-30 | 1999-12-30 | 모스형 트랜지스터의 소오스/드레인 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010059614A KR20010059614A (ko) | 2001-07-06 |
| KR100338820B1 true KR100338820B1 (ko) | 2002-05-31 |
Family
ID=19634253
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990067135A KR100338820B1 (ko) | 1999-12-30 | 1999-12-30 | 모스형 트랜지스터의 소오스/드레인 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100338820B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100674715B1 (ko) * | 2002-12-05 | 2007-01-25 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| CN107799417B (zh) * | 2016-08-29 | 2021-02-02 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的制造方法 |
-
1999
- 1999-12-30 KR KR1019990067135A patent/KR100338820B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010059614A (ko) | 2001-07-06 |
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