KR20030034920A - 얕은 접합을 갖는 집적회로의 제조 방법 - Google Patents

얕은 접합을 갖는 집적회로의 제조 방법 Download PDF

Info

Publication number
KR20030034920A
KR20030034920A KR1020010066742A KR20010066742A KR20030034920A KR 20030034920 A KR20030034920 A KR 20030034920A KR 1020010066742 A KR1020010066742 A KR 1020010066742A KR 20010066742 A KR20010066742 A KR 20010066742A KR 20030034920 A KR20030034920 A KR 20030034920A
Authority
KR
South Korea
Prior art keywords
sog film
semiconductor substrate
impurity
concentration
integrated circuit
Prior art date
Application number
KR1020010066742A
Other languages
English (en)
Other versions
KR100397370B1 (ko
Inventor
이성재
조원주
박경완
Original Assignee
한국전자통신연구원
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한국전자통신연구원 filed Critical 한국전자통신연구원
Priority to KR10-2001-0066742A priority Critical patent/KR100397370B1/ko
Priority to US10/033,394 priority patent/US20030082922A1/en
Priority to CN02102379A priority patent/CN1416166A/zh
Priority to JP2002195126A priority patent/JP2003142420A/ja
Publication of KR20030034920A publication Critical patent/KR20030034920A/ko
Application granted granted Critical
Publication of KR100397370B1 publication Critical patent/KR100397370B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H01L29/66598—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET forming drain [D] and lightly doped drain [LDD] simultaneously, e.g. using implantation through the wings a T-shaped layer, or through a specially shaped layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 얕은 접합을 갖는 집적 회로의 제조 방법이 제공된다. 본 발명은 반도체 기판 상에 불순물이 포함된 SOG막을 형성한 다음, 상기 불순물이 포함된 SOG막에 추가적으로 플라즈마 이온 주입법으로 상기 불순물 이온을 주입하여 불순물 농도를 증가시킨다. 이어서, 급속 열처리를 통하여 반도체 기판에 고체상태확산법으로 상기 불순물을 확산시켜 얕은 접합을 형성한다. 이렇게 할 경우, 플라즈마 이온 주입법으로 불순물의 농도를 정밀하게 제어하면서도 직접적으로 반도체 기판에 불순물을 이온주입하지 않기 때문에 기판의 결정구조를 손상시키지 않는다. 더하여, 본 발명을 게이트 전극 형성 후에 적용하면 자기정렬적으로 LDD 영역 및 소오스/드레인 확장 영역을 형성할 수 있다.

Description

얕은 접합을 갖는 집적회로의 제조 방법{Method for fabricating a integrated circuit having a shallow junction}
본 발명은 집적회로의 제조방법에 관한 것으로, 보다 상세하게는 얕은 접합을 갖는 집적회로의 제조 방법에 관한 것이다.
일반적으로, 집적회로(integrated circuit, IC)는 기판 위에 트랜지스터, 다이오드, 축전기, 저항 등의 서로 독립된 회로소자들을 내부적으로 연결해 전기회로내에서 특정한 기능을 수행하도록 한 회로소자들의 집합체이다. 상기 집적회로는 사용하는 트랜지스터에 따라 쌍극성 집적회로와 모스 집적회로로 구별할 수 있다. 상기 쌍극성 집적회로는 n-p-n 트랜지스터나 p-n-p 트랜지스터를 사용하며, 상기 모스 집적회로는 모스(Metal Oxide silicon) 트랜지스터를 사용한다.
상기 집적회로, 특히 모스 집적회로는 고집적화됨에 따라 얕은 접합이 요구되고 있다. 상기 얕은 접합이라는 것은 기판에 형성되는 접합 깊이가 얕고, 저항 감소를 위해 불순물(impurity)의 농도 및 활성화율이 높아야 하고, 수평 및 수직 방향의 급격한 접합이 되어야 한다는 것을 의미한다.
상기 얕은 접합은 종래에는 이온주입방법(ion implantation method)이나 고체상태 확산법(solid phase diffusion method)을 이용하여 형성한다. 상기 이온 주입 방법은 이온 주입기를 이용하여 불순물 이온을 고가속전압(high acceleration voltage)으로 고가속시켜 기판에 주입함으로써 얕은 접합을 형성한다. 그리고, 고체 상태 확산법은 기판 상에 고체 상태의 확산원을 형성한 후, 상기 확산원 내의 불순물(dopant)을 기판에 확산시켜 도핑시킴으로써 얕은 접합을 형성한다.
여기서, 본 상세한 설명에서 용어의 혼동을 피하기 위하여 이온주입방법에 의하여 주입되는 불순물은 impurity로 명명하며, 고체 상태 확산법에 의하여 주입되는 불순물은 dopant로 명명한다. 더하여, 이온형태로 주입되는 것은 이온주입(ion implantation)이라 칭하고, 고체상태확산법에 의하여 불순물이 확산되거나 이미 불순물이 포함되어 있는 것은 도핑(doping)이라 칭한다.
그런데, 상기 이온 주입 방법은 근본적으로 불순물 이온의 운동에너지에 기인하여 기판의 결정구조를 손상시켜 전위(dislocation)를 발생시킨다. 상기 전위는 접합의 누설을 초래할 뿐만 아니라 주입된 불순물의 급격한 확산을 야기하여 얕은 접합의 형성을 불가능하게 한다. 그리고, 상기 고체 확산법은 저저항의 얕은 접합에 적합할 만큼 확산원의 불순물(dopant)의 도핑 농도를 높이기가 어렵고, 더하여상기 확산원의 불순물의 도핑 농도를 정밀하게 제어하는 데 문제가 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위하여 창안된 것으로써, 전위를 발생되지 않으면서도 불순물의 도핑농도가 정밀하게 제어된 얕은 접합을 갖는 집적회로의 제조방법을 제공하는 데 있다.
도 1 내지 도 4는 본 발명에 따라 얕은 접합을 갖는 집적회로의 제조방법의 제1 실시예를 도시한 단면도들이다.
도 5 내지 도 8은 본 발명에 따라 얕은 접합을 갖는 집적회로의 제조방법의 제2 실시예를 도시한 단면도들이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 따르면, 본 발명은 반도체 기판 상에 확산 방지막 패턴을 형성한 후, 상기 확산 방지막 패턴이 형성된 반도체 기판의 전면에 불순물이 포함된 SOG막을 형성한다. 상기 SOG막은 P, B, In, As 또는 Sb의 도핑 원소를 포함하는 액체 상태의 실리케이트 글래스(silicate glass)를 스핀 코팅시킨 후 치밀화시켜 형성할 수 있다. 상기 SOG막은 SiH4및 O2와, P, B, In, As 또는 Sb의 도핑 원소를 포함하는 혼합 기체를 이용하여 화학기상증착법으로 형성할 수 있다.
상기 SOG막에 플라즈마 이온 주입법으로 상기 불순물 이온을 추가로 이온주입하여 상기 SOG막의 불순물 농도를 증가시킨다. 상기 SOG막의 불순물 농도를 증가시키는 단계는 Plasma Immersion Ion Implantation(PIII)이나 Ion Shower Implantation(ISI)과 같은 플라즈마 이온 주입 장치를 이용하여 수행할 수 있다. 상기 불순물이 추가로 주입된 SOG막의 최대 불순물 주입 농도는 1019∼1023cm-3으로 조절할 수 있다. 상기 SOG막에 불순물 이온을 추가로 이온 주입할 때, 상기 확산방지막 패턴의 표면보다 상측 부분 및 상기 반도체 기판 상에 형성된 SOG막에만 선택적으로 불순물 이온을 주입할 수 있다.
상기 불순물 농도가 증가된 SOG막에 포함된 불순물을 고체상태확산법으로 상기 반도체 기판에 확산시켜 얕은 접합을 형성한다. 상기 고체 상태 확산법으로 얕은 접합을 형성할 때 급속 열 어닐(rapid thermal anneal(RTA)), 스파이크 어닐(spike anneal) 또는 레이저 어닐(laser anneal)을 이용할 수 있다. 상기 얕은 접합은 상기 반도체 기판으로의 도핑깊이가 50nm 이하 및 도핑 농도가 1018∼1022cm-3으로 조절할 수 있다.
또한, 본 발명의 다른 예에 의하면, 본 발명은 반도체 기판 상에 게이트 패턴을 형성한 후, 상기 게이트 패턴이 형성된 반도체 기판의 전면에 불순물이 포함된 SOG막을 형성한다. 상기 SOG막의 두께와 상기 게이트 패턴을 구성하는 게이트 전극의 높이의 비율을 1:1.5∼1:10인 것이 바람직하다. 상기 SOG막은 P, B, In, As 또는 Sb의 도핑 원소를 포함하는 액체 상태의 실리케이트 글래스(silicate glass)를 스핀 코팅시킨 후 치밀화시켜 형성할 수 있다. 상기 SOG막은 SiH4및 O2와, P, B, In, As 또는 Sb의 도핑 원소를 포함하는 혼합 기체를 이용하여 화학기상증착법으로 형성할 수 있다.
이어서, 플라즈마 이온 주입법으로 상기 불순물 이온을 추가로 이온주입하여 상기 게이트 패턴의 표면보다 상측 부분 및 반도체 기판 상에 형성된 SOG막의 불순물 농도를 선택적으로 증가시킨다. 상기 SOG막의 불순물 농도는 Plasma ImmersionIon Implantation(PIII)이나 Ion Shower Implantation(ISI)과 같은 플라즈마 이온 주입 장치를 이용하여 선택적으로 증가시킬 수 있다. 상기 불순물이 추가로 주입된 SOG막의 최대 불순물 주입 농도는 1019∼1023cm-3으로 조절하는 것이 바람직하다.
다음에, 상기 SOG막에 포함된 불순물을 고체상태확산법으로 상기 반도체 기판에 확산시켜 자기정렬적으로 상기 게이트 패턴의 양측벽 하부에 LDD 영역 및 소오스/드레인 확장 영역을 갖는 얕은 접합을 형성한다. 상기 고체 상태 확산법으로 얕은 접합을 형성할 때 급속 열 어닐(rapid thermal anneal(RTA)), 스파이크 어닐(spike anneal) 또는 레이저 어닐(laser anneal)을 이용할 수 있다. 상기 얕은 접합은 상기 반도체 기판으로의 도핑깊이가 50nm 이하 및 도핑 농도가 1018∼1022cm-3으로 조절할 수 있다.
이상과 같이 본 발명은 플라즈마 이온 주입법으로 불순물의 농도를 정밀하게 제어하면서도 직접적으로 반도체 기판에 불순물을 이온주입하지 않기 때문에 기판의 결정구조를 손상시키지 않는다. 더하여, 본 발명은 자기정렬적으로 LDD 영역 및 소오스/드레인 확장 영역을 형성할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다. 도면에서 막 또는 영역들의 크기 또는 두께는명세서의 명확성을 위하여 과장되어진 것이다. 또한, 어떤 막이 다른 막 또는 기판의 "위(상)"에 있다라고 기재된 경우, 상기 어떤 막이 상기 다른 막의 위에 직접 존재할 수도 있고, 그 사이에 제3의 다른 막이 개재될 수도 있다.
도 1 내지 도 4는 본 발명에 따라 얕은 접합을 갖는 집적회로의 제조방법의 제1 실시예를 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(10), 예컨대 P형이나 N형 실리콘 기판 상에 확산 방지막 패턴(12)을 형성한다. 상기 확산 방지막 패턴(12)은 상기 반도체 기판(10)의 일부를 노출하도록 형성한다. 상기 확산 방지막 패턴(12)은 산화막 또는 질화막으로 형성한다. 상기 확산 방지막 패턴(12)은 후에 불순물(dopant)이 반도체 기판(10)으로 확산하지 않도록 하는 역할을 한다.
도 2를 참조하면, 상기 확산 방지막 패턴(12)이 형성된 반도체 기판(10)의 전면에 SOG막(silicon oxide layer, 14)을 형성한다. 상기 SOG막(14)은 20 ∼ 300 nm의 두께로 형성한다. 상기 SOG막(14)은 후의 플라즈마 이온 주입시 반도체 기판(10)의 손상을 방지하는 버퍼층의 역할을 수행한다.
상기 SOG막(14)은 B, P, In, As 또는 Sb 등의 도핑 원소를 포함하는 액체 상태의 실리케이트 글래스(silicate glass)를 스핀 코팅시킨 후, 200℃ ∼ 600℃ 정도의 온도에서 2분∼30분 정도 열처리하여 치밀화시킴으로서 형성한다. 상기 B를 포함하는 실리케이크 글래스는 BSG(borosilicate glass)를 이용할 수 있고, P를 포함하는 실리케이트 글래스는 PSG(phosphosilicate glass)를 이용할 수 있다. 또는,상기 SOG막(14)은 SiH4, O2및 상기 도핑원소 등을 포함하는 혼합 기체를 이용하여 화학기상증착법으로 400℃ 이하, 바람직하게는 350℃ 정도의 온도에서 형성할 수 있다.
상기 "SOG"라는 용어는 통상 spin on glass라고 알려져 있으나, 본 상세한 설명에서는 화학기상증착법을 이용하여도 SOG막을 형성할 수 있기 때문에 silicon oxide glass로 명명한다.
도 3을 참조하면, 상기 SOG막(14)에 플라즈마 이온 주입법으로 불순물 이온(13)을 추가로 주입하여 상기 SOG막(14)의 불순물 농도를 증가시킨다. 다시 말해, 상기 SOG막(14)이 형성된 반도체 기판(10)을 플라즈마 이온 주입 장치에 넣어 상기 SOG막(14)에 불순물 이온(13)을 추가로 주입한다. 이렇게 플라즈마 이온 주입법을 이용하여 SOG막(14)에 불순물 이온(13)을 추가로 주입하면 반도체 기판(10)의 결정구조 손상 없이 후에 형성되는 얕은 접합의 도핑농도를 정밀하게 제어할 수 있다.
상기 불순물 이온(13)이 추가로 주입된 SOG막(14)의 최대 불순물 주입 농도는 1019∼1023cm-3으로 조절한다. 상기 SOG막(14)의 최대 불순물 주입농도를 1019∼1023cm-3으로 하는 이유는 후에 형성되는 얕은 접합의 도핑깊이가 50nm 이하 및 도핑 농도가 1018∼1022cm-3으로 유지하기 위함이다.
상기 반도체 기판(10)이 N형 실리콘 기판일 경우, 플라즈마 이온 주입법에의해 주입되는 불순물은 B나 In을 이용한다. 그리고, 상기 반도체 기판이 P형 실리콘 기판일 경우 플라즈마 이온 주입법에 의해 주입되는 불순물은 P, As 또는 Sb를 이용한다.
상기 플라즈마 이온 주입 장치는 저가속전압을 사용하는 Plasma Immersion Ion Implantation(PIII)이나 Ion Shower Implantation(ISI)과 같은 불순물 이온의 직진성이 뚜렷한 장치이다. 상기 Plasma Immersion Ion Implantation(PIII)은 웨이퍼(반도체 기판) 위에서 플라즈마를 발생시키고 주기적으로 웨이퍼에 음전압을 가하여 플라즈마의 이온을 가속시켜 웨이퍼를 때리게 하는 원리로 작동되는 장치이다. 상기 Ion Shower Implantation(ISI)은 웨이퍼에서 떨어져 있는 플라즈마 이온을 넓은 면적의 전극으로 추출/가속시켜 웨이퍼에 부딪히게 하는 원리로 작동되는 장치이다. 상기 플라즈마 이온 주입 장치를 이용할 경우 저가속전압을 사용하여 조사된 불순물 이온(13)이 상기 SOG막(14) 내에 주입되어 상기 반도체 기판(10)의 결정구조를 손상시키지 않도록 하면서도 1015cm-2이상의 조사량으로서 SOG막(14)에 고농도의 불순물을 주입시킬 수 있다.
상기 SOG막(14)에 플라즈마 이온 주입 장치를 이용하여 플라즈마 이온주입법으로 불순물 이온(13)을 주입하면, 수직 운동하는 불순물 이온(13)에 노출된 SOG막(14a), 즉 확산 방지막 패턴(12)의 표면보다 상측 부분 및 반도체 기판(10) 상에 형성된 SOG막(14a)은 1021cm-3이상의 고농도로 불순물 이온(13)이 선택적으로 주입되고, 그림자 효과(shadow effect)에 의하여 수직 운동하는 불순물 이온(13)에 노출되지 않는 SOG막(14b), 즉 확산 방지막 패턴(12)의 측벽에 형성된 SOG막(14b)은 추가 불순물 주입이 되지 않는다.
결과적으로, 상기 확산 방지막 패턴(12)의 표면보다 상측 부분 및 반도체 기판(10) 상에 형성된 SOG막(14a)은 고농도 확산원이 되며, 상기 확산 방지막 패턴(12)의 측벽에 형성된 SOG막(14b)은 저농도 확산원이 된다. 상기 SOG막(14)의 불순물의 주입 특성은 불순물 이온(13)의 운동 에너지, 이온 주입량, 상기 SOG막(14)의 초기 불순물 농도, 상기 SOG막(14)의 두께 및 상기 확산 방지막 패턴(12)의 두께 등의 여러 가지 요인에 의하여 좌우된다.
도 4를 참조하면, 상기 고농도의 SOG막(14a) 및 저농도의 SOG막(14b)이 형성된 반도체 기판(10)을 급속 열처리하여 상기 SOG막(14a, 14b) 내의 불순물을 기판으로 확산시켜 얕은 접합(16a, 16b)을 형성한다. 다시 말해, 상기 SOG막(14a, 14b) 내의 불순물을 급속 열처리를 이용하여 고체 상태 확산법으로 확산시켜 얕은 접합(16a, 16b)을 형성한다. 이렇게 고체 상태 확산법을 이용할 경우 얕은 접합(16a, 16b)을 형성하는 것이 용이할 뿐만 아니라 SOG막(14) 내의 불순물의 활성화 효율이 증가된다.
상기 급속 열처리는 급속 열 어닐(rapid thermal anneal(RTA)), 또는 스파이크 어닐(spike anneal) 또는 레이저 어닐(laser anneal)을 지칭하는 것으로 고체 상태 확산시 얕은 접합 형성에 적합하다. 상기 급속 열 어닐(RTA)의 경우 상기 고농도의 SOG막(14a) 및 저농도의 SOG막(14b)이 형성된 반도체 기판(10)을 비활성 가스 분위기 및 950℃∼1150℃의 온도에서 1∼1000초 동안 처리함으로서 반도체기판(10)으로의 도핑깊이가 50nm 이하, 바람직하게는 8∼35nm, 도핑 농도가 1018∼1022cm-3의 얕은 접합(16a, 16b)을 형성할 수 있다. 상기 스파이크 열처리의 경우 상기 고농도의 SOG막(14a) 및 저농도의 SOG막(14b)이 형성된 반도체 기판(10)을 비활성 가스 분위기 및 950℃ ∼1200℃의 온도에서 열처리함으로서 반도체 기판(10)으로의 도핑깊이가 50nm 이하, 바람직하게는 8∼35nm, 도핑 농도가 1018∼1022cm-3의 얕은 접합(16a, 16b)을 형성할 수 있다.
상기 급속 열처리에 의하여 얕은 접합(16a, 16b)을 형성할 때 고농도의 SOG막(14a)으로부터 확산된 얕은 접합(16a)의 도핑 농도와 저농도의 SOG막(14b)으로 확산된 얕은 접합(16b)의 도핑 농도는 차이가 발생한다. 이에 따라서, 자연적으로 반도체 기판(10)의 표면 근방에 고농도의 얕은 접합(16a)과 상기 확산 방지막 패턴(12) 근처의 반도체 기판(10)의 표면 근방에 저농도의 얕은 접합(16b)이 형성된다.
도 5 내지 도 8은 본 발명에 따라 얕은 접합을 갖는 집적회로의 제조방법의 제2 실시예를 도시한 단면도들이다. 구체적으로, 본 발명의 제2 실시예에 의한 집적회로의 제조방법은 게이트 전극 형성 후에 제1 실시예의 발명 사상을 적용한 것이다.
도 5를 참조하면, 반도체 기판(20), 예컨대 N형 또는 P형의 실리콘 기판 상에 게이트 산화막(22) 및 게이트 전극(24)으로 이루어진 게이트 패턴(25)을 형성한다. 상기 게이트 패턴(25)은 상기 반도체 기판(20)의 표면을 산화시켜 실리콘 산화막을 형성하고, 상기 실리콘 산화막 상에 저압화학기상증착법으로 100 내지 300nm 두께의 폴리실리콘막을 증착한 후, 사진식각공정을 이용하여 패터닝함으로써 형성된다.
도 6을 참조하면, 상기 게이트 패턴(25)이 형성된 반도체 기판(20)의 전면에 SOG막(silicon oxide layer, 26)을 형성한다. 상기 SOG막(26)은 20 ∼ 300 nm의 두께로 형성한다. 상기 SOG막(26)은 후의 플라즈마 이온 주입시 반도체 기판(20)의 손상을 방지하는 버퍼층의 역할을 수행한다. 상기 SOG막(26)의 형성방법은 제1 실시예와 동일하다.
상기 SOG막(26)은 상기 반도체 기판(20)과 반대 도전형의 도핑 원소를 포함하는 불순물을 포함하도록 형성한다. 예컨대, 상기 반도체 기판(20)이 P형 실리콘 기판일 경우는 상기 SOG막(26)은 P, As 또는 Sb가 포함되도록 형성하고, 상기 반도체 기판(20)이 N형 실리콘 기판일 경우는 상기 SOG막(26)은 B나 In이 포함되도록 형성한다.
상기 SOG막(26)의 두께는 그림자 효과를 활용할 수 있도록 SOG막(26)의 두께와 게이트 전극(24)의 높이의 비율을 적어도 1:1.5이상, 바람직하게는 1:1.5∼1:10이 되는 조건으로 형성한다. 또한, SOG막(26)에 포함된 도핑 원소로는 LDD(Lightly Doped Drain) 영역 및 소오스/드레인 확장(Source/Drain Extension)영역을 목적으로 한 후공정을 고려하여 P 나 B 대신 각각 As(또는 Sb)나 In을 선택하여 후의 열처리 공정시 확산 깊이를 줄일 수 있도록 할 수도 있다.
도 7을 참조하면, 상기 SOG막(26)에 플라즈마 이온 주입법으로 불순물이온(27)을 추가로 주입하여 상기 SOG막(26)의 불순물 농도를 증가시킨다. 다시 말해, 상기 SOG막(26)이 형성된 반도체 기판(20)을 플라즈마 이온 주입 장치에 넣어 상기 SOG막(26)에 불순물 이온(27)을 선택적으로 추가로 주입한다. 이렇게 플라즈마 이온 주입법을 이용하여 SOG막(26)에 불순물 이온(27)을 추가 주입하면 반도체 기판(10)의 결정구조 손상 없이 후에 형성되는 얕은 접합의 도핑 농도를 정밀하게 제어할 수 있다.
상기 불순물 이온(27)이 추가로 주입된 SOG막(26)의 최대 불순물 주입 농도는 1019∼1023cm-3으로 조절한다. 상기 SOG막(26)의 최대 불순물 주입농도를 1019∼1023cm-3으로 하는 이유는 후에 형성되는 얕은 접합의 도핑깊이가 50nm 이하 및 도핑 농도가 1018∼1022cm-3으로 유지하기 위함이다.
상기 반도체 기판(26)이 N형 실리콘 기판일 경우, 플라즈마 이온 주입법에 의해 주입되는 불순물은 B나 In을 이용한다. 그리고, 상기 반도체 기판이 P형 실리콘 기판일 경우 플라즈마 이온 주입법에 의해 주입되는 불순물은 P, As 또는 Sb를 이용한다.
더하여, 앞서 설명한 바와 같은 이유로 인해 상기 SOG막에 초기 도핑된 원소가 As이나 Sb일 경우 플라즈마 이온주입법에 의해 주입되는 불순물은 P를 이용한다. 그리고, 상기 SOG막에 초기 도핑된 원소가 In일 경우 플라즈마 이온주입법에 의해 주입되는 불순물은 B를 이용한다.
상기 플라즈마 이온 주입 장치에 관하여는 도 3에서 설명하였으므로 생략한다. 상기 플라즈마 이온 주입 장치를 이용할 경우 저가속전압을 사용하여 조사된 불순물 이온(27)이 상기 SOG막(26) 내에 주입되어 상기 반도체 기판(20)의 결정구조를 손상시키지 않도록 하면서도 1015cm-2이상의 조사량으로서 SOG막(26)에 고농도의 불순물을 주입시킬 수 있다.
상기 SOG막(26)에 플라즈마 이온 주입 장치를 이용하여 플라즈마 이온주입법으로 불순물 이온(27)을 주입하면, 수직 운동하는 불순물 이온(27)에 노출된 SOG막(26a), 즉 게이트 전극(24)의 표면보다 상측 부분 및 반도체 기판(20) 상에 형성된 SOG막(26a)은 1021cm-3이상의 고농도로 불순물 이온(27)이 선택적으로 주입되고, 그림자 효과(shadow effect)에 의하여 수직 운동하는 불순물 이온(27)에 노출되지 않는 SOG막(26b), 즉 게이트 산화막(22) 및 게이트 전극(24)의 측벽에 형성된 SOG막(26b)은 추가 불순물 주입이 되지 않는다.
결과적으로, 상기 게이트 전극(24)의 표면보다 상측 부분 및 반도체 기판(20) 상에 형성된 SOG막(26a)은 고농도 확산원이 되며, 게이트 산화막(22) 및 게이트 전극(24)의 측벽에 형성된 SOG막(26b)은 저농도 확산원이 된다. 상기 SOG막(26)의 불순물의 주입 특성은 불순물 이온의 운동 에너지, 이온 주입량, 상기 SOG막(26)의 초기 불순물 농도, 상기 SOG막(26)의 두께 등의 여러 가지 요인에 의하여 좌우된다.
도 8을 참조하면, 상기 고농도의 SOG막(26a) 및 저농도의 SOG막(26b)이 형성된 반도체 기판(20)을 급속 열처리하여 상기 SOG막(26a, 26b) 내의 불순물을 기판으로 확산시켜 얕은 접합(28a, 28b)을 형성한다. 다시 말해, 상기 SOG막(26a, 26b) 내의 불순물을 급속 열처리를 이용하여 고체 상태 확산법으로 확산시켜 얕은 접합(28a, 28b)을 형성한다. 이렇게 고체 상태 확산법을 이용할 경우 얕은 접합(28a, 28b)을 형성하는 것이 용이할 뿐만 아니라 SOG막(26a, 26b) 내의 불순물의 활성화 효율이 증가된다. 상기 급속 열처리에 관하여는 도 4에서 설명하였으므로 생략한다. 상기 급속 열처리 조건은 도 4와 동일하게 수행한다.
상기 급속 열처리에 의하여 얕은 접합(28a, 28b)을 형성할 때 고농도의 SOG막(26a)으로부터 확산된 얕은 접합(28a)의 도핑 농도와 저농도의 SOG막(26b)으로 확산된 얕은 접합(28b)의 도핑 농도는 차이가 발생한다. 이에 따라서, 자연적으로 반도체 기판(20)의 표면 근방에 고농도의 얕은 접합(28a)으로 소오스/드레인 확장 영역(source/drain extension region)이 형성되고, 상기 게이트 산화막(22) 및 게이트 전극(24)의 양측벽 하부의 반도체 기판(20)의 표면 근방에 저농도의 얕은 접합(28b)으로 LDD 영역(lightly doped drain region)이 형성된다.
다시 말해, 본 실시예에서는 자기정렬적으로 상기 게이트 패턴(25)의 양측벽 하부의 반도체 기판(20)의 표면 근방에 저농도의 얕은 접합(28b)으로 LDD 영역이 형성되고, 상기 LDD 영역에 접하여 반도체 기판(20)의 표면 근방에 고농도의 얕은 접합(28a)으로 소오스/드레인 확장 영역이 형성된다. 이와 같이 자기정렬적으로 LDD 영역 및 소오스/드레인 확장 영역을 형성하는 방법은 종래의 측벽 스페이서(sidewall spacer)를 이용한 두 번의 이온주입공정을 이용하여 LDD 영역 및 소오스/드레인 확장영역을 형성하는 것보다 공정이 간단하고 얕은 접합 형성에적합한 나노 소자의 공정으로서 활용 가치가 높다.
상술한 바와 같이 본 발명의 얕은 접합을 갖는 집적 회로의 제조 방법은 반도체 기판 상에 불순물이 포함된 SOG막을 형성한 다음, 상기 불순물이 포함된 SOG막에 추가적으로 플라즈마 이온 주입법으로 상기 불순물 이온을 주입하여 불순물 농도를 증가시킨다. 이어서, 급속 열처리를 통하여 반도체 기판에 고체상태확산법으로 상기 불순물을 확산시켜 얕은 접합을 형성한다. 이렇게 할 경우, 플라즈마 이온 주입법으로 불순물의 농도를 정밀하게 제어하면서도 직접적으로 반도체 기판에 불순물을 이온주입하지 않기 때문에 기판의 결정구조를 손상시키지 않는다.
더하여, 본 발명의 얕은 접합을 갖는 집적 회로의 제조방법을 게이트 전극 형성 후에 적용하면 자기정렬적으로 LDD 영역 및 소오스/드레인 확장 영역을 형성할 수 있다.

Claims (12)

  1. 반도체 기판 상에 확산 방지막 패턴을 형성하는 단계;
    상기 확산 방지막 패턴이 형성된 반도체 기판의 전면에 불순물이 포함된 SOG막을 형성하는 단계;
    상기 SOG막에 플라즈마 이온 주입법으로 상기 불순물 이온을 추가로 이온주입하여 상기 SOG막의 불순물 농도를 증가시키는 단계; 및
    상기 불순물 농도가 증가된 SOG막에 포함된 불순물을 고체상태확산법으로 상기 반도체 기판에 확산시켜 얕은 접합을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 집적회로의 제조방법.
  2. 반도체 기판 상에 게이트 패턴을 형성하는 단계;
    상기 게이트 패턴이 형성된 반도체 기판의 전면에 불순물이 포함된 SOG막을 형성하는 단계;
    플라즈마 이온 주입법으로 상기 불순물 이온을 추가로 이온주입하여 상기 게이트 패턴의 표면보다 상측 부분 및 반도체 기판 상에 형성된 SOG막의 불순물 농도를 선택적으로 증가시키는 단계; 및
    상기 SOG막에 포함된 불순물을 고체상태확산법으로 상기 반도체 기판에 확산시켜 자기정렬적으로 상기 게이트 패턴의 양측벽 하부에 LDD 영역 및 소오스/드레인 확장 영역을 갖는 얕은 접합을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 집적회로의 제조방법.
  3. 제1항 또는 제2항에 있어서, 상기 SOG막은 P, B, In, As 또는 Sb의 도핑 원소를 포함하는 액체 상태의 실리케이트 글래스(silicate glass)를 스핀 코팅시킨 후 치밀화시켜 형성하는 것을 특징으로 하는 집적 회로의 제조방법.
  4. 제1항 또는 제2항에 있어서, 상기 SOG막은 SiH4및 O2와, P, B, In, As 또는Sb의 도핑 원소를 포함하는 혼합 기체를 이용하여 화학기상증착법으로 형성하는 것을 특징으로 하는 집적 회로의 제조방법.
  5. 제1항 또는 제2항에 있어서, 상기 SOG막의 불순물 농도를 증가시키는 단계는 Plasma Immersion Ion Implantation(PIII)이나 Ion Shower Implantation(ISI)과 같은 플라즈마 이온 주입 장치를 이용하여 수행하는 것을 특징으로 하는 집적 회로의 제조방법.
  6. 제1항 또는 제2항에 있어서, 상기 불순물이 추가로 주입된 SOG막의 최대 불순물 주입 농도는 1019∼1023cm-3으로 조절하는 것을 특징으로 하는 집적 회로의 제조방법.
  7. 제1항에 있어서, 상기 SOG막에 불순물 이온을 추가로 이온주입할 때, 상기 확산 방지막 패턴의 표면보다 상측 부분 및 상기 반도체 기판 상에 형성된 SOG막에만 선택적으로 불순물 이온이 주입되는 것을 특징으로 하는 집적 회로의 제조방법.
  8. 제1항 또는 제2항에 있어서, 상기 고체 상태 확산법으로 얕은 접합을 형성할 때 급속 열 어닐(rapid thermal anneal(RTA)), 스파이크 어닐(spike anneal) 또는 레이저 어닐(laser anneal)을 이용하는 것을 특징으로 하는 집적 회로의 제조방법
  9. 제8항에 있어서, 상기 급속 열 어닐(RTA)은 상기 불순물 농도가 증가된 SOG막이 형성된 반도체 기판을 비활성 가스 분위기 및 950℃ ∼1150℃의 온도에서 1∼ 1000초 동안 열처리하는 것을 특징으로 하는 집적 회로의 제조방법.
  10. 제8항에 있어서, 상기 스파이크 열처리는 상기 불순물 농도가 증가된 SOG막이 형성된 반도체 기판을 비활성 가스 분위기 및 950℃ ∼1200℃의 온도에서 열처리하는 것을 특징으로 하는 집적 회로의 제조방법.
  11. 제1항 또는 제2항에 있어서, 상기 얕은 접합은 상기 반도체 기판으로의 도핑깊이가 50nm 이하 및 도핑 농도가 1018∼1022cm-3인 것을 특징으로 하는 집적 회로의 제조방법.
  12. 제2항에 있어서, 상기 SOG막의 두께와 상기 게이트 패턴을 구성하는 게이트 전극의 높이의 비율을 1:1.5∼1:10인 것을 특징으로 하는 집적회로의 제조방법.
KR10-2001-0066742A 2001-10-29 2001-10-29 얕은 접합을 갖는 집적회로의 제조 방법 KR100397370B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2001-0066742A KR100397370B1 (ko) 2001-10-29 2001-10-29 얕은 접합을 갖는 집적회로의 제조 방법
US10/033,394 US20030082922A1 (en) 2001-10-29 2001-12-28 Method of fabricating integrated circuit having shallow junction
CN02102379A CN1416166A (zh) 2001-10-29 2002-01-24 制造具有浅结的集成电路的方法
JP2002195126A JP2003142420A (ja) 2001-10-29 2002-07-03 集積回路の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0066742A KR100397370B1 (ko) 2001-10-29 2001-10-29 얕은 접합을 갖는 집적회로의 제조 방법

Publications (2)

Publication Number Publication Date
KR20030034920A true KR20030034920A (ko) 2003-05-09
KR100397370B1 KR100397370B1 (ko) 2003-09-13

Family

ID=19715464

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0066742A KR100397370B1 (ko) 2001-10-29 2001-10-29 얕은 접합을 갖는 집적회로의 제조 방법

Country Status (4)

Country Link
US (1) US20030082922A1 (ko)
JP (1) JP2003142420A (ko)
KR (1) KR100397370B1 (ko)
CN (1) CN1416166A (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004051728A1 (en) * 2002-11-29 2004-06-17 Advanced Micro Devices, Inc. Drain/source extension structure of a field effect transistor including doped high-k sidewall spacers
DE10255849B4 (de) * 2002-11-29 2006-06-14 Advanced Micro Devices, Inc., Sunnyvale Verbesserte Drain/Source-Erweiterungsstruktur eines Feldeffekttransistors mit dotierten Seitenwandabstandselementen mit hoher Permittivität und Verfahren zu deren Herstellung
US6927453B2 (en) * 2003-09-30 2005-08-09 Agere Systems Inc. Metal-oxide-semiconductor device including a buried lightly-doped drain region
KR100610436B1 (ko) * 2003-12-23 2006-08-08 주식회사 하이닉스반도체 게이트 산화막의 열화 억제 방법
KR100741881B1 (ko) * 2004-12-30 2007-07-23 동부일렉트로닉스 주식회사 시모스 이미지 센서의 트랜지스터 및 그의 제조방법
KR100788362B1 (ko) * 2006-12-19 2008-01-02 동부일렉트로닉스 주식회사 모스펫 소자 및 그 형성 방법
US7846803B2 (en) * 2007-05-31 2010-12-07 Freescale Semiconductor, Inc. Multiple millisecond anneals for semiconductor device fabrication
CN102263063A (zh) * 2010-05-25 2011-11-30 无锡华润上华半导体有限公司 互补金属氧化物半导体晶体管的制作方法
US20120309172A1 (en) * 2011-05-31 2012-12-06 Epowersoft, Inc. Epitaxial Lift-Off and Wafer Reuse
CN103187384B (zh) * 2011-12-29 2015-08-19 北大方正集团有限公司 一种金属介电层及其制作方法以及一种电路板
CN102938371B (zh) * 2012-11-28 2016-01-20 中国科学院微电子研究所 一种在p型Ge衬底制备n+/p型超浅结的方法
CN103311128A (zh) * 2013-06-13 2013-09-18 北京大学深圳研究生院 一种自对准金属氧化物薄膜晶体管及其制作方法
CN104835788A (zh) * 2014-02-12 2015-08-12 北大方正集团有限公司 半导体器件的制造方法和半导体器件
CN108695144B (zh) * 2017-04-11 2021-02-19 中芯国际集成电路制造(北京)有限公司 一种半导体器件的制造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5279976A (en) * 1991-05-03 1994-01-18 Motorola, Inc. Method for fabricating a semiconductor device having a shallow doped region
US5340770A (en) * 1992-10-23 1994-08-23 Ncr Corporation Method of making a shallow junction by using first and second SOG layers
US5478776A (en) * 1993-12-27 1995-12-26 At&T Corp. Process for fabricating integrated circuit containing shallow junction using dopant source containing organic polymer or ammonium silicate
KR970006262B1 (ko) * 1994-02-04 1997-04-25 금성일렉트론 주식회사 도우핑된 디스포저블층(disposable layer)을 이용한 모스트랜지스터의 제조방법
US5428240A (en) * 1994-07-07 1995-06-27 United Microelectronics Corp. Source/drain structural configuration for MOSFET integrated circuit devices
US5504023A (en) * 1995-01-27 1996-04-02 United Microelectronics Corp. Method for fabricating semiconductor devices with localized pocket implantation
US5897364A (en) * 1996-06-24 1999-04-27 Chartered Semiconductor Manufacturing, Ltd. Method of forming N- and P-channel transistors with shallow junctions
US6008098A (en) * 1996-10-04 1999-12-28 Advanced Micro Devices, Inc. Ultra shallow junction formation using amorphous silicon layer
TW316330B (en) * 1996-12-28 1997-09-21 Tian-Sheng Jaw Manufacturing method of complement metal oxide semiconductor (CMOS) transistor shallow junction
JP3221484B2 (ja) * 1998-03-04 2001-10-22 日本電気株式会社 半導体装置の製造方法
US6316319B1 (en) * 1999-07-20 2001-11-13 Advanced Micro Devices, Inc. Method of manufacturing a semiconductor device having shallow junctions

Also Published As

Publication number Publication date
US20030082922A1 (en) 2003-05-01
JP2003142420A (ja) 2003-05-16
CN1416166A (zh) 2003-05-07
KR100397370B1 (ko) 2003-09-13

Similar Documents

Publication Publication Date Title
US4737471A (en) Method for fabricating an insulated-gate FET having a narrow channel width
KR100305623B1 (ko) 이온주입을이용한반도체장치의제조방법
US6180476B1 (en) Dual amorphization implant process for ultra-shallow drain and source extensions
KR100397370B1 (ko) 얕은 접합을 갖는 집적회로의 제조 방법
KR19980053140A (ko) 반도체 소자의 제조방법
KR100425582B1 (ko) 얕은 소오스/드레인 접합 영역을 갖는 모스 트랜지스터의제조방법
US6566212B1 (en) Method of fabricating an integrated circuit with ultra-shallow source/drain extensions
US6103580A (en) Method to form ultra-shallow buried-channel MOSFETs
KR100519507B1 (ko) 반도체 소자의 제조방법
KR100336771B1 (ko) 트랜지스터 형성방법
CN101937848B (zh) Mos晶体管及其制作方法
KR100338820B1 (ko) 모스형 트랜지스터의 소오스/드레인 형성 방법
JPH10233457A (ja) 半導体装置の製造方法
KR950008260B1 (ko) 엘디디 엔채널 모스 트랜지스터의 제조방법
KR960035912A (ko) 반도체 소자의 트랜지스터 제조방법
KR100702131B1 (ko) 반도체 소자의 제조방법
KR100580049B1 (ko) 반도체 소자의 제조 방법
KR101128699B1 (ko) 반도체 소자의 제조방법
JP2626485B2 (ja) 半導体装置の製造方法
KR100641539B1 (ko) 반도체 소자 및 그 제조 방법
KR100949665B1 (ko) 반도체소자의 제조방법
KR100622812B1 (ko) 반도체 소자의 게이트 제조 방법
KR20000066156A (ko) 반도체 소자 제조 방법
JPS63226920A (ja) 半導体装置の製造方法
KR20030033811A (ko) 플래쉬 메모리 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080805

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee