KR20000066156A - 반도체 소자 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 34
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 23
- 239000010703 silicon Substances 0.000 claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 21
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 21
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 16
- 238000000034 method Methods 0.000 claims abstract description 13
- -1 nitrogen ions Chemical class 0.000 claims abstract description 11
- 150000002500 ions Chemical class 0.000 claims abstract description 8
- 238000000137 annealing Methods 0.000 claims abstract description 7
- 238000002955 isolation Methods 0.000 claims abstract description 4
- 238000005468 ion implantation Methods 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000009792 diffusion process Methods 0.000 abstract description 10
- 230000035515 penetration Effects 0.000 abstract description 6
- 230000001052 transient effect Effects 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 230000005669 field effect Effects 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 230000001590 oxidative effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 229910001423 beryllium ion Inorganic materials 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
반도체 소자의 미세화에 따른 얇은 게이트 산화막에서의 게이트 페너트레이션을 방지하며, 소스/드레인에서의 불순물 측면 확산을 방지하기 위하여, 소자 분리 영역이 정의된 실리콘웨이퍼에 게이트 전극을 형성하고, 실리콘웨이퍼에 소스/드레인 형성을 위한 불순물을 이온 주입하며, 불순물 이온 주입 이전 또는 이후에 질소 이온을 주입한다. 이후, 급속 열처리 공정에 의해 실리콘웨이퍼를 어닐링하여 소스/드레인의 접합층을 형성하는 것으로, 게이트 산화막의 표면을 질화막으로 형성하여 불순물 확산에 의한 게이트 페너트레이션을 억제시키며, 소스/드레인에서의 불순물의 측면 확산을 억제하여 미세 반도체 소자의 신뢰성을 향상시킬뿐만 아니라 미세 반도체 소자 제조 공정의 수율을 향상시킨다.
Description
본 발명은 반도체 소자를 제조하는 방법에 관한 것으로, 더욱 상세하게는 반도체 소자의 게이트 산화막과 얕은 접합을 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자는 구조적으로 트랜지스터와, 바이폴러 IC(integrated circuit), MOS(metal-oxide-semiconductor) IC로 구분할 수 있다. 이러한 반도체 소자는 기본적으로 실리콘웨이퍼에 베이스/이미터/컬렉터 또는 게이트/소스/드레인과 같은 각 소자의 전극 영역이 형성된 구조를 가진다. 그리고, 반도체 소자는 금속-산화막-반도체의 콘덴서 구조를 사용하는 것으로, 금속 전극과 반도체 기판 사이에 인가된 바이어스에 의해서 반도체 기판 위의 게이트 산화막 바로 밑에 전류의 통로가 되는 채널이 형성되고, 그것이 바이어스 값에 의해 제어되는 것이 기본 원리이다. 이러한 반도체 소자에서 정확한 소자 특성을 얻기 위해서는 바이어스 값을 결정하는 게이트 산화막 막질의 전기적 특성이 우수하여야 한다.
그러면, 도 1a 내지 도 1c를 참조하여 종래 반도체 소자를 제조하는 방법을 개략적으로 설명한다.
먼저 도 1a에 도시한 바와 같이, 반도체 소자 분리 영역이 정의된 실리콘웨이퍼(1)를 열산화하여 게이트 산화막(2)을 성장시키고, 그 상부에 화학 기상 증착(CVD ; chemical vapor deposition)으로 폴리 실리콘(3)을 증착한 후, 폴리 실리콘(3)과 게이트 산화막(2)을 패터닝하여 게이트 전극을 형성한다. 그리고, 실리콘웨이퍼(1) 전면에 절연막을 두껍게 증착하고, 이방성 식각하여 게이트 전극의 측벽에 스페이서(4)를 형성한다.
그 다음 도 1b에 도시한 바와 같이, 실리콘웨이퍼(1) 전면에 보론(B), 인(P), 비소(As) 등의 P형 또는 N형의 불순물을 이온 주입(I1)하여 소스/드레인(5), 즉 반도체 소자의 얕은 접합을 형성한다.
그 다음 도 1c에 도시한 바와 같이, 실리콘웨이퍼(1)를 어닐링(annealing)하여, 이온 주입(I1)에 따른 실리콘웨이퍼의 손상 보상 및 이온 주입된 불순물을 활성화시킨 다음, 습식 세정하여 반도체 소자를 완성한다.
이러한 종래 반도체 소자 제조 공정에서, 반도체 소자의 사이즈가 서브 미크론(sub-micron)으로 축소화가 진행되고 있으며, 이에 대응하는 전계 효과 트랜지스터(FET)에서는 게이트 산화막의 두께가 수십Å이하로 얇아지고 있으며, 채널 길이도 서브 미크론 이하로 축소되고 있다.
이와 같이 반도체 소자의 게이트 산화막 두께가 얇아지면, 게이트 전극의 폴리에 도핑된 불순물 특히, P모스에서 보론의 확산에 의한 게이트 페너트레이션(penetration), 30Å대의 게이트 산화막에 나타나는 F-N 터널(Fowler-Nordheim tunnel)에 의한 전류 누설(leakage), 그 이하의 게이트 산화막 두께에서 나타나는 직접적인 터널 현상 등이 발생한다. 이중 보론의 확산에 의한 게이트 페너트레이션은 근본적으로는 산화막 게이트에서는 피할 수 없으며, 필드 효과 트랜지스터에 치명적인 문제를 유발하게 된다.
그리고, 채널 길이의 축소화에 대응하기 위하여 필드 효과 트랜지스터의 접합 채널은 점점 얕아져 얕은 접합을 형성하여야 하지만, 불순물 이온 주입 후에 실시하는 어닐링 공정에서 접합층에 도핑된 불순물의 측면 확산(lateral diffusion)에 따른 TED(transient enhanced diffusion)(도 1c의 6)에 의해 접합의 열화 및 채널 길이의 변화 등이 발생하여 반도체 소자의 신뢰성을 저하시키게 된다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 반도체 소자의 미세화에 따른 얇은 게이트 산화막에서의 게이트 페너트레이션을 방지하며, 불순물의 측면 확산에 의한 TED를 방지할 수 있는 반도체 소자 제조 방법을 제공하는 데 있다.
도 1a 내지 도 1c는 종래 반도체 소자를 제조하는 방법을 개략적으로 도시한 공정도이고,
도 2a 내지 도 2d는 본 발명에 따라 반도체 소자를 제조하는 방법을 개략적으로 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 반도체 소자의 소스/드레인 형성을 위한 이온 주입 이전 또는 이후에 질소 이온을 주입하며, 후속 급속 열처리 공정에 의해 소스/드레인의 접합층을 형성함과 동시에 게이트 산화막의 표면을 질화막으로 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 2a 내지 도 2d는 본 발명에 따라 반도체 소자를 제조하는 방법을 개략적으로 도시한 공정도이다.
먼저 도 2a에 도시한 바와 같이, 반도체 소자 분리 영역이 정의된 실리콘웨이퍼(11)를 열산화하여 게이트 산화막(12)을 성장시키고, 그 상부에 화학 기상 증착으로 폴리 실리콘(13)을 증착한 후, 폴리 실리콘(13)과 게이트 산화막(12)을 패터닝하여 게이트 전극을 형성한다. 그리고, 실리콘웨이퍼(11) 전면에 절연막을 두껍게 증착하고, 이방성 식각하여 게이트 전극의 측벽에 스페이서(14)를 형성한다.
그 다음 도 2b에 도시한 바와 같이, 실리콘웨이퍼(11) 전면에 보론, 인, 비소 등의 P형 또는 N형 불순물을 이온 주입(I11)하여 반도체 소자의 소스/드레인인 얕은 접합층(15)을 형성한다.
그 다음 도 2c에 도시한 바와 같이, 실리콘웨이퍼(11) 전면에 질소(N) 이온을 주입(I12)하여, P형 또는 N형 불순물이 도핑된 실리콘웨이퍼(11)의 접합층(15)과 게이트 전극의 폴리 실리콘(13)에 질소 이온을 추가로 도핑한다. 이때, 이온 주입(I12)하는 질소의 이온 양은 1.0×10-11cm-2내지 1.0×10-14cm-2로 하며, 이온 주입 에너지는 10KeV 내지 30KeV로 하는 것이 바람직하다.
그 다음 도 2d에 도시한 바와 같이, 실리콘웨이퍼(11)를 어닐링, 바람직하게는 급속 열처리 공정(RTA ; rapid thermal annealing)에 의해 1000℃ 내지 1100℃의 온도에서 5초 내지 15초 동안 실시하여 이온 주입(I11)(I12)에 따른 실리콘웨이퍼의 손상을 보상함과 동시에 이온 주입(I11)된 불순물을 활성화시키고, 습식 세정함으로써 반도체 소자를 완성한다. 이때, 게이트 전극의 폴리 실리콘(13)에 도핑된 질소 이온은 게이트 산화막(12) 표면으로 파일 업(file-up)되며, 게이트 산화막(12) 계면에서의 반응에 의해 질화막을 형성하게 된다. 따라서, 폴리 실리콘(13)에 도핑된 불순물, 특히 P모스에서의 보론 확산에 의한 게이트 페너트레이션을 억제시키게 된다. 그리고, 실리콘웨이퍼(11)의 접합층(15)인 소스/드레인에서는 P형 또는 N형의 불순물 주위에 질소 이온이 존재하여, 급속 열처리 공정에 의해 P형 또는 N형 불순물은 활성화가 이루어지지만, 불순물 주위의 질소 이온에 의해 측면 확산이 억제되어 불순물이 채널 영역으로 침투하는 TED 현상을 억제시키게 되어 낮은 에너지의 이온 주입에 의한 얕은 접합을 형성 가능케 된다. 더욱이, 필드 효과 트랜지스터에 있어서 소스/드레인 영역간의 실제 채널에는 질소 이온이 존재하지 않으므로 채널에서의 기생 저항 문제를 발생시키지는 않는다.
상기의 실시예에서는 질소 이온 주입(I12)을 소스/드레인 형성을 위한 불순물 이온 주입(I11) 이후에 실시하였지만, 이와는 달리 질소 이온 주입(I12)을 소스/드레인 형성을 위한 불순물 이온 주입(I11) 이전에 실시하여도 무방하다.
이와 같이 본 발명은 반도체 소자를 제조하는 공정에서 소스/드레인의 얕은 접합을 형성하는 어닐링 이전에 질소 이온을 주입함으로써, 어닐링에 의해 게이트 산화막의 표면을 질화막으로 형성하여 불순물 확산에 의한 게이트 페너트레이션을 억제시키며, 소스/드레인에서의 TED를 억제하여 얕은 접합을 형성할 수 있으므로 미세 반도체 소자의 신뢰성을 향상시킬 수 있을 뿐만 아니라 미세 반도체 소자 제조 공정의 수율을 향상시킬 수 있다.
Claims (5)
- 소자 분리 영역이 정의된 실리콘웨이퍼에 게이트 전극을 형성하는 단계와;상기 실리콘웨이퍼에 소스/드레인 형성을 위한 불순물을 이온 주입하는 단계와;상기 실리콘웨이퍼를 어닐링하여 소스/드레인의 접합층을 형성하는 단계를 포함하되,상기 실리콘웨이퍼에 소스/드레인 형성을 위한 불순물을 이온 주입하는 단계는 질소 이온을 주입하는 단계를 더 포함하는 것을 특징으로 반도체 소자 제조 방법.
- 제 1 항에 있어서, 상기 질소 이온 주입을 상기 소스/드레인 형성을 위한 불순물 이온 주입 이전 또는 이후에 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 2 항에 있어서, 상기 질소 이온의 주입은, 1.0×10-11cm-2내지 1.0×10-14cm-2의 이온 양으로 10KeV 내지 30KeV의 에너지로 주입하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항 내지 3 항중 어느 한 항에 있어서, 상기 실리콘웨이퍼를 어닐링하여 소스/드레인의 접합층을 형성하는 단계에서, 어닐링은 급속 열처리 공정에 의해 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 4 항에 있어서, 상기 급속 열처리 공정은 1000℃ 내지 1100℃의 온도로 5초 내지 15초 동안 실시하는 것을 특징으로 하는 반도체 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990013038A KR100288686B1 (ko) | 1999-04-13 | 1999-04-13 | 반도체 소자 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990013038A KR100288686B1 (ko) | 1999-04-13 | 1999-04-13 | 반도체 소자 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000066156A true KR20000066156A (ko) | 2000-11-15 |
| KR100288686B1 KR100288686B1 (ko) | 2001-04-16 |
Family
ID=19579830
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990013038A KR100288686B1 (ko) | 1999-04-13 | 1999-04-13 | 반도체 소자 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100288686B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382556B1 (ko) * | 2001-06-27 | 2003-05-09 | 주식회사 하이닉스반도체 | 반도체 소자의 격리막 제조방법 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7670892B2 (en) | 2005-11-07 | 2010-03-02 | Texas Instruments Incorporated | Nitrogen based implants for defect reduction in strained silicon |
-
1999
- 1999-04-13 KR KR1019990013038A patent/KR100288686B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100382556B1 (ko) * | 2001-06-27 | 2003-05-09 | 주식회사 하이닉스반도체 | 반도체 소자의 격리막 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100288686B1 (ko) | 2001-04-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20120119 Year of fee payment: 12 |
|
| LAPS | Lapse due to unpaid annual fee |