JPH09232444A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH09232444A JPH09232444A JP8037599A JP3759996A JPH09232444A JP H09232444 A JPH09232444 A JP H09232444A JP 8037599 A JP8037599 A JP 8037599A JP 3759996 A JP3759996 A JP 3759996A JP H09232444 A JPH09232444 A JP H09232444A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ＭＩＳＦＥＴを有する半導体集積回路装置の
高速化を実現する。 【解決手段】 ｎ- 型半導体領域９の下部にｐ型ポケッ
ト領域１０を形成し、同様に、ｐ- 型半導体領域１１の
下部にｎ型ポケット領域１２を形成することにより、短
チャネル効果が抑制されて、ｎチャネル型ＭＩＳＦＥＴ
Ｑ1 およびｐチャネル型ＭＩＳＦＥＴＱ2 の微細化が可
能となる。また、ｎ+ 型半導体領域１４の下部にｎ型カ
ウンタ領域１５を形成し、同様に、ｐ+ 型半導体領域１
６の下部にｐ型カウンタ領域１７を形成することによ
り、ｎチャネル型ＭＩＳＦＥＴＱ1 およびｐチャネル型
ＭＩＳＦＥＴＱ2 のソース領域、ドレイン領域に寄生す
る接合容量が低減できる。また、ゲート電極８およびｎ
+ 型半導体領域１４、ｐ+ 型半導体領域１６の表面に、
シリサイド膜を形成することにより、ゲート電極８およ
びソース領域、ドレイン領域の低抵抗化を図る。
高速化を実現する。 【解決手段】 ｎ- 型半導体領域９の下部にｐ型ポケッ
ト領域１０を形成し、同様に、ｐ- 型半導体領域１１の
下部にｎ型ポケット領域１２を形成することにより、短
チャネル効果が抑制されて、ｎチャネル型ＭＩＳＦＥＴ
Ｑ1 およびｐチャネル型ＭＩＳＦＥＴＱ2 の微細化が可
能となる。また、ｎ+ 型半導体領域１４の下部にｎ型カ
ウンタ領域１５を形成し、同様に、ｐ+ 型半導体領域１
６の下部にｐ型カウンタ領域１７を形成することによ
り、ｎチャネル型ＭＩＳＦＥＴＱ1 およびｐチャネル型
ＭＩＳＦＥＴＱ2 のソース領域、ドレイン領域に寄生す
る接合容量が低減できる。また、ゲート電極８およびｎ
+ 型半導体領域１４、ｐ+ 型半導体領域１６の表面に、
シリサイド膜を形成することにより、ゲート電極８およ
びソース領域、ドレイン領域の低抵抗化を図る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法に関し、特に、ＬＤＤ（Lightly Doped Dr
ain)構造のＭＩＳＦＥＴ（Metal Insulator Semiconduc
tor Field EffectTransisitor）を有する半導体集積回
路装置に適用して有効な技術に関するものである。
置の製造方法に関し、特に、ＬＤＤ（Lightly Doped Dr
ain)構造のＭＩＳＦＥＴ（Metal Insulator Semiconduc
tor Field EffectTransisitor）を有する半導体集積回
路装置に適用して有効な技術に関するものである。
【０００２】
【従来の技術】半導体集積回路装置の高集積化に伴った
ＭＩＳＦＥＴの微細化が進むにつれ、ＭＩＳＦＥＴの短
チャネル効果は顕著となり、ソース領域とドレイン領域
間の耐圧の低下が大きな問題となっている。
ＭＩＳＦＥＴの微細化が進むにつれ、ＭＩＳＦＥＴの短
チャネル効果は顕著となり、ソース領域とドレイン領域
間の耐圧の低下が大きな問題となっている。
【０００３】すなわち、ゲート電極のチャネル長が短く
なるとドレイン空乏層がソース領域に近づき、ドレイン
空乏層とソース空乏層がつながってしまう。この状態で
はドレイン電界がソース領域側にまで影響を及ぼし、ソ
ース領域近傍の拡散電位を下げるため、チャネルが形成
されていなくてもソース領域とドレイン領域間に電流が
流れるようになる。これはパンチスルーと呼ばれる現象
であり、パンチスルーが起こり始めると、ドレイン電流
はドレイン電圧の増加とともに急増し、飽和電流が流れ
なくなる。
なるとドレイン空乏層がソース領域に近づき、ドレイン
空乏層とソース空乏層がつながってしまう。この状態で
はドレイン電界がソース領域側にまで影響を及ぼし、ソ
ース領域近傍の拡散電位を下げるため、チャネルが形成
されていなくてもソース領域とドレイン領域間に電流が
流れるようになる。これはパンチスルーと呼ばれる現象
であり、パンチスルーが起こり始めると、ドレイン電流
はドレイン電圧の増加とともに急増し、飽和電流が流れ
なくなる。
【０００４】そこで、例えば、ｎチャネル型ＭＩＳＦＥ
Ｔにおいては、低濃度ｎ型半導体領域（ｎ- 型半導体領
域）および高濃度ｎ型半導体領域（ｎ+ 型半導体領域）
から構成されるＬＤＤ構造のソース領域およびドレイン
領域が採用され、さらに、ソース領域およびドレイン領
域の下部に、ｐ型不純物を導入してなる半導体領域（ｐ
型ポケット領域）を形成することによって、ドレイン空
乏層およびソース空乏層の広がりを抑えて上記パンチス
ルーを抑制している。
Ｔにおいては、低濃度ｎ型半導体領域（ｎ- 型半導体領
域）および高濃度ｎ型半導体領域（ｎ+ 型半導体領域）
から構成されるＬＤＤ構造のソース領域およびドレイン
領域が採用され、さらに、ソース領域およびドレイン領
域の下部に、ｐ型不純物を導入してなる半導体領域（ｐ
型ポケット領域）を形成することによって、ドレイン空
乏層およびソース空乏層の広がりを抑えて上記パンチス
ルーを抑制している。
【０００５】なお、ポケット領域を有するＭＩＳＦＥＴ
については、アイ・イー・ディー・エム（Internationa
l Electron Device Meetings. "Halo Doping Effects i
n Submicron DI-LDD Device Design" PP. 230 〜PP. 23
3 、1985）に記載されている。
については、アイ・イー・ディー・エム（Internationa
l Electron Device Meetings. "Halo Doping Effects i
n Submicron DI-LDD Device Design" PP. 230 〜PP. 23
3 、1985）に記載されている。
【０００６】しかしながら、前記ポケット領域を有する
ｎチャネル型ＭＩＳＦＥＴでは、ソース領域とｐ型ポケ
ット領域間およびドレイン領域とｐ型ポケット領域間に
寄生する接合容量が増加し、ＭＩＳＦＥＴの高速動作を
阻害するという問題が生じる。
ｎチャネル型ＭＩＳＦＥＴでは、ソース領域とｐ型ポケ
ット領域間およびドレイン領域とｐ型ポケット領域間に
寄生する接合容量が増加し、ＭＩＳＦＥＴの高速動作を
阻害するという問題が生じる。
【０００７】そこで、ｎ- 型半導体領域およびｎ+ 型半
導体領域によって構成されるソース領域、ドレイン領域
のうちｎ+ 型半導体領域の下部にｐ型ポケット領域と反
対の導電型のｎ型不純物を導入してなる半導体領域（ｎ
型カウンタ領域）を設けて、ｎ+ 型半導体領域の下部に
位置するｐ型ポケット領域の不純物濃度を相殺し、ソー
ス領域とｐ型ポケット領域間およびドレイン領域とｐ型
ポケット領域間の寄生接合容量を低減している。
導体領域によって構成されるソース領域、ドレイン領域
のうちｎ+ 型半導体領域の下部にｐ型ポケット領域と反
対の導電型のｎ型不純物を導入してなる半導体領域（ｎ
型カウンタ領域）を設けて、ｎ+ 型半導体領域の下部に
位置するｐ型ポケット領域の不純物濃度を相殺し、ソー
ス領域とｐ型ポケット領域間およびドレイン領域とｐ型
ポケット領域間の寄生接合容量を低減している。
【０００８】なお、カウンタ領域を有するＭＩＳＦＥＴ
については、 1995 Symposium on VLSI Technology Dig
est of Technical Papers. "A Self-Aligned Counter W
ell-Doping Technology Utilizing Channeling Ion Inp
lantation and Its Application to 0.25μm CMOS Pro
cess pp67-68 に記載されている。
については、 1995 Symposium on VLSI Technology Dig
est of Technical Papers. "A Self-Aligned Counter W
ell-Doping Technology Utilizing Channeling Ion Inp
lantation and Its Application to 0.25μm CMOS Pro
cess pp67-68 に記載されている。
【０００９】次に、上記ｎチャネル型ＭＩＳＦＥＴの製
造方法を示す。
造方法を示す。
【００１０】まず、半導体基板の主面上に周知の方法で
ｐ型ウエル、フィールド絶縁膜およびチャネル領域を形
成した後、半導体基板の表面にゲート絶縁膜を形成し、
次いで、リンを拡散した多結晶シリコン膜でゲート電極
を形成する。
ｐ型ウエル、フィールド絶縁膜およびチャネル領域を形
成した後、半導体基板の表面にゲート絶縁膜を形成し、
次いで、リンを拡散した多結晶シリコン膜でゲート電極
を形成する。
【００１１】次に、ゲート電極をマスクにしてｐ型ウエ
ルにｎ型不純物を導入し、低濃度のソース領域、ドレイ
ン領域であるｎ- 型半導体領域を形成する。次いで、ゲ
ート電極をマスクにしてｐ型ウエルにｐ型不純物をイオ
ン打ち込み法によって注入し、上記ｎ- 型半導体領域の
下部にｐ型ポケット領域を形成する。
ルにｎ型不純物を導入し、低濃度のソース領域、ドレイ
ン領域であるｎ- 型半導体領域を形成する。次いで、ゲ
ート電極をマスクにしてｐ型ウエルにｐ型不純物をイオ
ン打ち込み法によって注入し、上記ｎ- 型半導体領域の
下部にｐ型ポケット領域を形成する。
【００１２】次に、ゲート電極の側壁に酸化シリコン膜
でサイドウォールスペーサを形成した後、ゲート電極と
サイドウォールスペーサをマスクにしてｐ型ウエルにｎ
型不純物を導入し、高濃度のソース領域、ドレイン領域
であるｎ+ 型半導体領域を形成する。
でサイドウォールスペーサを形成した後、ゲート電極と
サイドウォールスペーサをマスクにしてｐ型ウエルにｎ
型不純物を導入し、高濃度のソース領域、ドレイン領域
であるｎ+ 型半導体領域を形成する。
【００１３】次に、ゲート電極およびサイドウォールス
ペーサをマスクにしてｐ型ウエルにｎ型不純物をイオン
打ち込み法によって注入し、上記ｎ+ 型半導体領域の下
部にｎ型カウンタ領域を形成することによって、ｎチャ
ネル型ＭＩＳＦＥＴが完成する。
ペーサをマスクにしてｐ型ウエルにｎ型不純物をイオン
打ち込み法によって注入し、上記ｎ+ 型半導体領域の下
部にｎ型カウンタ領域を形成することによって、ｎチャ
ネル型ＭＩＳＦＥＴが完成する。
【００１４】
【発明が解決しようとする課題】しかしながら、前記Ｍ
ＩＳＦＥＴの製造方法では、以下の問題点があることを
本発明者は見いだした。
ＩＳＦＥＴの製造方法では、以下の問題点があることを
本発明者は見いだした。
【００１５】すなわち、ポケット領域およびカウンタ領
域は、ＭＩＳＦＥＴのソース領域、ドレイン領域を構成
する半導体領域よりも深い位置に形成する必要があるた
め、ポケット領域およびカウンタ領域を形成するために
半導体基板に導入される不純物は１００ｋｅＶ以上の高
エネルギーでイオン打ち込み法によって注入されなけれ
ばならない。
域は、ＭＩＳＦＥＴのソース領域、ドレイン領域を構成
する半導体領域よりも深い位置に形成する必要があるた
め、ポケット領域およびカウンタ領域を形成するために
半導体基板に導入される不純物は１００ｋｅＶ以上の高
エネルギーでイオン打ち込み法によって注入されなけれ
ばならない。
【００１６】しかし、高エネルギーで上記不純物をイオ
ン注入すると、マスクとして用いられるゲート電極を不
純物が貫通し、ゲート電極下の半導体基板のチャネル領
域にも不純物が導入されてＭＩＳＦＥＴの動作特性を変
動させてしまう。特に、ゲート電極を構成する多結晶シ
リコン膜の膜厚にバラツキが生じていると、ＭＩＳＦＥ
Ｔの動作特性の変動は顕著に現れる。
ン注入すると、マスクとして用いられるゲート電極を不
純物が貫通し、ゲート電極下の半導体基板のチャネル領
域にも不純物が導入されてＭＩＳＦＥＴの動作特性を変
動させてしまう。特に、ゲート電極を構成する多結晶シ
リコン膜の膜厚にバラツキが生じていると、ＭＩＳＦＥ
Ｔの動作特性の変動は顕著に現れる。
【００１７】この対策として、ゲート電極を構成する多
結晶シリコン膜の厚さを厚くする方法が検討されたが、
高低差の大きい段差が生じるため、ゲート電極上および
ソース領域、ドレイン領域を構成する半導体領域上に設
けられる微細な配線層の加工が困難となり、ＭＩＳＦＥ
Ｔの微細化が難しくなる。
結晶シリコン膜の厚さを厚くする方法が検討されたが、
高低差の大きい段差が生じるため、ゲート電極上および
ソース領域、ドレイン領域を構成する半導体領域上に設
けられる微細な配線層の加工が困難となり、ＭＩＳＦＥ
Ｔの微細化が難しくなる。
【００１８】本発明の目的は、ＭＩＳＦＥＴを有する半
導体集積回路装置の動作速度の高速化を実現することが
可能な技術を提供することにある。
導体集積回路装置の動作速度の高速化を実現することが
可能な技術を提供することにある。
【００１９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００２０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、ＬＤＤ構造のソ
ース領域、ドレイン領域の一部を構成する低濃度半導体
領域の下部に、低濃度半導体領域と反対の導電型の不純
物を導入してなるポケット領域が形成され、さらに、Ｌ
ＤＤ構造のソース領域、ドレイン領域の他の一部を構成
する高濃度半導体領域の下部に、上記ポケット領域と反
対の導電型の不純物を導入してなるカウンタ領域が形成
され、さらに、ゲート電極の表面およびソース領域、ド
レイン領域の表面に高融点金属膜のシリサイド化膜が形
成されたＭＩＳＦＥＴを有している。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。すなわち、 （１）本発明の半導体集積回路装置は、ＬＤＤ構造のソ
ース領域、ドレイン領域の一部を構成する低濃度半導体
領域の下部に、低濃度半導体領域と反対の導電型の不純
物を導入してなるポケット領域が形成され、さらに、Ｌ
ＤＤ構造のソース領域、ドレイン領域の他の一部を構成
する高濃度半導体領域の下部に、上記ポケット領域と反
対の導電型の不純物を導入してなるカウンタ領域が形成
され、さらに、ゲート電極の表面およびソース領域、ド
レイン領域の表面に高融点金属膜のシリサイド化膜が形
成されたＭＩＳＦＥＴを有している。
【００２１】（２）また、本発明の半導体集積回路装置
の製造方法は、まず、フィールド絶縁膜およびゲート絶
縁膜が形成された半導体基板上に多結晶シリコン膜およ
び絶縁膜を順次堆積した後、上記絶縁膜をパターニング
し、続いて、上記多結晶シリコン膜をパターニングして
多結晶シリコン膜からなるゲート電極を形成する。次
に、パターニングされた絶縁膜およびゲート電極をマス
クにして、半導体基板に不純物を導入してソース領域、
ドレイン領域の一部を構成する低濃度半導体領域を形成
し、続いて、半導体基板に上記低濃度半導体領域と反対
の導電型の不純物をイオン打ち込み法によって注入する
ことにより、低濃度半導体領域の下部にポケット領域を
形成する。次に、ゲート電極の側壁にサイドウォールを
形成した後、パターニングされた絶縁膜、ゲート電極お
よびサイドウォールスペーサをマスクにして、半導体基
板に不純物を導入してソース領域、ドレイン領域の他の
一部を構成する高濃度半導体領域を形成し、続いて、半
導体基板に上記ポケット領域と反対の導電型の不純物を
イオン打ち込み法によって注入することにより、高濃度
半導体領域の下部にカウンタ領域を形成する。次に、ゲ
ート電極上に位置するパターニングされた絶縁膜を除去
した後、ゲート電極の表面およびソース領域、ドレイン
領域の表面にシリサイド膜を設けてＭＩＳＦＥＴを形成
するものである。
の製造方法は、まず、フィールド絶縁膜およびゲート絶
縁膜が形成された半導体基板上に多結晶シリコン膜およ
び絶縁膜を順次堆積した後、上記絶縁膜をパターニング
し、続いて、上記多結晶シリコン膜をパターニングして
多結晶シリコン膜からなるゲート電極を形成する。次
に、パターニングされた絶縁膜およびゲート電極をマス
クにして、半導体基板に不純物を導入してソース領域、
ドレイン領域の一部を構成する低濃度半導体領域を形成
し、続いて、半導体基板に上記低濃度半導体領域と反対
の導電型の不純物をイオン打ち込み法によって注入する
ことにより、低濃度半導体領域の下部にポケット領域を
形成する。次に、ゲート電極の側壁にサイドウォールを
形成した後、パターニングされた絶縁膜、ゲート電極お
よびサイドウォールスペーサをマスクにして、半導体基
板に不純物を導入してソース領域、ドレイン領域の他の
一部を構成する高濃度半導体領域を形成し、続いて、半
導体基板に上記ポケット領域と反対の導電型の不純物を
イオン打ち込み法によって注入することにより、高濃度
半導体領域の下部にカウンタ領域を形成する。次に、ゲ
ート電極上に位置するパターニングされた絶縁膜を除去
した後、ゲート電極の表面およびソース領域、ドレイン
領域の表面にシリサイド膜を設けてＭＩＳＦＥＴを形成
するものである。
【００２２】上記した手段によれば、ゲート電極とゲー
ト電極上に形成された絶縁膜をマスクとして、ポケット
領域形成のための不純物をイオン打ち込み法によって注
入している。これによって、イオン打ち込み時のエネル
ギーを高くしても、ゲート電極下のチャネル領域へ上記
不純物を導入させることなく、ソース領域、ドレイン領
域の一部を構成する低濃度半導体領域の下部のみに確実
に不純物を導入させて、ポケット領域を形成することが
できる。従って、ＭＩＳＦＥＴにおける動作特性の変動
を起こすことなく、上記ポケット領域によってソース空
乏層とドレイン空乏層の広がりが抑えられて、ソース領
域とドレイン領域間のパンチスルーを抑制することがで
きる。
ト電極上に形成された絶縁膜をマスクとして、ポケット
領域形成のための不純物をイオン打ち込み法によって注
入している。これによって、イオン打ち込み時のエネル
ギーを高くしても、ゲート電極下のチャネル領域へ上記
不純物を導入させることなく、ソース領域、ドレイン領
域の一部を構成する低濃度半導体領域の下部のみに確実
に不純物を導入させて、ポケット領域を形成することが
できる。従って、ＭＩＳＦＥＴにおける動作特性の変動
を起こすことなく、上記ポケット領域によってソース空
乏層とドレイン空乏層の広がりが抑えられて、ソース領
域とドレイン領域間のパンチスルーを抑制することがで
きる。
【００２３】また、ゲート電極とゲート電極上に形成さ
れた絶縁膜をマスクとして、カウンタ領域形成のための
不純物をイオン打ち込み法によって注入している。これ
によって、イオン打ち込み時のエネルギーを高くして
も、ゲート電極下のチャネル領域へ上記不純物を導入さ
せることなく、ソース領域、ドレイン領域の他の一部を
構成する高濃度半導体領域の下部に位置するポケット領
域とほぼ同じ深さの領域のみに確実に不純物を導入させ
て、カウンタ領域を形成することができる。従って、上
記カウンタ領域によって高濃度半導体領域の下部に位置
するポケット領域の不純物濃度を相殺し、ＭＩＳＦＥＴ
における動作特性の変動を起こすことなく、ソース領域
とポケット領域間およびドレイン領域とポケット領域間
に寄生する接合容量を低減することができる。
れた絶縁膜をマスクとして、カウンタ領域形成のための
不純物をイオン打ち込み法によって注入している。これ
によって、イオン打ち込み時のエネルギーを高くして
も、ゲート電極下のチャネル領域へ上記不純物を導入さ
せることなく、ソース領域、ドレイン領域の他の一部を
構成する高濃度半導体領域の下部に位置するポケット領
域とほぼ同じ深さの領域のみに確実に不純物を導入させ
て、カウンタ領域を形成することができる。従って、上
記カウンタ領域によって高濃度半導体領域の下部に位置
するポケット領域の不純物濃度を相殺し、ＭＩＳＦＥＴ
における動作特性の変動を起こすことなく、ソース領域
とポケット領域間およびドレイン領域とポケット領域間
に寄生する接合容量を低減することができる。
【００２４】また、ポケット領域およびカウンタ領域を
形成するための不純物のイオン打ち込み時にマスクの一
部として用いられるゲート電極上の絶縁膜を、上記イオ
ン打ち込みを行った後に除去することによって、配線層
下のＭＩＳＦＥＴが有する段差が低くなり、微細な配線
層の加工が容易となる。
形成するための不純物のイオン打ち込み時にマスクの一
部として用いられるゲート電極上の絶縁膜を、上記イオ
ン打ち込みを行った後に除去することによって、配線層
下のＭＩＳＦＥＴが有する段差が低くなり、微細な配線
層の加工が容易となる。
【００２５】また、シリサイド膜をゲート電極の表面お
よびソース領域、ドレイン領域の表面に形成することに
よって、ゲート電極およびソース領域、ドレイン領域の
抵抗を低くすることができ、電気信号の伝達速度を速く
することができる。
よびソース領域、ドレイン領域の表面に形成することに
よって、ゲート電極およびソース領域、ドレイン領域の
抵抗を低くすることができ、電気信号の伝達速度を速く
することができる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００２７】図１は、本発明の一実施の形態であるＣＭ
ＯＳデバイスを示す半導体基板の要部断面図である。な
お、実施の形態を説明するための全図において同一機能
を有するものは同一の符号を付し、その繰り返しの説明
は省略する。
ＯＳデバイスを示す半導体基板の要部断面図である。な
お、実施の形態を説明するための全図において同一機能
を有するものは同一の符号を付し、その繰り返しの説明
は省略する。
【００２８】図１において、Ｑ1 はｎチャネル型ＭＩＳ
ＦＥＴ、Ｑ2 はｐチャネル型ＭＩＳＦＥＴである。
ＦＥＴ、Ｑ2 はｐチャネル型ＭＩＳＦＥＴである。
【００２９】ｎチャネル型ＭＩＳＦＥＴＱ1 は、半導体
基板１上に形成されたｐ型ウエル２上に形成され、この
ｐ型ウエル２の表面には、一対のｎ- 型半導体領域９お
よび一対のｎ+ 型半導体領域１４によってソース領域、
ドレイン領域が構成されている。上記ｎ- 型半導体領域
９の下部にはｐ型の不純物を導入してなるｐ型ポケット
領域１０が形成され、さらに、上記ｎ+ 型半導体領域１
４の下部にはｎ型の不純物を導入してなるｎ型カウンタ
領域１５が形成されている。
基板１上に形成されたｐ型ウエル２上に形成され、この
ｐ型ウエル２の表面には、一対のｎ- 型半導体領域９お
よび一対のｎ+ 型半導体領域１４によってソース領域、
ドレイン領域が構成されている。上記ｎ- 型半導体領域
９の下部にはｐ型の不純物を導入してなるｐ型ポケット
領域１０が形成され、さらに、上記ｎ+ 型半導体領域１
４の下部にはｎ型の不純物を導入してなるｎ型カウンタ
領域１５が形成されている。
【００３０】また、上記一対のｎ- 型半導体領域９の間
のｐ型ウエル２の表面には、しきい値電圧制御層５が形
成されている。このしきい値電圧制御層５の上には、酸
化シリコン膜でゲート絶縁膜６が構成され、さらに、そ
の上にはｎ型の多結晶シリコン膜でゲート電極８が構成
されている。このゲート電極８の表面およびソース領
域、ドレイン領域の表面には低抵抗チタンシリサイド膜
２０が形成されている。
のｐ型ウエル２の表面には、しきい値電圧制御層５が形
成されている。このしきい値電圧制御層５の上には、酸
化シリコン膜でゲート絶縁膜６が構成され、さらに、そ
の上にはｎ型の多結晶シリコン膜でゲート電極８が構成
されている。このゲート電極８の表面およびソース領
域、ドレイン領域の表面には低抵抗チタンシリサイド膜
２０が形成されている。
【００３１】ｐチャネル型ＭＩＳＦＥＴＱ2 は、半導体
基板１上に形成されたｎ型ウエル３上に形成され、この
ｎ型ウエル３の表面には、一対のｐ- 型半導体領域１１
および一対のｐ+ 型半導体領域１６によってソース領
域、ドレイン領域が構成されている。上記ｐ- 型半導体
領域１１の下部にはｎ型の不純物を導入してなるｎ型ポ
ケット領域１２が形成され、さらに、上記ｐ+ 型半導体
領域１６の下部にはｐ型の不純物を導入してなるｐ型カ
ウンタ領域１７が形成されている。
基板１上に形成されたｎ型ウエル３上に形成され、この
ｎ型ウエル３の表面には、一対のｐ- 型半導体領域１１
および一対のｐ+ 型半導体領域１６によってソース領
域、ドレイン領域が構成されている。上記ｐ- 型半導体
領域１１の下部にはｎ型の不純物を導入してなるｎ型ポ
ケット領域１２が形成され、さらに、上記ｐ+ 型半導体
領域１６の下部にはｐ型の不純物を導入してなるｐ型カ
ウンタ領域１７が形成されている。
【００３２】また、上記一対のｐ- 型半導体領域１１の
間のｎ型ウエル３の表面には、しきい値電圧制御層５が
形成されている。このしきい値電圧制御層５の上には、
酸化シリコン膜でゲート絶縁膜６が構成され、さらに、
その上にはｎ型の多結晶シリコン膜でゲート電極８が構
成されている。このゲート電極８の表面およびソース領
域、ドレイン領域の表面には低抵抗チタンシリサイド膜
２０が形成されている。
間のｎ型ウエル３の表面には、しきい値電圧制御層５が
形成されている。このしきい値電圧制御層５の上には、
酸化シリコン膜でゲート絶縁膜６が構成され、さらに、
その上にはｎ型の多結晶シリコン膜でゲート電極８が構
成されている。このゲート電極８の表面およびソース領
域、ドレイン領域の表面には低抵抗チタンシリサイド膜
２０が形成されている。
【００３３】このように、本実施の形態のＣＭＯＳデバ
イスでは、ｎチャネル型ＭＩＳＦＥＴＱ1 のソース領
域、ドレイン領域の一部を構成するｎ- 型半導体領域の
下部には、ｎ- 型半導体領域９と反対の導電型であるｐ
型ポケット領域１０が設けられている。また、同様に、
ｐチャネル型ＭＩＳＦＥＴＱ2 のソース領域、ドレイン
領域の一部を構成するｐ- 型半導体領域１１の下部に
は、ｐ- 型半導体領域１１と反対の導電型であるｎ型ポ
ケット領域１２が設けられている。従って、ｎチャネル
型ＭＩＳＦＥＴＱ1 では上記ｐ型ポケット領域１０によ
って、また、ｐチャネル型ＭＩＳＦＥＴＱ2 では上記ｎ
型ポケット領域１２によって、ソース空乏層とドレイン
空乏層の広がりがそれぞれ抑えられて、ソース領域とド
レイン領域間のパンチスルーを抑制することができる。
イスでは、ｎチャネル型ＭＩＳＦＥＴＱ1 のソース領
域、ドレイン領域の一部を構成するｎ- 型半導体領域の
下部には、ｎ- 型半導体領域９と反対の導電型であるｐ
型ポケット領域１０が設けられている。また、同様に、
ｐチャネル型ＭＩＳＦＥＴＱ2 のソース領域、ドレイン
領域の一部を構成するｐ- 型半導体領域１１の下部に
は、ｐ- 型半導体領域１１と反対の導電型であるｎ型ポ
ケット領域１２が設けられている。従って、ｎチャネル
型ＭＩＳＦＥＴＱ1 では上記ｐ型ポケット領域１０によ
って、また、ｐチャネル型ＭＩＳＦＥＴＱ2 では上記ｎ
型ポケット領域１２によって、ソース空乏層とドレイン
空乏層の広がりがそれぞれ抑えられて、ソース領域とド
レイン領域間のパンチスルーを抑制することができる。
【００３４】さらに、ｎチャネル型ＭＩＳＦＥＴＱ1 の
ソース領域、ドレイン領域の他の一部を構成するｎ+ 型
半導体領域１４の下部に、ｐ型ポケット領域１０と反対
の導電型であるｎ型カウンタ領域１５を設けている。こ
れによって、ｎ+ 型半導体領域１４とｐ型ポケット領域
１０間に寄生する接合容量を低減することができる。ま
た、同様に、ｐチャネル型ＭＩＳＦＥＴＱ2 のソース領
域、ドレイン領域の他の一部を構成するｐ+ 型半導体領
域１６の下部に、ｎ型ポケット領域１２と反対の導電型
であるｐ型カウンタ領域１７を設けている。これによっ
て、ｐ+ 型半導体領域１６とｎ型ポケット領域１２間に
寄生する接合容量を低減することができる。
ソース領域、ドレイン領域の他の一部を構成するｎ+ 型
半導体領域１４の下部に、ｐ型ポケット領域１０と反対
の導電型であるｎ型カウンタ領域１５を設けている。こ
れによって、ｎ+ 型半導体領域１４とｐ型ポケット領域
１０間に寄生する接合容量を低減することができる。ま
た、同様に、ｐチャネル型ＭＩＳＦＥＴＱ2 のソース領
域、ドレイン領域の他の一部を構成するｐ+ 型半導体領
域１６の下部に、ｎ型ポケット領域１２と反対の導電型
であるｐ型カウンタ領域１７を設けている。これによっ
て、ｐ+ 型半導体領域１６とｎ型ポケット領域１２間に
寄生する接合容量を低減することができる。
【００３５】さらに、ｎチャネル型ＭＩＳＦＥＴＱ1 の
ゲート電極８の表面およびソース領域、ドレイン領域の
他の一部を構成するｎ+ 型半導体領域１４の表面、なら
びにｐチャネル型ＭＩＳＦＥＴＱ2 のゲート電極８の表
面およびソース領域、ドレイン領域の他の一部を構成す
るｐ+ 型半導体領域１６の表面に低抵抗チタンシリサイ
ド膜２０をそれぞれ形成することにより、ｎチャネル型
ＭＩＳＦＥＴＱ1 およびｐチャネル型ＭＩＳＦＥＴＱ2
のゲート電極８とソース領域、ドレイン領域の抵抗を低
くすることができ、電気信号の伝達速度を速くすること
ができる。
ゲート電極８の表面およびソース領域、ドレイン領域の
他の一部を構成するｎ+ 型半導体領域１４の表面、なら
びにｐチャネル型ＭＩＳＦＥＴＱ2 のゲート電極８の表
面およびソース領域、ドレイン領域の他の一部を構成す
るｐ+ 型半導体領域１６の表面に低抵抗チタンシリサイ
ド膜２０をそれぞれ形成することにより、ｎチャネル型
ＭＩＳＦＥＴＱ1 およびｐチャネル型ＭＩＳＦＥＴＱ2
のゲート電極８とソース領域、ドレイン領域の抵抗を低
くすることができ、電気信号の伝達速度を速くすること
ができる。
【００３６】図１に示した本発明の一実施の形態である
ＣＭＯＳデバイスの製造方法を図２〜図７を用いて説明
する。
ＣＭＯＳデバイスの製造方法を図２〜図７を用いて説明
する。
【００３７】まず、図２に示すように、ｎ型シリコン単
結晶で構成された半導体基板１の主面上に自己整合法で
ｐ型ウエル２とｎ型ウエル３を形成した後、ｐ型ウエル
２とｎ型ウエル３の表面に素子分離用の厚さ約４００ｎ
ｍのフィールド絶縁膜４を形成する。次いで、ｐ型ウエ
ル２およびｎ型ウエル３のそれぞれのチャネル領域へｐ
型不純物（例えば、ボロン（Ｂ））を導入して、しきい
値電圧制御層５を形成する。
結晶で構成された半導体基板１の主面上に自己整合法で
ｐ型ウエル２とｎ型ウエル３を形成した後、ｐ型ウエル
２とｎ型ウエル３の表面に素子分離用の厚さ約４００ｎ
ｍのフィールド絶縁膜４を形成する。次いで、ｐ型ウエ
ル２およびｎ型ウエル３のそれぞれのチャネル領域へｐ
型不純物（例えば、ボロン（Ｂ））を導入して、しきい
値電圧制御層５を形成する。
【００３８】次に、半導体基板１の表面にゲート絶縁膜
６を約6.５ｎｍの厚さで形成した後、半導体基板１上に
ＣＶＤ（Chemical Vapor Deposition)法でリン（Ｐ）を
添加した多結晶シリコン膜（図示せず）および窒化シリ
コン膜７を順次堆積する。これら多結晶シリコン膜およ
び窒化シリコン膜７の厚さは、例えば、それぞれ３００
ｎｍおよび１５０ｎｍである。次いで、窒化シリコン膜
７および多結晶シリコン膜を順次エッチングして、多結
晶シリコン膜から構成されるゲート電極８を形成する。
６を約6.５ｎｍの厚さで形成した後、半導体基板１上に
ＣＶＤ（Chemical Vapor Deposition)法でリン（Ｐ）を
添加した多結晶シリコン膜（図示せず）および窒化シリ
コン膜７を順次堆積する。これら多結晶シリコン膜およ
び窒化シリコン膜７の厚さは、例えば、それぞれ３００
ｎｍおよび１５０ｎｍである。次いで、窒化シリコン膜
７および多結晶シリコン膜を順次エッチングして、多結
晶シリコン膜から構成されるゲート電極８を形成する。
【００３９】次に、図３に示すように、窒化シリコン膜
７およびゲート電極８をマスクにしてｐ型ウエル２にｎ
型不純物（例えば、砒素（Ａｓ））を導入し、ｎチャネ
ル型ＭＩＳＦＥＴＱ1 のソース領域、ドレイン領域の一
部を構成する低濃度のｎ- 型半導体領域９を形成する。
続いて、窒化シリコン膜７およびゲート電極８をマスク
にして、ｐ型ウエル２にｐ型不純物（例えば、Ｂ）を例
えば１００ｋｅＶのエネルギーでイオン打ち込み法によ
って注入し、ｎ- 型半導体領域９の下部にパンチスルー
制御用のｐ型ポケット領域１０を形成する。ｎ- 型半導
体領域９は例えば１０20／ｃｍ3 の不純物濃度で形成さ
れ、ｐ型ポケット領域１０は例えば１０18／ｃｍ3 の不
純物濃度で形成される。
７およびゲート電極８をマスクにしてｐ型ウエル２にｎ
型不純物（例えば、砒素（Ａｓ））を導入し、ｎチャネ
ル型ＭＩＳＦＥＴＱ1 のソース領域、ドレイン領域の一
部を構成する低濃度のｎ- 型半導体領域９を形成する。
続いて、窒化シリコン膜７およびゲート電極８をマスク
にして、ｐ型ウエル２にｐ型不純物（例えば、Ｂ）を例
えば１００ｋｅＶのエネルギーでイオン打ち込み法によ
って注入し、ｎ- 型半導体領域９の下部にパンチスルー
制御用のｐ型ポケット領域１０を形成する。ｎ- 型半導
体領域９は例えば１０20／ｃｍ3 の不純物濃度で形成さ
れ、ｐ型ポケット領域１０は例えば１０18／ｃｍ3 の不
純物濃度で形成される。
【００４０】同様に、窒化シリコン膜７およびゲート電
極８をマスクにしてｎ型ウエル３にｐ型不純物（例え
ば、フッ化ボロン（ＢＦ2)) を導入し、ｐチャネル型Ｍ
ＩＳＦＥＴＱ2 のソース領域、ドレイン領域の一部を構
成する低濃度のｐ- 型半導体領域１１を形成する。
極８をマスクにしてｎ型ウエル３にｐ型不純物（例え
ば、フッ化ボロン（ＢＦ2)) を導入し、ｐチャネル型Ｍ
ＩＳＦＥＴＱ2 のソース領域、ドレイン領域の一部を構
成する低濃度のｐ- 型半導体領域１１を形成する。
【００４１】続いて、窒化シリコン膜７およびゲート電
極８をマスクにして、ｎ型ウエル３にｎ型不純物（例え
ば、Ｐ）を例えば１００ｋｅＶのエネルギーでイオン打
ち込み法によって注入し、ｐ- 型半導体領域１１の下部
にパンチスルー制御用のｎ型ポケット領域１２を形成す
る。
極８をマスクにして、ｎ型ウエル３にｎ型不純物（例え
ば、Ｐ）を例えば１００ｋｅＶのエネルギーでイオン打
ち込み法によって注入し、ｐ- 型半導体領域１１の下部
にパンチスルー制御用のｎ型ポケット領域１２を形成す
る。
【００４２】次に、図４に示すように、半導体基板１上
にＣＶＤ法で堆積した酸化シリコン膜（図示せず）をＲ
ＩＥ（Reactive Ion Etching）法でエッチングして、ゲ
ート電極８の側壁にサイドウォールスペーサ１３を形成
する。
にＣＶＤ法で堆積した酸化シリコン膜（図示せず）をＲ
ＩＥ（Reactive Ion Etching）法でエッチングして、ゲ
ート電極８の側壁にサイドウォールスペーサ１３を形成
する。
【００４３】次に、図５に示すように、窒化シリコン膜
７、ゲート電極８およびサイドウォールスペーサ１３を
マスクにしてｐ型ウエル２にｎ型不純物（例えば、Ｐ）
を導入し、ｎチャネル型ＭＩＳＦＥＴＱ1 のソース領
域、ドレイン領域の他の一部を構成する高濃度のｎ+ 型
半導体領域１４を形成する。
７、ゲート電極８およびサイドウォールスペーサ１３を
マスクにしてｐ型ウエル２にｎ型不純物（例えば、Ｐ）
を導入し、ｎチャネル型ＭＩＳＦＥＴＱ1 のソース領
域、ドレイン領域の他の一部を構成する高濃度のｎ+ 型
半導体領域１４を形成する。
【００４４】続いて、窒化シリコン膜７、ゲート電極８
およびサイドウォールスペーサ１３をマスクにして、ｐ
型ウエル２にｎ型不純物（例えば、Ｐ）をイオン打ち込
み法によって注入し、ｎ+ 型半導体領域１４の下部に位
置するｐ型ポケット領域１０を包囲するようにｎ型カウ
ンタ領域１５を形成する。このｎ型カウンタ領域１５に
よって、ｎ+ 型半導体領域１４の下部に位置するｐ型ポ
ケット領域１０の不純物濃度を相殺する。
およびサイドウォールスペーサ１３をマスクにして、ｐ
型ウエル２にｎ型不純物（例えば、Ｐ）をイオン打ち込
み法によって注入し、ｎ+ 型半導体領域１４の下部に位
置するｐ型ポケット領域１０を包囲するようにｎ型カウ
ンタ領域１５を形成する。このｎ型カウンタ領域１５に
よって、ｎ+ 型半導体領域１４の下部に位置するｐ型ポ
ケット領域１０の不純物濃度を相殺する。
【００４５】同様に、窒化シリコン膜７、ゲート電極８
およびサイドウォールスペーサ１３をマスクにしてｎ型
ウエル３にｐ型不純物（例えば、ＢＦ2)を導入し、ｐチ
ャネル型ＭＩＳＦＥＴＱ2 のソース領域、ドレイン領域
の他の一部を構成する高濃度のｐ+ 型半導体領域１６を
形成する。なお、ｎ+ 型半導体領域１４およびｐ+ 型半
導体領域１６は例えば１０21／ｃｍ3 の不純物濃度で形
成される。
およびサイドウォールスペーサ１３をマスクにしてｎ型
ウエル３にｐ型不純物（例えば、ＢＦ2)を導入し、ｐチ
ャネル型ＭＩＳＦＥＴＱ2 のソース領域、ドレイン領域
の他の一部を構成する高濃度のｐ+ 型半導体領域１６を
形成する。なお、ｎ+ 型半導体領域１４およびｐ+ 型半
導体領域１６は例えば１０21／ｃｍ3 の不純物濃度で形
成される。
【００４６】続いて、窒化シリコン膜７、ゲート電極８
およびサイドウォールスペーサ１３をマスクにして、ｎ
型ウエル３にｐ型不純物（例えば、Ｂ）をイオン打ち込
み法によって注入し、ｐ+ 型半導体領域１６の下部に位
置するｎ型ポケット領域１２を包囲するようにｐ型カウ
ンタ領域１７を形成する。このｐ型カウンタ領域１７に
よって、ｐ+ 型半導体領域１６の下部に位置するｎ型ポ
ケット領域１２の不純物濃度を相殺する。
およびサイドウォールスペーサ１３をマスクにして、ｎ
型ウエル３にｐ型不純物（例えば、Ｂ）をイオン打ち込
み法によって注入し、ｐ+ 型半導体領域１６の下部に位
置するｎ型ポケット領域１２を包囲するようにｐ型カウ
ンタ領域１７を形成する。このｐ型カウンタ領域１７に
よって、ｐ+ 型半導体領域１６の下部に位置するｎ型ポ
ケット領域１２の不純物濃度を相殺する。
【００４７】次に、図６に示すように、窒化シリコン膜
７を除去した後、厚さ３０〜５０ｎｍのチタン膜１８を
スパッタリング法またはＣＶＤ法によって半導体基板１
上に堆積する。その後、窒素雰囲気中で６００〜７００
℃の温度でＲＴＡ（Rapid Thermal Annealing)法により
熱処理（第１アニール）を行なう。
７を除去した後、厚さ３０〜５０ｎｍのチタン膜１８を
スパッタリング法またはＣＶＤ法によって半導体基板１
上に堆積する。その後、窒素雰囲気中で６００〜７００
℃の温度でＲＴＡ（Rapid Thermal Annealing)法により
熱処理（第１アニール）を行なう。
【００４８】この第１アニールによって、ゲート電極８
を構成する多結晶シリコン膜とチタン膜１８、ｎチャネ
ル型ＭＩＳＦＥＴＱ1 のｎ+ 型半導体領域１４を構成す
るシリコン単結晶とチタン膜１８、およびｐチャネル型
ＭＩＳＦＥＴＱ2 のｐ+ 型半導体領域１６を構成するシ
リコン単結晶とチタン膜１８をそれぞれ反応させ、高抵
抗チタンシリサイド膜（ＴｉＳｉX ( ０＜ｘ＜２））１
９をｎチャネル型ＭＩＳＦＥＴＱ1 のゲート電極８の表
面およびｎ+ 型半導体領域１４の表面、ならびにｐチャ
ネル型ＭＩＳＦＥＴＱ2 のゲート電極８の表面およびｐ
+ 型半導体領域１６の表面に形成する。
を構成する多結晶シリコン膜とチタン膜１８、ｎチャネ
ル型ＭＩＳＦＥＴＱ1 のｎ+ 型半導体領域１４を構成す
るシリコン単結晶とチタン膜１８、およびｐチャネル型
ＭＩＳＦＥＴＱ2 のｐ+ 型半導体領域１６を構成するシ
リコン単結晶とチタン膜１８をそれぞれ反応させ、高抵
抗チタンシリサイド膜（ＴｉＳｉX ( ０＜ｘ＜２））１
９をｎチャネル型ＭＩＳＦＥＴＱ1 のゲート電極８の表
面およびｎ+ 型半導体領域１４の表面、ならびにｐチャ
ネル型ＭＩＳＦＥＴＱ2 のゲート電極８の表面およびｐ
+ 型半導体領域１６の表面に形成する。
【００４９】次に、図７に示すように、未反応のチタン
膜１８をＨ2 Ｏ2 ：ＮＨ4 ＯＨ：Ｈ2 Ｏ液で除去した
後、窒素雰囲気中で８００〜９００℃の温度でＲＴＡ法
により熱処理（第２アニール）を行ない、上記高抵抗チ
タンシリサイド膜（ＴｉＳｉX（０＜ｘ＜２））１９を
低抵抗チタンシリサイド膜（ＴｉＳｉ2)２０に変える。
膜１８をＨ2 Ｏ2 ：ＮＨ4 ＯＨ：Ｈ2 Ｏ液で除去した
後、窒素雰囲気中で８００〜９００℃の温度でＲＴＡ法
により熱処理（第２アニール）を行ない、上記高抵抗チ
タンシリサイド膜（ＴｉＳｉX（０＜ｘ＜２））１９を
低抵抗チタンシリサイド膜（ＴｉＳｉ2)２０に変える。
【００５０】その後、半導体基板１上に層間絶縁膜２１
を堆積し、この層間絶縁膜２１をエッチングしてコンタ
クトホール２２を開孔した後、層間絶縁膜２１上に堆積
した金属膜（図示せず）をエッチングして配線層２３を
形成することにより、前記図１に示した本実施の形態の
ＣＭＯＳデバイスが完成する。
を堆積し、この層間絶縁膜２１をエッチングしてコンタ
クトホール２２を開孔した後、層間絶縁膜２１上に堆積
した金属膜（図示せず）をエッチングして配線層２３を
形成することにより、前記図１に示した本実施の形態の
ＣＭＯＳデバイスが完成する。
【００５１】このように、本実施の形態によれば、ｎチ
ャネル型ＭＩＳＦＥＴＱ1 のｐ型ポケット領域１０およ
びｎ型カウンタ領域１５、ならびにｐチャネル型ＭＩＳ
ＦＥＴＱ2 のｎ型ポケット領域１２およびｐ型カウンタ
領域１７を形成する際に、不純物を高エネルギーでイオ
ン打ち込み法により注入しても、ゲート電極８上に窒化
シリコン膜７が形成されているので、ゲート電極８下の
しきい値電圧制御層５に上記不純物が注入されることは
ない。
ャネル型ＭＩＳＦＥＴＱ1 のｐ型ポケット領域１０およ
びｎ型カウンタ領域１５、ならびにｐチャネル型ＭＩＳ
ＦＥＴＱ2 のｎ型ポケット領域１２およびｐ型カウンタ
領域１７を形成する際に、不純物を高エネルギーでイオ
ン打ち込み法により注入しても、ゲート電極８上に窒化
シリコン膜７が形成されているので、ゲート電極８下の
しきい値電圧制御層５に上記不純物が注入されることは
ない。
【００５２】従って、ｎチャネル型ＭＩＳＦＥＴＱ1 で
は、ｎ- 型半導体領域９よりも深い位置にｐ型ポケット
領域１０が確実に形成でき、また、ｎ+ 型半導体領域１
４の下部に位置するｐ型ポケット領域１０を包囲してｎ
型カウンタ領域１５が確実に形成できる。また、同様
に、ｐチャネル型ＭＩＳＦＥＴＱ2 では、ｐ- 型半導体
領域１１よりも深い位置にｎ型ポケット領域１２が確実
に形成でき、また、ｐ+型半導体領域１６の下部に位置
するｎ型ポケット領域１２を包囲してｐ型カウンタ領域
１７が確実に形成できる。
は、ｎ- 型半導体領域９よりも深い位置にｐ型ポケット
領域１０が確実に形成でき、また、ｎ+ 型半導体領域１
４の下部に位置するｐ型ポケット領域１０を包囲してｎ
型カウンタ領域１５が確実に形成できる。また、同様
に、ｐチャネル型ＭＩＳＦＥＴＱ2 では、ｐ- 型半導体
領域１１よりも深い位置にｎ型ポケット領域１２が確実
に形成でき、また、ｐ+型半導体領域１６の下部に位置
するｎ型ポケット領域１２を包囲してｐ型カウンタ領域
１７が確実に形成できる。
【００５３】また、ｎチャネル型ＭＩＳＦＥＴＱ1 のｐ
型ポケット領域１０およびｎ型カウンタ領域１５、ｐチ
ャネル型ＭＩＳＦＥＴＱ2 のｎ型ポケット領域１２およ
びｐ型カウンタ領域１７を形成するための不純物のイオ
ン打ち込み時にマスクとして用いられるゲート電極８上
の窒化シリコン膜７は、上記イオン打ち込みを行った後
に除去されるので、配線層２３の下に位置するｎチャネ
ル型ＭＩＳＦＥＴＱ1およびｐチャネル型ＭＩＳＦＥＴ
Ｑ2 が有する段差が低くなり、微細な配線層２３の加工
が容易となる。
型ポケット領域１０およびｎ型カウンタ領域１５、ｐチ
ャネル型ＭＩＳＦＥＴＱ2 のｎ型ポケット領域１２およ
びｐ型カウンタ領域１７を形成するための不純物のイオ
ン打ち込み時にマスクとして用いられるゲート電極８上
の窒化シリコン膜７は、上記イオン打ち込みを行った後
に除去されるので、配線層２３の下に位置するｎチャネ
ル型ＭＩＳＦＥＴＱ1およびｐチャネル型ＭＩＳＦＥＴ
Ｑ2 が有する段差が低くなり、微細な配線層２３の加工
が容易となる。
【００５４】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。
【００５５】例えば、前記実施の形態では、低濃度半導
体領域および高濃度半導体領域によって構成されるＬＤ
Ｄ構造のソース領域、ドレイン領域を用いたが、低濃度
半導体領域のみによって構成されるＬＤＤ構造のソース
領域、ドレイン領域を用いてもよい。
体領域および高濃度半導体領域によって構成されるＬＤ
Ｄ構造のソース領域、ドレイン領域を用いたが、低濃度
半導体領域のみによって構成されるＬＤＤ構造のソース
領域、ドレイン領域を用いてもよい。
【００５６】また、前記実施の形態では、高エネルギー
による不純物のイオン打ち込み時のマスクとしてゲート
電極上に設けられる絶縁膜に窒化シリコン膜を用いた
が、これに限るものではなく、酸化シリコン膜とエッチ
ング速度の異なる膜、例えば、ＰＳＧ（Phosphorous Si
licate Glass）膜などを用いてもよい。
による不純物のイオン打ち込み時のマスクとしてゲート
電極上に設けられる絶縁膜に窒化シリコン膜を用いた
が、これに限るものではなく、酸化シリコン膜とエッチ
ング速度の異なる膜、例えば、ＰＳＧ（Phosphorous Si
licate Glass）膜などを用いてもよい。
【００５７】また、前記実施の形態では、高融点金属膜
にチタン膜を用いて、ｎチャネル型ＭＩＳＦＥＴＱ1 の
ゲート電極の表面およびソース領域、ドレイン領域の表
面、ならびにｐチャネル型ＭＩＳＦＥＴＱ2 のゲート電
極の表面およびソース領域、ドレイン領域の表面にシリ
サイド膜を形成したが、コバルト膜、ニッケル膜、白金
膜またはモリブデン膜を用いてシリサイド膜を形成して
もよく、チタン膜を用いた場合と同様な効果が得られ
る。
にチタン膜を用いて、ｎチャネル型ＭＩＳＦＥＴＱ1 の
ゲート電極の表面およびソース領域、ドレイン領域の表
面、ならびにｐチャネル型ＭＩＳＦＥＴＱ2 のゲート電
極の表面およびソース領域、ドレイン領域の表面にシリ
サイド膜を形成したが、コバルト膜、ニッケル膜、白金
膜またはモリブデン膜を用いてシリサイド膜を形成して
もよく、チタン膜を用いた場合と同様な効果が得られ
る。
【００５８】また、前記実施の形態では、ＣＭＯＳデバ
イスおよびその製造方法を説明したが、ＭＩＳＦＥＴか
らなるデバイス全般およびその製造方法に適用可能であ
る。
イスおよびその製造方法を説明したが、ＭＩＳＦＥＴか
らなるデバイス全般およびその製造方法に適用可能であ
る。
【００５９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００６０】本発明によれば、ＭＩＳＦＥＴのソース領
域、ドレイン領域の一部を構成する低濃度半導体領域の
下部に低濃度半導体領域の導電型と反対の不純物を導入
してなるポケット領域を形成することにより、ソース領
域とドレイン領域間のパンチスルーが抑制できるので、
ＭＩＳＦＥＴの短チャネル効果を抑えることができ、さ
らに、配線層の下に位置するＭＩＳＦＥＴが有する段差
を低くできるので、ゲート電極上およびソース領域、ド
レイン領域上に設けられる配線層の加工が容易となり、
ＭＩＳＦＥＴの微細化が可能となる。
域、ドレイン領域の一部を構成する低濃度半導体領域の
下部に低濃度半導体領域の導電型と反対の不純物を導入
してなるポケット領域を形成することにより、ソース領
域とドレイン領域間のパンチスルーが抑制できるので、
ＭＩＳＦＥＴの短チャネル効果を抑えることができ、さ
らに、配線層の下に位置するＭＩＳＦＥＴが有する段差
を低くできるので、ゲート電極上およびソース領域、ド
レイン領域上に設けられる配線層の加工が容易となり、
ＭＩＳＦＥＴの微細化が可能となる。
【００６１】また、ＭＩＳＦＥＴのソース領域、ドレイ
ン領域の他の一部を構成する高濃度半導体領域の下部に
上記ポケット領域の導電型と反対の不純物を導入してな
るカウンタ領域を形成することにより、ソース領域、ド
レイン領域に寄生する接合容量が低減できる。
ン領域の他の一部を構成する高濃度半導体領域の下部に
上記ポケット領域の導電型と反対の不純物を導入してな
るカウンタ領域を形成することにより、ソース領域、ド
レイン領域に寄生する接合容量が低減できる。
【００６２】また、ＭＩＳＦＥＴのゲート電極の表面お
よびソース領域、ドレイン領域の表面に高融点金属膜の
シリサイド化膜を形成することにより、ゲート電極およ
びソース領域、ドレイン領域の低抵抗化が可能となる。
よびソース領域、ドレイン領域の表面に高融点金属膜の
シリサイド化膜を形成することにより、ゲート電極およ
びソース領域、ドレイン領域の低抵抗化が可能となる。
【００６３】これらにより、ＭＩＳＦＥＴの動作速度は
速くなり、半導体集積回路装置の高速化を実現すること
ができる。
速くなり、半導体集積回路装置の高速化を実現すること
ができる。
【図１】本発明の一実施の形態であるＣＭＯＳデバイス
を示す半導体基板の要部断面図である。
を示す半導体基板の要部断面図である。
【図２】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＣＭＯＳデバイス
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
１ 半導体基板 ２ ｐ型ウエル ３ ｎ型ウエル ４ フィールド絶縁膜 ５ しきい値電圧制御層 ６ ゲート絶縁膜 ７ 窒化シリコン膜 ８ ゲート電極 ９ ｎ- 型半導体領域 １０ ｐ型ポケット領域 １１ ｐ- 型半導体領域 １２ ｎ型ポケット領域 １３ サイドウォールスペーサ １４ ｎ+ 型半導体領域 １５ ｎ型カウンタ領域 １６ ｐ+ 型半導体領域 １７ ｐ型カウンタ領域 １８ チタン膜 １９ 高抵抗チタンシリサイド膜（ＴｉＳｉX （０＜ｘ
＜２）） ２０ 低抵抗チタンシリサイド膜（ＴｉＳｉ2) ２１ 層間絶縁膜 ２２ コンタクトホール ２３ 配線層 Ｑ1 ｎチャネル型ＭＩＳＦＥＴ Ｑ2 ｐチャネル型ＭＩＳＦＥＴ
＜２）） ２０ 低抵抗チタンシリサイド膜（ＴｉＳｉ2) ２１ 層間絶縁膜 ２２ コンタクトホール ２３ 配線層 Ｑ1 ｎチャネル型ＭＩＳＦＥＴ Ｑ2 ｐチャネル型ＭＩＳＦＥＴ
Claims (7)
- 【請求項１】 低濃度半導体領域および高濃度半導体領
域によって構成されるソース領域、ドレイン領域からな
るＬＤＤ構造のＭＩＳＦＥＴを有する半導体集積回路装
置であって、前記ＬＤＤ構造の前記ＭＩＳＦＥＴの前記
ソース領域、ドレイン領域の一部を構成する前記低濃度
半導体領域の下部に、前記低濃度半導体領域と反対の導
電型の不純物を導入してなるポケット領域が形成され、
前記ソース領域、ドレイン領域の他の一部を構成する前
記高濃度半導体領域の下部に、前記ポケット領域と反対
の導電型の不純物を導入してなるカウンタ領域が形成さ
れ、前記ＭＩＳＦＥＴのゲート電極の表面および前記ソ
ース領域、ドレイン領域の表面に高融点金属膜のシリサ
イド化膜が形成されていることを特徴とする半導体集積
回路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、フィールド絶縁膜およびゲート絶縁膜
が形成された半導体基板上に多結晶シリコン膜および絶
縁膜を順次堆積する工程、前記絶縁膜および前記多結晶
シリコン膜を順次パターニングして前記多結晶シリコン
膜からなるゲート電極を形成した後、前記半導体基板に
不純物を導入してソース領域、ドレイン領域の一部を構
成する低濃度半導体領域を形成し、次いで、前記半導体
基板に前記低濃度半導体領域と反対の導電型の不純物を
イオン打ち込み法によって注入して、前記低濃度半導体
領域の下部にポケット領域を形成する工程、前記ゲート
電極の側壁にサイドウォールスペーサを形成した後、前
記半導体基板に不純物を導入してソース領域、ドレイン
領域の他の一部を構成する高濃度半導体領域を形成し、
次いで、前記半導体基板に前記ポケット領域と反対の導
電型の不純物をイオン打ち込み法によって注入して、前
記高濃度半導体領域の下部にカウンタ領域を形成する工
程、前記ゲート電極上の前記絶縁膜を除去した後、前記
ゲート電極の表面および前記ソース領域、ドレイン領域
の表面にシリサイド膜を形成する工程を有することを特
徴とする半導体集積回路装置の製造方法。 - 【請求項３】 低濃度半導体領域によって構成されるソ
ース領域、ドレイン領域からなるＬＤＤ構造のＭＩＳＦ
ＥＴを有する半導体集積回路装置であって、前記ＬＤＤ
構造の前記ＭＩＳＦＥＴの前記ソース領域、ドレイン領
域を構成する前記低濃度半導体領域の下部に、前記低濃
度半導体領域と反対の導電型の不純物を導入してなるポ
ケット領域が形成され、少なくともゲート電極の下部に
位置しない前記低濃度半導体領域および前記ポケット領
域をすべて包囲して、前記ポケット領域と反対の導電型
の不純物を導入してなるカウンタ領域が形成され、前記
ＭＩＳＦＥＴの前記ゲート電極の表面および前記ソース
領域、ドレイン領域の表面に高融点金属膜のシリサイド
化膜が形成されていることを特徴とする半導体集積回路
装置。 - 【請求項４】 請求項３記載の半導体集積回路装置の製
造方法であって、フィールド絶縁膜およびゲート絶縁膜
が形成された半導体基板上に多結晶シリコン膜および絶
縁膜を順次堆積する工程、前記絶縁膜および前記多結晶
シリコン膜を順次パターニングして前記多結晶シリコン
膜からなるゲート電極を形成した後、前記半導体基板に
不純物を導入してソース領域、ドレイン領域を構成する
低濃度半導体領域を形成し、次いで、前記半導体基板に
前記低濃度半導体領域と反対の導電型の不純物をイオン
打ち込み法によって注入して、前記低濃度半導体領域の
下部にポケット領域を形成する工程、前記ゲート電極の
側壁にサイドウォールスペーサを形成した後、前記半導
体基板に前記ポケット領域と反対の導電型の不純物をイ
オン打ち込み法によって注入してカウンタ領域を形成す
る工程、前記ゲート電極上の前記絶縁膜を除去した後、
前記ゲート電極の表面および前記ソース領域、ドレイン
領域の表面にシリサイド膜を形成する工程を有すること
を特徴とする半導体集積回路装置の製造方法。 - 【請求項５】 請求項１記載の半導体集積回路装置であ
って、前記カウンタ領域が、前記ソース領域、ドレイン
領域の他の一部を形成する前記高濃度半導体領域の下部
に位置する前記ポケット領域をすべて包囲していること
を特徴とする半導体集積回路装置。 - 【請求項６】 請求項１または３記載の半導体集積回路
装置であって、前記高融点金属膜はチタン膜、コバルト
膜、白金膜またはモリブデン膜であることを特徴とする
半導体集積回路装置。 - 【請求項７】 請求項２または４記載の半導体集積回路
装置の製造方法であって、前記絶縁膜は窒化シリコン膜
またはＰＳＧ膜であることを特徴とする半導体集積回路
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8037599A JPH09232444A (ja) | 1996-02-26 | 1996-02-26 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8037599A JPH09232444A (ja) | 1996-02-26 | 1996-02-26 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09232444A true JPH09232444A (ja) | 1997-09-05 |
Family
ID=12502044
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8037599A Pending JPH09232444A (ja) | 1996-02-26 | 1996-02-26 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09232444A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040006493A (ko) * | 2002-07-12 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US6849890B2 (en) | 2002-07-15 | 2005-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| US7417285B2 (en) | 2002-07-15 | 2008-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device having a trench capacitor and a MOSFET connected by a diffusion layer and manufacturing method thereof |
-
1996
- 1996-02-26 JP JP8037599A patent/JPH09232444A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040006493A (ko) * | 2002-07-12 | 2004-01-24 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US6849890B2 (en) | 2002-07-15 | 2005-02-01 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| US7417285B2 (en) | 2002-07-15 | 2008-08-26 | Kabushiki Kaisha Toshiba | Semiconductor device having a trench capacitor and a MOSFET connected by a diffusion layer and manufacturing method thereof |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060502 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060905 |