KR20040006493A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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김귀욱
박선영
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Abstract

본 발명은 ASER를 개선할 수 있는 반도체 소자의 제조방법에 관한 것으로, 반도체 기판에 제1도전형 웰을 형성하는 단계; 상기 제1도전형 웰이 형성된 기판상에 게이트를 형성하는 단계; 상기 게이트 양측면 하부의 기판에 제2도전형 이온을 주입하여 LDD 영역을 형성하는 단계; 상기 게이트 양측면에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 게이트 양측면 하부의 기판에 상기 제2도전형 이온을 주입하여 제2도전형 접합 영역을 형성하는 단계; 및 상기 제2도전형 접합 영역 하부에 제1도전형 이온을 주입하여 제1도전형 카운터 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하며, ASER에 영향을 받는 DRAM,SRAM 등의 메모리 소자의 ASER 파괴(fail)를 효과적으로 감소함으로써, 저전력 제품과 고집적 제품의 성능향상 효과가 있는 것이다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는 ASER를 개선할 수 있는 반도체 소자의 제조방법에 관한 것이다.
종래 기술에 따른 반도체 소자의 제조방법은 소자분리막에 의해 활성영역이 정의된 실리콘 기판상에 폴리실리콘 등으로 스위칭 소자인 게이트를 형성한 다음,게이트 양측면 하부의 기판에 소정의 이온을 주입하여 접합영역을 형성한다.
그 외, 각종의 마스크 공정이나 식각 공정 등으로 필요한 구성요소를 형성한여 반도체 소자를 완성한다.
특히, 반도체 제조 기술의 발달로 회로선폭이 초미세화되고 이에 따라 집적도가 향상되어 소자의 동작특성이 지속적으로 고성능화되어 가고 있고, 공정 개선을 통해 제조비용이 감소되고 제조 수율이 향상되고 있다.
그러나, 종래 기술에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 문제점이 있다.
종래 기술에 있어서 메모리 셀(memory cell)의 기술(technology) 및 밀도(density)가 향상되고 작동전압(operation voltage)이 낮아짐에 따라 ASER (accelerated soft error rate)가 핫 이슈(hot issue)가 되고 있다. 소프트 에러(soft error)는 메모리 셀의 쓰기(write)가 된 정보와 읽기(read)가 된 정보와의 불일치, 즉 정보의 유실에 의해 일어나는 파괴(fail) 현상이며 물리적 결함에 의한 에러와는 다른 개념으로서 메모리 셀에 랜덤 비트 파괴(random bit fail)로 나타난다.
이러한 소프트 에러의 원인으로는 우라늄(U), 토륨(Th) 및 아메리슘(Am)과 같은 방사성 원소에서 방사되는 α입자에 의한 것으로 알려져 있다. 이러한 α입자가 셀의 스토리지 영역(storage region)을 지나가면서 만들어지는 차아지 업-셋(charge up-set)은 저장된 차아지(charge)를 유실하게 하며 저장된 정보를 변화시키는 역할을 한다.
α입자는 칩(chip)의 패시베이션층(passivation layer)을 지나면서 원래 절반의 에너지를 잃고, 4MeV 정도의 에너지를 갖고 스토리지 영역을 지나간다고 가정하면 약 25㎛ 정도의 거리를 이동하며 106개 정도의 전자-정공쌍(electron-hole pair)을 형성시키고 이 차아지(charge)양은 소프트 에러를 일으키기에 충분한 양이다.
상기와 같은 ASER가 발생하는 메카니즘은, 도 1에 도시된 바와 같이, 실리콘 기판(10)에 침투한 α입자는 전자-정공쌍을 발생시키고 자유 캐리어(free carrier)가 된 전자와 정공중 전자는 확산에 의하여 셀 노드(12)에 도달한 후 셀 노드 차아지(cell node charge) 분포를 변동시킨다. 따라서, 노드 전압(node voltage)이 변동되어 소프트 에러가 유발되는 것이다.
이에 본 발명은 상기한 종래 기술상의 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은 n+ 접합 형성을 위한 이온주입 공정이후 p형 도펀트를 도핑하여 pn 접합을 형성함으로써 ASER를 개선시킬 수 있는 반도체 소자의 제조방법을 제공함에 있다.
도 1은 종래 기술에 따른 반도체 소자의 제조방법에 있어서의 문제점을 설명하기 위한 단면도.
도 2 및 도 3은 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도.
도 4 내지 도 6은 본 발명에 따른 반도체 소자의 제조방법의 효과를 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
100; 반도체 기판200; 게이트
300; 스페이서400; LDD 영역
500; N+ 접합영역600; P형 카운터 접합영역
상기 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판에 제1도전형 웰을 형성하는 단계; 상기 제1도전형 웰이 형성된 기판상에 게이트를 형성하는 단계; 상기 게이트 양측면 하부의 기판에 제2도전형 이온을 주입하여 LDD 영역을 형성하는 단계; 상기 게이트 양측면에 스페이서를 형성하는 단계; 상기 스페이서가 형성된 게이트 양측면 하부의 기판에 상기 제2도전형 이온을 주입하여 제2도전형 접합 영역을 형성하는 단계; 및 상기 제2도전형 접합 영역 하부에 제1도전형 이온을 주입하여 제1도전형 카운터 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 의하면, ASER에 영향을 받는 DRAM,SRAM 등의 메모리 소자의 ASER 파괴(fail)를 효과적으로 감소시킬 수 있다.
이하, 본 발명에 따른 반도체 소자의 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
도 2 및 도 3은 본 발명에 따른 반도체 소자의 제조방법을 도시한 단면도이고, 도 4 내지 도 6은 본 발명에 따른 반도체 소자의 제조방법의 효과를 도시한 그래프이다.
본 발명에 따른 반도체 소자의 제조방법은, 도 2에 도시된 바와 같이, 반도체 기판(100)에 제1도전형 웰, 예를 들어, 35~45KeV 에너지로 붕소(B) 이온을 주입하여 p 웰을 형성한다.
이어서, 상기 제1도전형 웰(p 웰)이 형성된 기판(100)상에 폴리실리콘 등으로 게이트(200)를 형성한 다음, 상기 게이트(200) 양측면 하부의 기판(100)에 제2도전형 이온, 예를 들어, N- 이온을 주입하여 LDD 영역(400)을 형성한다.
다음으로, 상기 게이트(200) 양측면에 스페이서(300)를 형성하고, 상기 스페이서(300)가 형성된 게이트(200) 양측면 하부의 기판(100)에 상기 제2도전형 이온, 예를 들어, N+ 이온을 주입하여 제2도전형 접합 영역(500), 즉 N+ 접합영역(500)을형성한다.
이어서, 도 3에 도시된 바와 같이, 상기 제2도전형(N+) 접합 영역(500) 하부에 제1도전형(P) 이온을 주입(카운터 도핑)하여 제1도전형 카운터 접합 영역(600), 즉 P형 카운터 접합영역(600)을 형성한다.
상기 제1도전형 카운터 접합 영역(600)을 형성하는 단계는, 예를 들어, 붕소(B)와 BF2중에서 어느 하나를 35~45KeV 에너지로 1×1013~ 3 × 1013이온수/cm3도우즈 조건으로 이온주입한다.
상기한 바와 같이, 본 발명은 N+ 접합영역이 형성되는 지역에 P형 도펀트를 카운터 도핑하여 샤프(sharp)한 PN접합을 형성하는 것으로, 도 4는 N+ 접합영역의 도핑 프로파일(doping profile)과 이에 따른 1.8V에서의 퍼텐셜(potential) 분포를 나타낸 그래프이다.
도 4에 도시된 바와 같이, N+/N-/P 접합 구조로 디플리션 영역(depletion region)이 약 0.15㎛ 정도 향상되는 것을 알 수 있다.
한편, N+ 접합영역 형성후 붕소를 에너지 40KeV로 하고 도우즈(dose)를 1.0×1013/1.5×1013/2.0×1013/2.5×1013을 추가로 카운터 도핑을 한 모의실험 결과를 도 5에 도시하였다.
도 5에 도시된 바와 같이, 본 발명에 의한 접합영역 프로파일(junction profile)을 베이스(base)와 비교하여 보면, N+ 접합영역의 프로파일은 베이스와 동일하며, N-의 영역이 감소하며 샤프한 접합영역이 형성됨을 알 수 있다. 즉, 이는 트랜지스터에는 영향을 주지 않으며 접합영역의 디플리션 영역(depletion region)을 감소시킬 수 있음을 보여주는 것이다.
또한, 도 6은 본 발명에 의한 접합영역의 프로파일과 퍼텐셜을 표시하여 베이스와 비교하여 도시한 그래프이다.
붕소 2.5×1013도우즈량을 카운터 도핑하는 경우, 디플리션 영역이 0.07㎛ 정도로 기존의 베이스와 비교할 때 약 1/2 정도로 감소한 것을 알 수 있다. 이에 따라, α입자에 의해 발생한 전자가 노드에 끌려가는 양은 감소되며, ASER에 대한a면역성(immunity)이 증가하게 된다.
지금까지는 제1도전형을 P형으로 하고 제2도전형을 N형으로 한 실시예를 들어보았으나, 그 반대의 경우 즉 제1도전형을 N형으로 하고 제2도전형을 P형으로 하는 실시예도 물론 가능하다.
예를 들어, 상기 제1도전형 웰을 형성하는 단계는, 120~150KeV 에너지로 비소(As) 이온을 주입하고, 제2도전형 접합영역은 붕소 이온 등을 주입하고, 상기 제1도전형 카운터 접합 영역을 형성하는 단계는, 120~150KeV 에너지로 5×1012~ 1 × 1013이온수/cm3도우즈의 비소(As)와 같은 N형 도펀트를 주입할 수 있다.
본 발명의 원리와 정신에 위배되지 않는 범위에서 여러 실시예는 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 자명할 뿐만 아니라 용이하게 실시할 수 있다. 따라서, 본원에 첨부된 특허청구범위는 이미 상술된 것에 한정되지 않으며, 하기 특허청구범위는 당해 발명에 내재되어 있는 특허성 있는 신규한 모든 사항을 포함하며, 아울러 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해서 균등하게 처리되는 모든 특징을 포함한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 제조방법에 있어서는 다음과 같은 효과가 있다.
본 발명에 있어서는, ASER에 영향을 받는 DRAM,SRAM 등의 메모리 소자의 ASER 파괴(fail)를 효과적으로 감소함으로써, 저전력 제품과 고집적 제품의 성능향상을 기대할 수 있다.

Claims (7)

  1. 반도체 기판에 제1도전형 웰을 형성하는 단계;
    상기 제1도전형 웰이 형성된 기판상에 게이트를 형성하는 단계;
    상기 게이트 양측면 하부의 기판에 제2도전형 이온을 주입하여 LDD 영역을 형성하는 단계;
    상기 게이트 양측면에 스페이서를 형성하는 단계;
    상기 스페이서가 형성된 게이트 양측면 하부의 기판에 상기 제2도전형 이온을 주입하여 제2도전형 접합 영역을 형성하는 단계; 및
    상기 제2도전형 접합 영역 하부에 제1도전형 이온을 주입하여 제1도전형 카운터 접합 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 제1도전형 웰을 형성하는 단계는, 35~45KeV 에너지로 붕소(B) 이온을 주입하는 것을 특징으로 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 제1도전형 카운터 접합 영역을 형성하는 단계는, 35~45KeV 에너지로 1×1013~ 3 × 1013이온수/cm3도우즈의 P형 도펀트를 주입하는 것을 특징으로 하는반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 P형 도펀트는 붕소(B)와 BF2중에서 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 제1도전형 웰을 형성하는 단계는, 120~150KeV 에너지로 비소(As) 이온을 주입하는 것을 특징으로 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 제1도전형 카운터 접합 영역을 형성하는 단계는, 120~150KeV 에너지로 5×1012~ 1 × 1013이온수/cm3도우즈의 N형 도펀트를 주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제6항에 있어서,
    상기 N형 도펀트는 비소(As)인 것을 특징으로 하는 반도체 소자의 제조방법.
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Publication number Priority date Publication date Assignee Title
JPS62198162A (ja) * 1986-02-26 1987-09-01 Toshiba Corp Ｍｏｓトランジスタ及びその製造方法
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