KR20040010405A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents
반도체 메모리 장치 및 그 제조 방법 Download PDFInfo
- Publication number
- KR20040010405A KR20040010405A KR1020030051566A KR20030051566A KR20040010405A KR 20040010405 A KR20040010405 A KR 20040010405A KR 1020030051566 A KR1020030051566 A KR 1020030051566A KR 20030051566 A KR20030051566 A KR 20030051566A KR 20040010405 A KR20040010405 A KR 20040010405A
- Authority
- KR
- South Korea
- Prior art keywords
- word
- cell
- line
- adjacent
- sti
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 238000004519 manufacturing process Methods 0.000 title claims description 20
- 238000000034 method Methods 0.000 claims description 70
- 238000009792 diffusion process Methods 0.000 claims description 35
- 238000005468 ion implantation Methods 0.000 claims description 34
- 229910052796 boron Inorganic materials 0.000 claims description 31
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 25
- 229910052698 phosphorus Inorganic materials 0.000 claims description 25
- 239000011574 phosphorus Substances 0.000 claims description 25
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 24
- 229910052785 arsenic Inorganic materials 0.000 claims description 21
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 19
- 239000007943 implant Substances 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- 238000002955 isolation Methods 0.000 claims description 8
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 4
- 238000002360 preparation method Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 16
- 238000004806 packaging method and process Methods 0.000 abstract description 7
- 230000007547 defect Effects 0.000 abstract 1
- 238000009826 distribution Methods 0.000 description 22
- 238000002347 injection Methods 0.000 description 22
- 239000007924 injection Substances 0.000 description 22
- 238000002513 implantation Methods 0.000 description 15
- 230000005684 electric field Effects 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- -1 boron ions Chemical class 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 150000002500 ions Chemical class 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
- 230000005855 radiation Effects 0.000 description 5
- 230000002950 deficient Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000000059 patterning Methods 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000015556 catabolic process Effects 0.000 description 2
- 239000012050 conventional carrier Substances 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006073 displacement reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
Abstract
활성 영역 (1) 은 복수의 워드-라인들에 의해 개재된 확산층들 (6a 내지 8a) 을 구비한다. 워드-라인들 (2 및 3) 에 의해 개재된 확산층 (6a) 는 활성 영역 (1) 의 중심에 위치하며, 콘택을 통하여 비트-라인에 접속된다. 워드-라인들 (2 및 3) 및 활성 영역 (1) 의 양측에 의해 개재된 확산층 (7a 및 8a) 는 각각 캐패시터부들에 접속된다. 셀 구조는 2 개의 셀 트랜지스터들을 형성한다. 일 셀 트랜지스터는 워드-라인 (2) 를 게이트로 가지며, 확산층 (6a 및 7a) 를 각각 소스 및 드레인으로 가진다. 다른 셀 트랜지스터는 워드-라인 (3) 을 게이트로 가지며, 확산층 (6a 및 8a) 를 각각 소스 및 드레인으로 가진다. 활성 영역 (1) 의 외측에 위치한 확산층 (7a 및 8a) 는 n-형이며, 워드-라인들 (2 및 3) 근처의 영역 보다 워드-라인들과 분리된 영역에서 높은 캐리어 농도를 가진다. p-형 기판은 워드-라인들의 외측 영역에서 저농도를 나타낸다. 따라서, 인접 셀의 인접 워드-라인으로 인한 리프레시 특성의 저하를 방지할 수 있으며, 패키징 및 리플로잉 공정 후의 부분 결합을 감소시킬 수 있다.
Description
본 발명은 2 개의 셀 트랜지스터들을 구비한 셀부 (cell portion) 를 갖는 반도체 메모리 장치 및 그 제조 방법에 관한 것이다. 2 개의 셀 트랜지스터들은 2 개의 워드-라인들 사이에 개재되고 콘택 (contact) 을 통하여 비트-라인과 접속되는 중심 확산층, 및 각각은 중심 확산층에 인접한 측면상에 배열하고 콘택을통하여 캐패시터부 (capacitor portion) 와 접속하는 확산층들을 구비한다. 특히, 고밀도의 다이내믹 랜덤 액세스 메모리 (DRAM) 에서, 본 발명은 개선된 리프레시 특성 (refresh characteristic) 을 획득하고 패키징 단계 및 마운팅, 솔더링 (soldering), 및 리플로잉 (reflowing) 단계들을 완료한 후의 공정에서의 불량율 (defective fraction) 을 감소시키는 반도체 장치 및 그 제조 방법에 관한 것이다.
최근 기술의 진보에 따라, 예를 들어, 0.15 ㎛ 공정에 의해 생산된 256 메가비트를 나타내는 장치에 있어서, 비트-라인들간의 공간들을 줄이기 위하여 현재의 반도체 메모리 장치에 STI (Shallow Trench Isolation; 얕은 트렌치 분리) 기술이 이용되고 있다. 더욱이, 가까운 미래에는, 다른 기술들과 결합된 STI 기술을 이용하여 16 기가비트의 장치가 구현될 것으로 예상된다.
도 1 을 참조하여, 먼저, 반도체 메모리 장치들 중 하나인 DRAM 의 셀부에 대해 설명한다.
도 1 은 활성 영역 (1) 및 워드-라인들 (2 내지 5) 를 갖는 DRAM 의 셀부의 평면도를 나타낸 것이다. 워드-라인들 (2 내지 5) 는 워드-라인들 (4, 2, 3, 및 5) 의 순서로 제공되어, 병렬로 배열된다. 활성 영역 (1) 은 각각 워드-라인들 (4, 2, 3, 및 5) 의 순서로 형성된 영역들에 의해 개재되는 확산층들 (7, 6, 및 8) 을 구비한다.
워드-라인들 (2 및 3) 사이에 개재된 확산층 (6) 은 콘택을 통하여 비트-라인에 접속된다. 워드-라인들 (2 및 4) 사이에 개재된 확산층 (7) 및 워드-라인들 (3 및 5) 사이에 개재된 확산층 (8) 은 각각 콘택들을 통하여 캐패시터부들에접속된다. 셀부는 2 개의 트랜지스터들을 구비한다. 그 트랜지스터들 중 하나는 워드-라인 (2) 를 게이트 전극으로 가지며, 확산층들 (6 및 7) 을 각각 소스 및 드레인으로 가진다. 또 다른 트랜지스터는 워드-라인 (3) 을 게이트 전극으로 가지며, 확산층들 (6 및 8) 을 각각 소스 및 드레인으로 가진다. 또한, 확산층 (6) 은 상기 2 개의 트랜지스터들의 소스-드레인으로서 공통으로 이용되며, 비트-라인에 접속된다.
도 1 및 도 2 를 참조하여, 먼저, 종래의 활성 영역 (1) 의 표면상에서의 캐리어 농도 분포에 대해 설명한다. 종래의 캐리어 농도 분포를 나타내는 도 2 를 참조하면, n-형 확산층들 (6 내지 8) 에 대응하는 각 영역들 (6a 내지 8a) 에서의 n-형 캐리어 농도는 각각 워드-라인들에 인접하여 존재하는 양측상에서 동일하다.
반도체 메모리 장치의 이러한 농도 분포는, 예를 들어, 도 3 및 도 4 에 도시된 구조를 제조하기 위한 종래의 방법에 의해 획득된다.
도 3 을 참조하면, 얕은 트렌치는 실리콘 기판상에 형성된다. 얕은 트렌치는 STI층 (9) 의 저부상에 주입-스루막 (implantation-through film; 10) 을 구비하는 얕은 트렌치 소자 분리층 (이하, STI층이라고 함; 9) 를 형성한다. 그 후, 붕소 이온이 주입-스루막 (10) 을 통하여 주입되며, p-형 웰층 (p-type well layer; 11) 이 실리콘 기판에 형성된다. 임계 전압 Vth (BF2, 45keV, 1x1012/cm2) 의 제어를 위한 붕소 이온의 주입에 의하여, n-형 확산층 또는 붕소-주입층 (27) 이 STI층 (9) 내측의 주입-스루막 (10) 을 통하여 형성된다. 활성 영역의 전체 표면에 대하여 붕소 이온의 주입을 수행한다. 도 3 은 그 상태를 나타낸 것이다.
이하, 도 4 를 참조하면, 게이트 산화막 (15) 는 주입-스루막 (10) 을 구비한 STI층 (9) 상에 형성된다. 그 후, W/WN막 (텅스텐/ 텅스텐 질화물막; 16) 및 다결정 실리콘층 (poly-crystal silicon layer; 17) 을 구비한 게이트 전극이 형성된다. W/WN막 (16) 상에 SiN막 (실리콘 질화물막; 18) 을 증착하고 그 상부를 패터닝 (patterning) 하여 정리한다. 게이트 전극은 패턴된 SiN막 (18) 의 마스크를 갖는 W/WN막 (16) 및 다결정 실리콘층 (17) 을 패터닝함으로써 형성된다. 게이트 전극을 형성한 후, (물) 수증기를 함유한 수소 기체내에서 열산화 (thermal oxidation) 를 수행하여, 다결정 실리콘층 (17) 의 측벽 및 n-형 확산층인 붕소-주입층 (27) 의 기판 표면을 산화시킨다.
그 후, 인은 주입-스루막 (10) 의 노출부를 통하여 10keV 및 2x1012/cm2의 조건으로 주입되며, 저농도 n-형층 (190) 이 셀 트랜지스터의 소스 및 드레인으로 형성된다. 도 4 는 이 상태의 구조를 나타낸 것이다. 여기서, 도 2 에 도시된 캐리어 농도 분포가 실현된다.
상술한 반도체 메모리 장치 및 그 제조 방법은 다음의 문제점들을 가진다.
제 1 문제점은 활성 영역 표면의 캐리어 농도 분포에서의 인접 워드-라인의 영향으로 인해 리프레시 특성이 저하되는 것이다. 예를 들어, 0.15 ㎛ 공정에의해 생산된 256 메가비트 제품에서는, 인접 워드-라인에 의해 영향을 받는 리플로잉 저하의 문제점이 있다. 리플로잉 저하 비트들의 특성에 따라, 리프레시 특성은 인접 워드-라인 근처의 실리콘 표면이 공핍될 때에 저하되며, 그 실리콘 표면이 반대 상태가 될 때에 리프레시 특성이 회복된다. 이때, 기판 표면의 공핍 (depletion) 또는 회복을 제한없이 제공함으로써, 리프레시 특성은 인접 워드-라인 근처 실리콘 표면의 공핍에 의해 저하될 수도 있다.
예를 들어, 도 5 를 참조하여, 인접 워드-라인 (5) 가 활성 영역상에 중첩되는 경우를 설명한다. 이 경우, 리소그라피 (lithography) 공정 중에 발생한 편차 (deviation) 때문에, 도 2 에 도시된 n-형 확산층 (8) 의 영역 (8a) 에, 바람직하지 않게, 강력한 전계가 발생한다. 좀더 자세하게는, 워드-라인 (3) 의 영역 (3a) 의 말단부에서의 강력한 전계는 인접 워드-라인 (5) 의 영역 (5a) 의 말단부에서의 강력한 전계의 일부에 부가된다. 따라서, 2 개의 강력한 전계부들은 활성 영역 표면의 캐리어 농도 분포를 나타낸다. 따라서, 그 특성은 2 배만큼 더 저하된다.
제 2 문제점은 패키징 또는 리플로잉 후에 불량율이 증대하는 것이다. 도 6 을 참조하면, 이 문제점은, 전계가 인접 워드-라인의 위치에 따라 최대값을 가지기 때문에, 발생한다. 인접 워드-라인의 위치는 STI층 형성 공정에서의 크기의 변화 및 워드-라인 형성의 리소그라피 공정에서의 변위에 의해서 결정된다. 도 5 를 참조하면, 인접 워드-라인 (5) 의 측면은 STI층 (9) 의 측벽에 근접하여 위치됨으로써, STI층 (9) 의 경계로부터의 압축력 (compression power) 의 영향이존재한다. 다결정 실리콘막 (17) 의 실리콘 결정에서의 대역-간격 (band-gap) 이 압축력으로 인해 협소해짐에 따라, 전계는 마치 소수의 캐리어들의 생성에 대응하여 전계가 더 커지는 것처럼 작용한다. 리프레시 특성은 접합 전계 (conjunction electric field) 의 증대로 인해 저하된다. 또한, 리프레시 특성은 압축력의 증대로 인해 저하된다. 더욱이, 압축력은 패키징 또는 리플로잉 공정 중에 증대하여 리프레시 특성도 그에 따라 저하된다.
상술한 문제점들을 해결하기 위하여, 본 발명의 목적은 리프레시 특성 저하의 발생을 방지하고 인접 워드-라인의 영향을 방지하는 반도체 메모리 장치 및 그 제조 방법을 제공하는 것이다. 본 발명에 따르면, 리프레시 특성을 개선하고 패키징 및 리플로잉 공정 후에 발생할 수도 있는 불량율을 감소시킬 수 있다.
본 발명의 양태에 따르면, 반도체 메모리 장치의 셀 구조에서, 인접 워드-라인 근처에 위치하는 실리콘 표면은 항상 반전 상태 (reverse condition), 즉, 인접 워드-라인의 전계에 관계없이 항상 n-형, 에 있다. 이것은 인접 워드-라인의 전계의 영향으로 인한 리프레시 특성의 변동을 방지한다. 좀더 자세하게는, 인접 셀의 워드-라인들 및 자기 셀의 워드-라인들이 셀 트랜지스터 내에서 서로 인접하게 배치되는 n-형 확산층은 자기 셀의 워드-라인 근처의 측면보다 인접 셀의 워드-라인 근처의 측면에서 더 높은 n-형 캐리어 농도를 가지거나, p-형 기판은 자기 셀의 워드-라인 근처의 측면보다 인접 셀의 워드-라인 근처의 측면에서 더 낮은 p-형 캐리어 농도를 가진다. 또한, 본 발명은 셀 트랜지스터의 임계 전압 Vth 의감소를 야기하는 STI 측벽 채널을 고농도로 실현한다.
본 발명에 따르면, 불필요하게 높은 밀도를 야기하는 높은 기판 농도를 방지할 수 있으며, 리프레시 특성을 개선할 수 있다. 즉, 인접 셀에서의 인접 워드-라인의 영향으로 인한 리프레시 특성의 저하를 방지할 수 있다. 따라서, 리프레시 특성 능력을 개선할 수 있으며, 패키징 및 리플로잉 후의 불량율을 감소시킬 수 있다.
본 발명에 따른 반도체 메모리 장치는 다음에 설명되는 제조 방법에 의해 구체화된다. 그 방법은 셀 트랜지스터들에 의해 구성되는 반도체 메모리 장치의 제조 방법이다. 그 방법은 게이트 산화 공정 전에 수행되는 다음의 2 공정을 포함한다.
상술한 공정 중 하나는, 마스크를 이용하여, n-형 확산층에서의 인접 워드-라인 근처의 측면에서의 활성 영역내에 인 또는 비소를 주입하도록 이온-주입을 수행하는 것이다. 여기서, n-형 확산층은 인접 셀의 워드-라인 및 서로 인접하게 위치한 자기 셀의 워드-라인에 의해 형성된다.
또 다른 공정은, 마스크를 이용하여, 인접 셀의 인접 워드-라인이 존재하지 않는 위치를 제외한 위치에서의 활성 영역내에 인 또는 비소를 주입하도록 이온-주입을 수행하는 것이다. 여기서, n-형 확산층은 인접 셀의 워드-라인 및 서로 인접하게 위치한 자기 셀의 워드-라인에 의해 형성된다.
본 발명의 또 다른 양태에 따르면, 마스크를 이용하여, STI (얕은 트렌치 분리) 에 의해 얕은 트렌치 형성 공정을 수행하며, 얕은 트렌치 형성 공정 이후에,이하 설명되는 공정들을 수행한다. 그 공정들 중 하나는 STI 영역을 제외한 활성 영역에 인 또는 비소를 주입하도록 이온-주입을 수행하는 것이다. 여기서, 주입은 활성 영역의 세로 방향에 평행한 위치로부터 수행되며, STI 측벽을 향하여 기울어진 방향을 갖는다. 이 공정을 수행함으로써, STI 얕은 트렌치의 저부상에서의 이온-주입 영역이 제거된다. 또 다른 공정은 STI 영역을 제외한 활성 영역에 인 또는 비소를 주입하도록 이온-주입을 수행하는 것이며, 그 주입은 활성 영역의 세로 방향에 평행한 위치로부터 수행되며, 그 주입에 대해 소정의 회전각을 갖는 STI 측벽을 향한다. 또한, 또 다른 공정은 소정의 회전을 갖는 STI 측벽을 향하여 붕소 이온을 주입하며, STI 영역을 제외한 활성 영역의 세로 방향에 대해 수직 방향으로 기울어진 방향을 가지는 이온-주입을 수행하는 것이다.
도 1 은 메모리 장치의 셀부에서의 활성 영역 및 워드-라인들의 평면도.
도 2 는 활성 영역의 표면에서의 종래의 캐리어 농도 분포의 샘플 그래프.
도 3 은 셀부에서의 붕소 주입층을 형성하는 공정을 완료한 후의 상태를 나타낸 단면도.
도 4 는 도 3 에 도시된 공정의 다음 상태이며, 저농도의 n-형층을 형성하는 공정을 완료한 후의 상태를 나타낸 단면도.
도 5 는 도 2 에 도시된 공정의 다음 상태이며, 저농도 n-형층을 형성한 후 일부 워드-라인들상에 편차가 발생한 상태를 나타낸 단면도.
도 6 은 종래의 제조 방법에 기초하여 인접 워드-라인과 활성 영역의 중첩 조건에 따른 접합 전계의 변화들을 나타낸 그래프.
도 7 은 본 발명의 일 실시형태에 따른 활성 영역 표면의 캐리어 농도 분포를 나타낸 샘플 그래프.
도 8 은 본 발명의 일 실시형태에 따른 활성 영역 표면의 인 또는 비소의 캐리어 농도 분포의 일 실시형태를 나타낸 샘플 그래프.
도 9 는 셀부에서의 임계 전압 제어층을 형성하는 공정을 완료한 후의 상태를 나타낸 단면도.
도 10 은 도 9 에 도시된 공정의 다음 상태이며, 셀부에서의 레지스트 마스크를 이용하여 인-주입층의 형성을 완료한 후의 상태를 나타낸 단면도.
도 11 은 도 9 에 도시된 공정의 다음 상태이며, 셀부에서의 저농도 n-형층을 형성한 후의 상태를 나타낸 단면도.
도 12 는 본 발명의 일 실시형태에 따른 활성 영역 표면의 붕소 캐리어 농도 분포의 샘플 그래프.
도 13 은 도 9 내지 11 에 도시된 방법과 상이한 방법을 이용하여 수행되는, 셀부에서의 붕소-주입층을 형성하는 공정을 완료한 후의 상태를 나타낸 단면도.
도 14 는 도 13 에 도시된 공정의 다음 상태이며, 셀부에서의 저농도 n-형층을 형성하는 공정을 완료한 후의 상태를 나타낸 단면도.
도 15 는 도 1 과 상이한 메모리 장치의 셀부에서의 활성 영역 및 워드-라인들의 평면도.
도 16 은 셀부의 STI 트렌치-측벽 채널의 n-형 캐리어 농도를 높이기 위한 본 발명에 따른 방법을 나타낸 단면도.
도 17 은 도 15 와 상이한 메모리 장치의 셀부에서의 활성 영역 및 워드-라인들의 평면도.
도 18 은 도 16 에 도시된 방법과 상이하며, 셀부의 STI 트렌치-측벽 채널의 n-형 캐리어 농도를 높이기 위한 본 발명에 따른 방법을 나타낸 단면도.
도 19 는 상기 도시된 방법들과 상이하며, 셀부의 STI 트렌치-측벽 채널의n-형 캐리어 농도를 높이기 위한 본 발명에 따른 방법을 나타낸 단면도.
도 20 은 셀부의 STI 트렌치-측벽 채널의 p-형 캐리어 농도를 높이기 위한 본 발명에 따른 방법을 나타낸 단면도.
* 도면의 주요 부분에 대한 부호의 설명*
1, 22 : 활성 영역2, 3, 4, 5 : 워드-라인
6, 7, 8 : 확산층9 : STI층
10 : 주입-스루막11 : p-형 웰층
12 : 임계 전압 제어층13 : 레지스트 마스크
14, 23 : 인-주입층15 : 게이트 산화막
16 : W/WN막17 : 다결정 실리콘층
18 : SiN막19, 21 : 저농도 n-형층
20, 26 : 붕소 주입층24 : STI 트렌치
25 : SiN 마스크
이하, 본 발명에 따른 실시형태들을 첨부된 도면을 참조하여 자세히 설명한다.
도 1 을 참조하여, 본 발명의 제 1 실시형태에 따른 반도체 장치에 대하여 설명한다. 도 1 은 활성 영역 (1) 및 워드-라인들 (2 내지 5) 를 나타낸 것이다.
워드-라인들 (2 내지 5) 는 병렬로 배열되며, 워드-라인들 (4, 2, 3, 및 5) 의 순서로 배열된다. 활성 영역 (1) 은 확산층들 (7, 6, 및 8) 을 구비하며, 각각은 워드-라인들 (4, 2, 3, 및 5) 사이에 각각 개재된다. 워드-라인들 (2 및 3) 사이의 확산층 (6) 은 콘택을 통하여 비트-라인에 접속된다. 워드-라인들 (2 및 4) 사이의 확산층 (7) 은 콘택을 통하여 캐피시터부에 접속되며, 워드-라인들 (3 및 5) 사이의 확산층 (8) 은 콘택을 통하여 캐패시터부에 접속된다. 이 경우, 셀부는 2 개의 셀 트랜지스터들을 구비한다. 일 트랜지스터는 워드-라인 (2) 를 게이트 전극으로 가지며, 확산층들 (6 및 7) 을 각각 소스 및 드레인으로 가진다. 또 다른 트랜지스터는 워드-라인 (3) 을 게이트 전극으로 가지며, 확산층들 (6 및 8) 을 각각 소스 및 드레인으로 가진다. 따라서, 확산층 (6) 은 2 개의 트랜지스터들의 소스 및 드레인을 위해 공통으로 이용되며, 비트-라인에 접속된다.
도 1 과 함께 도 7 을 참조하여, 본 발명에 따른 반도체 메모리 장치에서의 활성 영역 (1) 의 기판 표면의 캐리어 농도 분포 상태에 대하여 설명한다. 도 7 은 도 1 의 라인 A-A 를 따라 절단된 활성 영역 (1) 의 기판 표면에서의 캐리어 농도 분포를 나타낸 것이다.
워드-라인 (2 및 3) 에 대한 영역들 (2a 및 3a) 는 각각 약 1x1012/cm2의 농도를 갖는 p-형층들이다. MOS 트랜지스터의 임계 전압은 워드-라인들 (2 및 3) 의 게이트 전극에 의해 결정된다. 워드-라인들 (2 및 3) 사이의 영역 (6a) 는 약 1x1012/cm2의 농도를 갖는 n-형층이다. 비트-라인에 접속되는 콘택부의 농도는, 콘택 플러그 (contact plug) 를 이용하여, 다결정 실리콘으로부터의 인의 확산에 의해 매우 상승한다.
워드-라인들 (2 및 4) 사이의 영역 (7a) 는 n-형층이며, 자기 워드-라인(2) 근처의 측면 보다 인접 워드-라인 (4) 근처의 측면에서 더 높은 농도를 가진다. 동일한 방식으로, 워드-라인들 (3 및 5) 사이의 영역 (8a) 도 n-형층이며, 또한, 자기 워드-라인 (3) 근처의 측면 보다 인접 워드-라인 (5) 근처의 측면에서 더 높은 농도를 가진다. 예를 들어, 자기 워드-라인들 (2 및 3) 근처의 측면들의 농도는 1.5x1012/cm2이며, 인접 워드-라인들 (4 및 5) 근처의 측면들의 농도는 3x1012/cm2이다. 캐패시터부에 접속되는 콘택부의 농도는 콘택 플러그의 다결정 실리콘으로부터의 인 주입에 의해 매우 상승한다.
따라서, 비록 인접 워드-라인 (4 또는 5) 가 리소그라피의 편차로 인해 활성 영역 (1) 상에서 중첩되더라도, 인접 워드-라인들 (4 및 5) 근처 측면의 각 영역들 (7a 및 8a) 에서의 n-형층은 공핍되지 않는다.
도 7 에 도시된 캐리어 농도 분포, 즉, 셀 트랜지스터의 n-형 확산층들 (7 및 8) 에 대응하는 영역들 (7a 및 8a) 의 인접 워드-라인들 (4 및 5) 근처의 측면에서의 높은 농도, 를 실현하기 위하여 다음 방법들을 이용한다.
제 1 방법은 임계 전압 제어용 붕소 이온-주입 공정의 전후에 인접 워드-라인들 (4 및 5) 근처의 측면을 향하여 인 또는 비소의 이온-주입을 수행하는 것이다. 그 결과, 인 또는 비소에 의해 도 8 에 도시된 바와 같은 n-형 불순물 농도 분포를 획득한다.
도 1 및 7 과 함께 도 9 내지 11 을 참조하여, 제 1 방법에 대해 설명한다.
도 9 를 참조하면, 제 1 공정은 실리콘 기판에 저부의 측벽들 및 주입-스루막 (10) 을 제조하도록 얕은 트렌치를 제공하는 STI층 (9) 를 형성하는 것이다. 그 후, 주입-스루막 (10) 을 통하여 붕소 이온-주입을 실행하여, p-형 웰층 (11) 을 형성한다. 그 후, BF2, 45keV, 및 1x1012/cm2의 조건으로 임계 전압 제어용 붕소 이온을 주입함으로써, 임계 전압 제어층 (12) 를 형성한다. 또한, 도 9 의 상태는 저농도의 n-형 불순물을 형성한 것을 나타낸다.
도 10 을 참조하면, 다음 공정은 STI층 (9) 의 얕은 트렌치 측벽들 보다 더 내측의 위치 및 STI층 (9) 의 주입-스루막 (10) 상에 위치하는 레지스트 마스크 (resist mask; 13) 을 형성하는 것이다. 즉, 레지스트 마스크 (13) 은 인접 워드-라인들 근처의 활성 영역내에 형성되며, 인 이온-주입을 위한 공간을 갖는다. 그 후, 레지스트 마스크 (13) 을 이용하여 인-주입층 (14) 를 형성하여, 10keV 및 3x1012/cm2으로 STI층 (9) 상에 형성된 인접 워드-라인들 근처의 활성 영역내에 인을 주입한다. 인 주입에 있어서, 다음 공정에서 수행되는 열처리로 인해 임계 전압이 감소되는 위험이 있다. 그 위험을 피하기 위해, 20keV 및 1x1012/cm2의 조건에서 비소 주입 공정을 수행한다.
도 11 을 참조하면, 다음 공정은 주입-스루막 (10) 을 구비한 STI층 (9) 의 표면상에 게이트 산화막 (15) 를 형성하는 것이다. 이후, W/WN막 (16) 및 다결정 실리콘 (17) 으로 이루어진 게이트 전극층이 형성된다. W/WN막 (16) 상의 SiN막 (18) 을 패턴닝한 후, SiN막 (18) 을 마스크로 이용하여 W/WN막 (16) 및 다결정 실리콘을 패터닝함으로써 게이트 전극을 형성한다. 그 후, 수증기를 함유한 수소 기체내에서 열산화 (thermal oxidation) 를 수행한다. 다결정 실리콘 (17) 의 측벽들을 형성하는 기판 표면 및 n-형 확산층의 일부가 산화된다. 그 후, 저농도 n-형층 (19) 를 셀 트랜지스터의 소스 및 드레인으로서 형성하기 위하여 20keV 및 2x1012/cm2의 조건에서 비소 이온-주입을 실행한다.
DRAM 제조의 다음 공정은 통상의 DRAM 제조 공정들과 실질적으로 유사하다. 따라서, 그에 대한 설명은 생략한다.
인의 주입에 의해 획득된 도즈량 (dose quantity) 은 자기 워드-라인들 (2 및 3) 근처의 일부에서는 저농도의 n-형용으로 2x1012/cm2이며, 인접 워드-라인 근처의 일부에서는 인-주입층 (19) 용으로 2x1012/cm2이다. 따라서, 도 8 에 도시된 농도 분포를 획득한다.
도 7 에 도시된 캐리어 농도 분포를 실현하기 위한 제 2 방법은 인접 워드-라인 근처의 일부에서 셀 트랜지스터의 p-형 기판 농도를 감소시키는 것이다.
도 13 에 도시된 바와 같이, 셀 트랜지스터의 임계 전압 제어용 붕소 이온-주입은 인접 워드-라인의 측면에서는 수행되지 않는다. 이 방법에 의해, 도 12 에 도시된 붕소 농도 분포를 획득한다.
이하, 도 1 및 7 과 함께 도 12 내지 14 를 참조하여, 제 2 방법을 설명한다.
도 12 에 도시된 붕소 농도 분포를 획득하기 위하여, 제 1 방법과 동일하게,도 9 에 도시된 바와 같이 p-형 웰층 (11) 을 형성한다.
도 13 을 참조하면, 임계 전압을 제어용으로 BF2, 45keV, 1x1012/cm2의 붕소 이온 주입을 수행한다. 여기서, 레지스트 마스크 (13a) 를 이용하여, STI층 (9) 상에 형성된 인접 워드-라인 근처의 일부에는 이온 주입을 수행하지 않는다. 이러한 목적으로, 레지스트 마스크 (13a) 는 STI층 (9) 의 저부에서의 얕은 트렌치내에 붕소 이온 주입 영역을 가진다. 붕소 이온을 그 영역 내에 주입함으로써 형성되는 붕소 주입층 (20) 과 도 13 에 도시된 STI층 (9) 의 얕은 트렌치 측벽 사이에 공간이 남겨진다.
도 14 를 참조하여 계속 설명한다. 붕소 주입층 (20) 을 형성한 후, STI층 (9) 의 주입-스루막 (10) 의 표면상에 게이트 산화막 (15) 을 형성한다. 그 후, W/WN막 (16) 및 다결정 실리콘막 (17) 을 구비한 게이트 전극층을 형성한다. W/WN막 (16) 상의 SiN막 (18) 을 패터닝함으로써 게이트 전극을 형성한 후, SiN막 (18) 을 마스크로 이용하여 W/WN막 (16) 및 다결정 실리콘막 (17) 을 패터닝한다. 게이트 전극을 형성한 후, 수증기를 함유한 수소 기체내에서 열산화를 수행하여, 다결정 실리콘 (17) 의 측벽 및 n-형 확산층의 기판 표면을 산화시킨다. 그 후, 도 14 에 도시된 셀 트랜지스터의 소스 및 드레인이 되는 저농도 n-형층 (21) 를 형성하기 위하여 인 이온 주입 (10keV 및 2x1013/cm2) 을 수행한다.
비록 제 1 및 제 2 방법을 개별적으로 설명하였으나, 이들 2 방법은 결합될 수 있다.
도 7 에 도시된 바와 같이, 활성 영역 표면의 캐리어 농도 분포를 실현할 수 있음에 따라, 비록 인접 워드-라인이 중첩부와 함께 도 1 에 도시된 활성 영역상에 배치되더라도 공핍의 발생을 피할 수 있다. 더욱이, 리프레시 특성은 인접 워드-라인 전위의 영향을 받지 않는다. 리프레시 특성의 능력은 자기 워드-라인의 말단 및 인접 워드-라인의 말단 모두의 접합 전계들에 의해 결정된다. 따라서, 인접 워드-라인 말단의 영향이 방지된 경우에는, 리프레시 특성의 능력은 그에따라 개선된다.
이후, 도 15 내지 20 을 참조하여, 도 8 에 도시된 인 또는 비소의 농도 분포를 획득하기 위한 본 발명의 제 2 실시형태에 따른 반도체 메모리 장치에 대하여 설명한다.
도 15 를 참조하면, STI (얕은 트렌치 분리) 용의 얕은 트렌치를 형성한 직후, 인 또는 비소의 이온-주입을 수행한다. 여기서, 인 또는 비소는 STI 영역을 제외한 활성 영역 (22) 을 따라 평행 및 세로 방향으로 주입되어, 활성 영역 (22) 의 세로 말단부에 인- 또는 비소-주입층 (23) 을 형성한다.
이하, 도 16 을 참조하여, 상술한 주입층 (23) 을 형성하는 공정을 설명한다.
도 16 에 도시된 바와 같이, STI 트렌치 (24) 를 형성한 후, SiN 마스크 (25) 를 관통하여 인 이온-주입을 수행한다. 이 공정에서, 이온-주입은 주입 깊이가 약 50 ㎚ 가 되도록 수행되어야 한다. 도 16 은 도 15 에 도시된 라인 B-B 를 따라 절단한 단면도이다. 이 단면에서, STI 트렌치의 폭은 450 ㎚ 이며, SiN 마스크 (25) 의 막 두께는 약 120 ㎚ 이다. 따라서, 주입각은 15 도이다. 이온-주입 조건은 인의 경우에는 5keV 및 3x1013/cm2이며, 비소의 경우에는 10keV 및 2x1013/cm2이다.
이 공정 동안, 인 또는 비소 이온은 도 15 에 도시된 활성 영역 (22) 의 짧은 방향 (short hand direction) 으로는 좀처럼 주입되지 않는다. 이것은 Si 측벽을 향하여 작은 각도로 이온을 방출하면 대부분의 이온이 반사되기 때문이다. 다음 공정들 동안, 이온 주입의 시드 (seed) 는 STI 트렌치 벽의 측벽의 라이너 산화 (liner oxidation), 그 트렌치를 매입한 후의 고밀도화 (densifying), 충분한 주입 후의 어닐링, 게이트 산화, 및 기타 단계들에 의해 재분배된다. 기판 표면 근처의 농도는 감소한다. 이온 방사조도 (ion irradiation) 량의 설정은 그 농도의 감소를 고려하여 제어한다.
상술한 이온-주입은 STI 트렌치 (24) 의 저부들 (도 17 에 도시된 음영부) 내에 이온을 주입하도록 수행한다. 따라서, 이온 주입 후, 이온-주입부들을 제거하기 위하여 더 깊은 트렌치를 제조하는 공정을 수행해야 한다. 이온-주입부들이 완전히 제거될 수 없는 경우에는, 이온 주입부들은 라이너 산화에 의해 산화막 내에 포함될 수도 있다.
이하, 도 18 을 참조하여 도 17 에 도시된 STI 트렌치 (24) 의 저부를 제외하여 이온-주입을 수행하기 위한 방법에 대하여 설명한다. 특정 영역을 피하고 원하는 영역에 주입을 수행하기 위해서는, 주입 방향을 회전 및 변경해야 한다.예를 들어, 도 18 에서, 주입각은 활성 영역 (22) 의 세로 방향에 대해 약 8 도 회전되었다.
도 19 는 도 18 의 라인 D-D 를 따라 절단한 단면도를 나타낸 것이다. 도 19 에서는, 주입 마스크인 SiN 마스크 (25) 를 관통하여 약 50 ㎚ 의 주입 깊이를 획득하도록 이온 주입각을 5 도로 선택하였다. 여기서, 회전된 각으로 이온-주입 공정을 4 회 수행하였다. 각 회전당 인 주입용 방사 조도량은 7.5x1012/cm2및 각 회전당 비소 주입용 방사 조도량은 5x1012/cm2로 주어졌다.
이하, 도 20 은 도 15 에 도시된 라인 C-C 에 따라 절단한 단면도를 나타낸 것이다. 붕소 주입층 (26) 은 활성 영역 (22) 의 세로 방향에 대해 수직 방향으로 방출되고 기울어진 선을 갖는 STI 트렌치 (24) 의 측벽을 향하는 붕소 이온-주입에 의해 형성된다. 따라서, 도 12 에 도시된 바와 같은 붕소 농도 분포를 획득할 수 있다.
도 20 에 도시된 바와 같이, SiN 마스크를 관통하는 붕소 이온-주입의 기울어진 각은 약 50 ㎚ 의 주입 깊이가 되도록 선택된다. 도 20 의 단면도에서, STI 트렌치 (24) 는 약 450 ㎚ 의 폭을 가지며, SiN 마스크 (25) 는 약 120 ㎚ 의 두께를 갖는다. 이 경우, 주입각은 15 도로 고정된다. 붕소 이온 주입의 조건은 10keV 및 1x1013/cm2로 설정한다. 이 때, 활성 영역 (22) 의 세로 방향의 말단부들에게는 이온-주입을 수행하지 않는다.
상술한 붕소 주입 수행의 이점은, 임계 전압을 제어하는 이온 주입의 방사량(amount of radiation) 이 7.5x1012/cm2로 감소하는 경우조차도, 전술한 실시형태들에서 설명한 것과 실질적으로 동일한 임계 전압을 획득할 수 있는 것이다. 방사량은 임계 전압을 제어하기 위한 주입의 방사량을 더 감소시키도록 붕소의 기울어진 주입의 에너지를 상승함으로써 조정할 수도 있다. 또한, 만약 조건이 되면, 셀 트랜지스터의 임계 전압을 제어하기 위한 주입 공정을 생략할 수도 있다.
상술한 바와 같이, 주입 공정을 완료한 후, 통상의 공정을 이용하여 STI 트렌치를 형성한다. 이후, 셀 트랜지스터를 제조하기 위하여 도 9 내지 11 에 도시된 공정들을 수행한다. 상술한 붕소 이온-주입 공정 수행의 이점은, 비록 임계 전압을 제어하는 이온 주입의 방사량이 7.5x1012/cm2로 감소하더라도, 제 1 실시형태에서 설명한 것과 실질적으로 동일한 임계 전압을 획득할 수 있는 것이다. 다음 공정들의 설명은, 통상의 DRAM 제조 공정들이 수행되기 때문에, 생략한다.
2 개의 이온-주입 공정을 수행할 수 있으며, 그 중 하나는 활성 영역 (22) 의 양 말단부에 인 또는 비소 이온을 주입하는 것이고, 다른 하나는 활성 영역 (22) 에서 수직 방향으로 붕소 이온을 주입하는 것이다.
상술한 실시형태들에서, 활성 영역 표면상에 캐리어 농도 분포가 도 7 에 도시된 바와 같이 획득되는 경우에는, 비록 인접 워드-라인이 활성 영역상에 배치되더라도 공핍이 발생되지 않을 수도 있다. 즉, 인접 워드-라인 전위는 어떠한 영향도 미치지 않는다. 리프레시 특성의 능력은 자기 워드-라인 및 인접 워드-라인 모두의 접합 전계들에 의해 결정되므로, 인접 워드-라인의 영향이 감소함에따라 리프레시 특성은 개선된다.
또한, 붕소 이온 주입이 세로 방향에 대해 수직 방향으로 STI 영역 이외의 활성 영역에서 수행되고 활성 영역을 향하여 기울어진 라인을 가질 때, 셀 트랜지스터의 임계 전압을 제어하는 붕소 이온-주입의 방사량을 감소시킬 수 있으며, 접합 전계도 감소시킬 수 있다.
이와 같이, DRAM 의 셀 트랜지스터의 구조에 대하여 설명하였으나, 당업자는 본 발명을 다양한 방식으로 용이하게 적용할 수 있다. 예를 들어, 본 발명은 고밀도의 셀 구조를 구비하는 장치 등의 다른 종류의 반도체 메모리 장치에도 적용할 수 있다.
상술한 바와 같이, 본 발명에 의하면, 인접 셀의 워드-라인들 및 자기 셀의 워드-라인들이 셀 트랜지스터 내에서 서로 인접하게 배치되는 n-형 확산층은 자기 셀의 워드-라인 근처의 측면보다 인접 셀의 워드-라인 근처의 측면에서 더 높은 n-형 캐리어 농도 가지며, p-형 기판은 자기 셀의 워드-라인 근처의 측면보다 인접 셀의 워드-라인 근처의 측면에서 더 낮은 p-형 캐리어 농도를 가지기 때문에, 리프레시 특성의 저하를 방지할 수 있고 인접 워드-라인의 영향을 방지할 수 있다. 따라서, 패키징 및 리플로잉 공정 후에 발생할 수 있는 불량율을 감소시킬 수 있다.
Claims (9)
- 인접 셀의 워드-라인 및 자기 셀의 워드-라인이 서로 인접하게 형성되는 셀 -트랜지스터 구조를 갖는 반도체 메모리 장치에 있어서,인접 셀의 워드-라인 근처의 영역 보다는 자기 셀의 워드-라인 근처의 영역에서 더 낮은 n-형 캐리어 농도를 갖는 n-형 확산층을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 인접 셀의 워드-라인 및 자기 셀의 워드-라인이 서로 인접하게 형성되는 셀 -트랜지스터 구조를 갖는 반도체 메모리 장치에 있어서,인접 셀의 워드-라인 근처의 영역 보다는 자기 셀의 워드-라인 근처의 영역에서 더 낮은, 인 또는 비소에 의해 획득되는, n-형 불순물 농도를 갖는 n-형 확산층을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 인접 셀의 워드-라인 및 자기 셀의 워드-라인이 서로 인접하게 형성되는 셀 -트랜지스터 구조를 갖는 반도체 메모리 장치에 있어서,인접 셀의 워드-라인 근처의 영역 보다는 자기 셀의 워드-라인 근처의 영역에서 더 높은, 붕소에 의해 획득되는, n-형 불순물 농도를 갖는 n-형 확산층을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 셀-트랜지스터 구조를 갖는 반도체 메모리 장치에 있어서,고농도의 붕소를 갖는 STI (얕은 트렌치 분리) 트렌치의 측벽 채널을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 셀-트랜지스터 구조를 갖는 반도체 메모리 장치를 제조하는 방법에 있어서,게이트 산화 단계 이전에,인접 셀의 워드-라인 및 자기 셀의 워드-라인을 형성하는 n-형 확산층에서, 마스크를 이용하여, 인접 셀의 인접 워드-라인 근처의 활성 영역내에 인 또는 비소를 주입하는 이온-주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 셀-트랜지스터 구조를 갖는 반도체 메모리 장치를 제조하는 방법에 있어서,SiN 마스크를 이용하여, STI (얕은 트렌치 분리) 에 의해 얕은 트렌치를 형성한 직후에;STI 영역 이외의 활성 영역의 세로 방향에 평행한 지점로부터 기울어진 라인을 갖는 STI 측벽을 향하여, 인 또는 비소를 이온-주입하는 단계, 및STI 얕은 트렌치의 저부의 이온-주입된 영역을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 셀-트랜지스터 구조를 갖는 반도체 메모리 장치를 제조하는 방법에 있어서,SiN 마스크를 이용하여, STI (얕은 트렌치 분리) 에 의해 얕은 트렌치를 형성한 직후에;소정의 각으로 회전하여, STI 영역 이외의 활성 영역의 세로 방향에 평행한 지점로부터 기울어진 라인을 갖는 STI 측벽을 향하여, 인 또는 비소를 이온-주입하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 셀-트랜지스터 구조를 갖는 반도체 메모리 장치를 제조하는 방법에 있어서,게이트 산화 단계 이전에,인접 셀의 워드-라인 및 자기 셀의 워드-라인을 형성하는 n-형 확산층에서, 마스크를 이용하여, 인접 셀의 인접 워드-라인 근처 영역 이외의 활성 영역내에 인을 주입하는 이온-주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 제조 방법.
- 셀-트랜지스터 구조를 갖는 반도체 메모리 장치를 제조하는 방법에 있어서,SiN 마스크를 이용하여, STI (얕은 트렌치 분리) 에 의해 얕은 트렌치를 형성한 직후에;STI 영역 이외의 활성 영역의 세로 방향에 평행한 지점로부터 기울어진 라인을 갖는 STI 측벽을 향하여, 인 또는 비소를 이온-주입하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 장치 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002216112A JP2004063527A (ja) | 2002-07-25 | 2002-07-25 | 半導体記憶装置およびその製造方法 |
| JPJP-P-2002-00216112 | 2002-07-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040010405A true KR20040010405A (ko) | 2004-01-31 |
Family
ID=31184565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030051566A KR20040010405A (ko) | 2002-07-25 | 2003-07-25 | 반도체 메모리 장치 및 그 제조 방법 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20040209431A1 (ko) |
| JP (1) | JP2004063527A (ko) |
| KR (1) | KR20040010405A (ko) |
| DE (1) | DE10334101A1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111863606A (zh) * | 2020-07-28 | 2020-10-30 | 哈尔滨工业大学 | 一种抗辐射功率晶体管及其制备方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4578785B2 (ja) * | 2003-05-21 | 2010-11-10 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| KR100745074B1 (ko) * | 2005-12-28 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 장치 |
| KR100870297B1 (ko) * | 2007-04-27 | 2008-11-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5482881A (en) * | 1995-03-14 | 1996-01-09 | Advanced Micro Devices, Inc. | Method of making flash EEPROM memory with reduced column leakage current |
| US5607874A (en) * | 1996-02-02 | 1997-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for fabricating a DRAM cell with a T shaped storage capacitor |
| JPH11330418A (ja) * | 1998-03-12 | 1999-11-30 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2001144192A (ja) * | 1999-11-12 | 2001-05-25 | Nec Corp | 半導体装置及びその製造方法 |
| US6366489B1 (en) * | 2000-08-31 | 2002-04-02 | Micron Technology, Inc. | Bi-state ferroelectric memory devices, uses and operation |
-
2002
- 2002-07-25 JP JP2002216112A patent/JP2004063527A/ja active Pending
-
2003
- 2003-07-24 US US10/626,095 patent/US20040209431A1/en not_active Abandoned
- 2003-07-25 KR KR1020030051566A patent/KR20040010405A/ko not_active Application Discontinuation
- 2003-07-25 DE DE10334101A patent/DE10334101A1/de not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111863606A (zh) * | 2020-07-28 | 2020-10-30 | 哈尔滨工业大学 | 一种抗辐射功率晶体管及其制备方法 |
| CN111863606B (zh) * | 2020-07-28 | 2023-05-05 | 哈尔滨工业大学 | 一种抗辐射功率晶体管及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20040209431A1 (en) | 2004-10-21 |
| JP2004063527A (ja) | 2004-02-26 |
| DE10334101A1 (de) | 2004-02-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5439835A (en) | Process for DRAM incorporating a high-energy, oblique P-type implant for both field isolation and punchthrough | |
| US7381612B2 (en) | Method for manufacturing semiconductor device with recess channels and asymmetrical junctions | |
| US6300188B1 (en) | Fabrication process for reduced area storage node junction | |
| US7244650B2 (en) | Transistor and method for manufacturing the same | |
| US20100120213A1 (en) | Embedded DRAM with multiple gate oxide thicknesses | |
| KR100525915B1 (ko) | 반도체 소자의 소자분리막 형성 방법 | |
| US6875666B2 (en) | Methods of manufacturing transistors and transistors having an anti-punchthrough region | |
| JP5628471B2 (ja) | 半導体装置及び半導体装置の製造方法 | |
| KR20040010405A (ko) | 반도체 메모리 장치 및 그 제조 방법 | |
| US6087213A (en) | Semiconductor memory device and manufacturing method thereof | |
| US20060223292A1 (en) | Method of manufacturing semiconductor device | |
| KR100571655B1 (ko) | 랜딩 플러그 콘택 구조를 가진 반도체 소자 제조방법 | |
| US6828614B2 (en) | Semiconductor constructions, and methods of forming semiconductor constructions | |
| KR100513445B1 (ko) | 반도체 장치의 제조방법 | |
| KR20030063095A (ko) | 반도체 장치 및 그 제조 방법 | |
| KR100466193B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| US7674676B2 (en) | Semiconductor device manufacturing method for forming diffused layers by impurity implantation using gate wiring layer mask | |
| KR100449254B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100707800B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100406589B1 (ko) | 반도체 소자의 제조방법 | |
| KR100434955B1 (ko) | 반도체 소자의 ｃｍｏｓ 및 그 제조 방법 | |
| KR100745930B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100207809B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| KR100449255B1 (ko) | 반도체 소자의 제조 방법 | |
| US20040097027A1 (en) | Method for manufacturing semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |