JPH09246396A

JPH09246396A - 半導体集積回路装置およびその製造方法

Info

Publication number: JPH09246396A
Application number: JP8050174A
Authority: JP
Inventors: Katsuhiko Ichinose; 勝彦一瀬; Kenichi Kikushima; 健一菊島; Masaya Iida; 雅也飯田; Kazue Sato; 和重佐藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-03-07
Filing date: 1996-03-07
Publication date: 1997-09-19

Abstract

(57)【要約】【課題】情報処理部と情報記憶部が同一基板内に形成
される半導体集積回路装置の動作速度とソフトエラー耐
性および集積度を向上する。【解決手段】半導体基板１の主面に形成した第１のＭ
ＩＳＦＥＴＱｎ₁，Ｑｐ₁のソースおよびドレインを構
成するｐ形半導体領域９，ｎ形半導体領域１４を、第２
のＭＩＳＦＥＴＱｎ₂，Ｑｐ₂のｐ形半導体領域１５，
ｎ形半導体領域１６よりも、ゲート電極６の下部のチャ
ネル領域の中央部寄りに形成し、第１のＭＩＳＦＥＴＱ
ｎ₁，Ｑｐ₁のｐ形半導体領域９，ｎ形半導体領域１４
の不純物濃度を、第２のＭＩＳＦＥＴＱｎ₂，Ｑｐ₂の
ｐ形半導体領域１５，ｎ形半導体領域１６よりも、低く
する。そして、第１のＭＩＳＦＥＴにより半導体集積回
路装置の情報処理部を構成し、第２のＭＩＳＦＥＴによ
り半導体集積回路装置の情報記憶部を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特にＭＩＳＦＥＴ(Metal
Insulator Semiconductor Field Effect Transistor)
を情報記憶及び論理演算に使用する半導体集積回路装置
に適用して有効な技術に関するものである。

【０００２】

【従来の技術】メモリやマイクロプロセッサに代表され
るＬＳＩの高集積化、高性能化を実現するためには、Ｌ
ＳＩを構成する素子の微細化技術、高性能化技術が不可
欠である。現在、ＬＳＩを構成する素子としては主にＭ
ＩＳＦＥＴが使用されていることから、ＭＩＳＦＥＴの
微細化および高性能化を実現する技術の検討が試みられ
ている。

【０００３】ここで、ＭＩＳＦＥＴの微細化によってチ
ャネル長が短くなると、ソース領域とドレイン領域の空
乏層同士が接触してしまうためにゲート電圧の制御が不
可能となってしまういわゆるパンチスルーの問題が存在
することが知られている。

【０００４】このパンチスルーの問題を解決しようとす
る従来技術として、特開昭６１−２４１９６７号公報に
記載されたＭＩＳＦＥＴ構造がある。

【０００５】この公報に記載されたＭＩＳＦＥＴ構造
は、次のようなものである。

【０００６】ｐ形半導体基板の表面には、ゲート絶縁膜
を介してゲート電極が設けられており、ゲート電極の側
面にはサイドウォール・スペーサ（側壁絶縁膜）が設け
られている。このサイドウォール・スペーサの下部のｐ
形半導体基板の表面には、チャネル領域に接する低不純
物濃度のｎ^-形半導体領域が設けられており、さらにそ
の外側には、高不純物濃度のｎ⁺形半導体領域が設けら
れている。そして、この低不純物濃度のｎ^-形半導体領
域の下部のｐ形半導体基板に、この半導体基板よりも不
純物濃度の高いｐ⁺形半導体領域を設けたものである。
つまり、このＭＩＳＦＥＴは、低不純物濃度のｎ^-形半
導体領域と高不純物濃度のｎ⁺形半導体領域とでソース
領域、ドレイン領域を構成した、いわゆるＬＤＤ(Light
ly dopeddrain) 構造で構成され、さらにこのソース領
域、ドレイン領域の低不純物濃度のｎ^-形半導体領域の
下部のｐ形半導体基板にこの半導体基板よりも不純物濃
度の高いｐ⁺形半導体領域（ポケット領域ともいう）が
設けられている。

【０００７】周知のように、ＬＤＤ構造によれば、チャ
ネルホットエレクトロンによるＭＩＳＦＥＴの特性劣化
を防止し、さらにはチャネル長を短くした短チャネルＭ
ＩＳＦＥＴを得ることができる。そして、ＬＤＤ構造の
低不純物濃度のｎ^-形半導体領域の下部にポケット領域
を設けたことにより、その上部のｎ^-形半導体領域との
間に形成されるｐｎ接合の空乏層の伸びを抑えることが
でき、パンチスルーを防止することができる。その結
果、ＭＩＳＦＥＴのチャネル長をさらに短くした短チャ
ネルＭＩＳＦＥＴを得ることができる。

【０００８】このポケット領域は、一般にイオン注入に
より不純物を導入して形成されるものである。通常は半
導体基板に対して垂直に不純物イオンを注入するが、Ｉ
ＥＥＥ発行、ＩＥＤＭ９４予稿集、ｐ７５〜ｐ７８に掲
載の論文「A 0.1 - μm CMOSTechnology with Tilt - I
mplanted Punchthrough Stopper(TIPS)」には、半導体
基板に対して斜めに不純物イオンを注入し、ＭＩＳＦＥ
Ｔの動作速度を向上する技術が示されている。

【０００９】

【発明が解決しようとする課題】ＭＩＳＦＥＴのポケッ
ト領域を形成するに際して、前記の半導体基板に対して
斜めにイオン注入を行なう技術を用いる場合には、垂直
にイオン注入する場合に比べて、マスクとなるゲート電
極の下部に、より多くの不純物が注入されることとな
り、ポケット領域の不純物濃度を低減することが可能と
なる。その結果、斜めイオン注入によりポケット領域を
形成したＭＩＳＦＥＴでは、そのソースおよびドレイン
と半導体基板との間の接合容量の低減を図ることがで
き、そのようなＭＩＳＦＥＴは、より高速な動作が要求
される論理演算回路に適用して有効な素子となる。

【００１０】しかしながら、斜めイオン注入によりポケ
ット領域を形成する技術では、イオン注入時のマスク材
により注入イオンの影が形成されるいわゆるシャドウイ
ングという問題を生じる。このため、シャドウイングの
影響を受けないよう、ＭＩＳＦＥＴの隣接間隔を一定間
隔以上に保つ必要が生じ、その配置設計において制約を
受けることとなる。

【００１１】すなわち、斜めイオン注入によりポケット
領域を形成したＭＩＳＦＥＴを用いる半導体集積回路装
置は、高速動作させることは可能となるが、その集積度
を向上することは難しくなる。

【００１２】ところで、同一チップ内に情報記憶部と、
情報の書き込み、読み出し処理あるいは情報の論理的な
処理を行う情報処理部とを有する半導体集積回路装置で
は、情報処理部においてはそれを構成するＭＩＳＦＥＴ
の高速動作が要求されるものの、情報記憶部においては
高速性はあまり要求されず、高い情報保持性能への要求
から、むしろそれを構成するＭＩＳＦＥＴの接合容量が
大きいことが望ましい。

【００１３】つまり、同一チップ内に情報記憶部および
情報処理部を有する半導体集積回路装置に、斜めイオン
注入によるポケット領域形成法を採用した場合には、情
報処理部においては、接合容量を低減し、高速処理が可
能とすることができるが、情報記憶部においては、ＭＩ
ＳＦＥＴの配置に制約を受け、ＭＩＳＦＥＴ間の距離を
縮小してより多くの情報を同じ面積で記憶できるように
することが困難となるのに加え、ＭＩＳＦＥＴの接合容
量が低下することによるα線等に起因するソフトエラー
の増大をもたらす確率が高くなる。

【００１４】逆に、垂直イオン注入によるポケット領域
形成法を採用した場合には、情報記憶部においては、Ｍ
ＩＳＦＥＴの配置に制約を受けず、ＭＩＳＦＥＴ間の距
離を縮小してより多くの情報を記憶することが可能とな
り、ソフトエラーに対する耐性が向上するものの、情報
処理部においては、ＭＩＳＦＥＴの接合容量が増加し、
高速処理が困難となる。

【００１５】本発明の目的は、同一基板内に情報記憶部
および情報処理部を有する半導体集積回路装置の性能と
集積度を向上することにある。

【００１６】本発明の他の目的は、半導体集積回路装置
の情報処理部を構成するＭＩＳＦＥＴの動作速度を向上
することができるＭＩＳＦＥＴの構造とその製造方法と
を提供することにある。

【００１７】本発明のさらに他の目的は、半導体集積回
路装置の情報記憶部を構成するＭＩＳＦＥＴの集積度と
ソフトエラー耐性を向上することができるＭＩＳＦＥＴ
の構造とその製造方法とを提供することにある。

【００１８】本発明のさらに他の目的は、情報処理部を
構成する前記ＭＩＳＦＥＴと情報記憶部を構成する前記
ＭＩＳＦＥＴとを同一基板に製造することができる製造
方法を提供することにある。

【００１９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２１】（１）本発明の半導体集積回路装置は、同
一の半導体基板内に第１および第２のＭＩＳＦＥＴを有
する半導体集積回路装置であって、第１および第２のＭ
ＩＳＦＥＴは、第１導電形の半導体基板の主面上にゲー
ト絶縁膜を介して設けられたゲート電極と、ゲート電極
の両側の半導体基板の主面に設けられた第２導電形の第
１半導体領域と、第１半導体領域とゲート電極の下部の
チャネル領域との間に設けられ、第１半導体領域よりも
不純物濃度の低い第２導電形の第２半導体領域と、第１
半導体領域および第２半導体領域を取り囲むように設け
られ、前記半導体基板よりも不純物濃度の高い第１導電
形の第３半導体領域とを備え、第１のＭＩＳＦＥＴにお
ける第３半導体領域の不純物濃度は、第２のＭＩＳＦＥ
Ｔにおける第３半導体領域の不純物濃度より低く、か
つ、第１のＭＩＳＦＥＴにおける第３半導体領域は、第
２のＭＩＳＦＥＴにおける第３半導体領域よりも、チャ
ネル領域の中央部寄りに形成されたものである。

【００２２】このような構成の半導体集積回路装置によ
れば、それを構成するＭＩＳＦＥＴは、そのソースおよ
びドレインを、第１半導体領域と第２半導体領域とで構
成されるＬＤＤ構造に加えて第３半導体領域を有する構
造としたため、そのゲート電極下部のチャネル領域にお
いてソースおよびドレインからの空乏層の拡がりを抑制
することができ、チャネル長を短くした短チャネルＭＩ
ＳＦＥＴとすることができる。

【００２３】また、第１のＭＩＳＦＥＴの第３半導体領
域を、第２のＭＩＳＦＥＴの第３半導体領域よりもチャ
ネル領域の中央部寄りに形成し、第３半導体領域の不純
物濃度を第２のＭＩＳＦＥＴの不純物濃度よりも低くし
たため、第１のＭＩＳＦＥＴの接合容量は、第２のＭＩ
ＳＦＥＴの接合容量よりも小さくなり、第１のＭＩＳＦ
ＥＴを半導体集積回路装置の情報処理部に適用すること
ができる。

【００２４】逆に、第２のＭＩＳＦＥＴの接合容量は、
第１のＭＩＳＦＥＴの接合容量よりも大きくなり、第２
のＭＩＳＦＥＴを半導体集積回路装置の情報記憶部に適
用すると好都合である。

【００２５】さらに、前記第１および第２のＭＩＳＦＥ
Ｔの各々を、情報処理部と情報記憶部とをともに有する
半導体集積回路装置に各々適用して、情報処理部におい
ては処理速度が向上し、情報記憶部においてはソフトエ
ラー耐性が向上する半導体集積回路装置とすることがで
きる。

【００２６】なお、情報処理部には、純粋に論理演算を
つかさどる領域である論理演算部に加え、情報記憶部か
らの情報を読み出しおよび書き込み等する周辺回路の領
域をも含むものである。

【００２７】（２）本発明の半導体集積回路装置は、同
一の半導体基板内に第１および第２のＭＩＳＦＥＴを有
する半導体集積回路装置であって、第１のＭＩＳＦＥＴ
は、第１導電形の半導体基板の主面上にゲート絶縁膜を
介して設けられたゲート電極と、ゲート電極の両側の半
導体基板の主面に設けられた第２導電形の第１半導体領
域と、第１半導体領域とゲート電極の下部のチャネル領
域との間に設けられ、第１半導体領域よりも不純物濃度
の低い第２導電形の第２半導体領域と、第１半導体領域
および第２半導体領域を取り囲むように設けられ、半導
体基板よりも不純物濃度の高い第１導電形の第３半導体
領域とを備え、第２のＭＩＳＦＥＴは、前記のゲート電
極、第１半導体領域、第２半導体領域および第３半導体
領域に加えて、第１半導体領域の下部に設けられ、第３
半導体領域よりも不純物濃度の高い第１導電形の第４半
導体領域を備えているものである。

【００２８】このような構成の半導体集積回路装置によ
れば、ＭＩＳＦＥＴのソースおよびドレインをＬＤＤ構
造とした効果ならびに第３半導体領域を備えることによ
る短チャネル化の効果に加えて、第２のＭＩＳＦＥＴ
に、第３半導体領域よりも不純物濃度の高い第１導電形
の第４半導体領域を備えたことにより、第２のＭＩＳＦ
ＥＴの接合容量を増加することができる。このＭＩＳＦ
ＥＴを半導体集積回路装置の情報記憶部を構成するＭＩ
ＳＦＥＴとすると、ソフトエラー耐性に優れた半導体集
積回路装置とすることが可能となる。

【００２９】（３）本発明の半導体集積回路装置は、同
一の半導体基板内に第１および第２のＭＩＳＦＥＴを有
する半導体集積回路装置であって、第２のＭＩＳＦＥＴ
は、第１導電形の半導体基板の主面上にゲート絶縁膜を
介して設けられたゲート電極と、ゲート電極の両側の半
導体基板の主面に設けられた第２導電形の第１半導体領
域と、第１半導体領域とゲート電極の下部のチャネル領
域との間に設けられ、第１半導体領域よりも不純物濃度
の低い第２導電形の第２半導体領域と、第１半導体領域
および第２半導体領域を取り囲むように設けられ、半導
体基板よりも不純物濃度の高い第１導電形の第３半導体
領域とを備え、第１のＭＩＳＦＥＴは、前記のゲート電
極、第１半導体領域、第２半導体領域および第３半導体
領域に加えて、第１半導体領域の下部に設けられ、第３
半導体領域と同量の第１導電形を示す不純物を有し、か
つ、その不純物の濃度よりも低い第２導電形を示す不純
物を有する第１導電形の第５半導体領域を備えているも
のである。

【００３０】このような構成の半導体集積回路装置によ
れば、ＬＤＤ構造および第３半導体領域を設けた構造に
よる前記の効果に加えて、第１のＭＩＳＦＥＴに、第３
半導体領域と同量の第１導電形を示す不純物を有し、か
つ、その不純物の濃度よりも低い第２導電形を示す不純
物を有する第１導電形の第５半導体領域を備えたことに
より、第１のＭＩＳＦＥＴの接合容量を減少することが
できる。このＭＩＳＦＥＴを半導体集積回路装置の情報
処理部を構成するＭＩＳＦＥＴとすると、処理速度の高
い半導体集積回路装置とすることが可能となる。

【００３１】（４）本発明の半導体集積回路装置は、ｎ
チャネル形ＭＩＳＦＥＴおよびｐチャネル形ＭＩＳＦＥ
Ｔで構成される半導体集積回路装置であって、ｎチャネ
ル形ＭＩＳＦＥＴおよびｐチャネル形ＭＩＳＦＥＴのの
少なくとも一方を、前記した構成の第１および第２のＭ
ＩＳＦＥＴで構成したものである。

【００３２】このような構成の半導体集積回路装置によ
れば、ｎチャネルもしくはｐチャネルの単一チャネル形
ＭＩＳＦＥＴとすることによるプロセスの簡略化、ある
いは、ｎチャネルおよびｐチャネルの両チャネルを有す
るＣＭＯＳ構成とすることによる低消費電力化、高信頼
性化を図ることができる。

【００３３】（５）本発明の半導体集積回路装置は、情
報記憶部と情報処理部とを備え、情報処理部を構成する
ＭＩＳＦＥＴを、前記の第１のＭＩＳＦＥＴとし、情報
記憶部を構成するＭＩＳＦＥＴを、前記の第２のＭＩＳ
ＦＥＴとしたものである。

【００３４】このような構成の半導体集積回路装置によ
れば、情報処理部は、高速処理が可能な接合容量の小さ
い第１のＭＩＳＦＥＴにより構成され、情報記憶部は、
ソフトエラー耐性に優れた接合容量の大きい第２のＭＩ
ＳＦＥＴにより構成されるため、処理速度が高く、か
つ、信頼性に優れた半導体集積回路装置とすることがで
きる。

【００３５】（６）本発明の半導体集積回路装置の製造
方法は、前記した（１）に記載の半導体集積回路装置の
製造方法であって、第１導電形の半導体基板の主面上に
ゲート絶縁膜を介して第１および第２のＭＩＳＦＥＴの
ゲート電極を形成する工程と、そのゲート電極の両側の
半導体基板の主面にゲート電極をマスクにして不純物を
導入することにより第１および第２のＭＩＳＦＥＴの第
２導電形の第２半導体領域を形成する工程と、半導体基
板を不純物イオンの入射方向に対して傾斜するように設
置し、第１のＭＩＳＦＥＴのゲート電極の両側の半導体
基板の主面に、ゲート電極マスクにして不純物イオンを
半導体基板に対して斜め方向から入射させることにより
第１のＭＩＳＦＥＴの第１導電形の第３半導体領域を形
成する工程と、半導体基板を不純物イオンの入射方向に
対して垂直に設置し、第２のＭＩＳＦＥＴのゲート電極
の両側の半導体基板の主面に、ゲート電極をマスクにし
て不純物イオンを半導体基板に対して垂直に入射させる
ことにより第２のＭＩＳＦＥＴの第１導電形の第３半導
体領域を形成する工程と、ゲート電極の両側の半導体基
板の主面に、ゲート電極およびサイドウォール・スペー
サをマスクにして不純物を導入することにより、第１お
よび第２のＭＩＳＦＥＴの第２導電形の第１半導体領域
を形成する工程と、を含むものである。

【００３６】このような構成の半導体集積回路装置の製
造方法によれば、第１のＭＩＳＦＥＴの第３半導体領域
を製造する際には、半導体基板を不純物イオンの入射方
向に対して傾斜するように設置し、不純物イオンを半導
体基板に対して斜め方向から入射させるため、第１のＭ
ＩＳＦＥＴの第３半導体領域は、そのゲート電極下部の
チャネル領域の中央部にまで入り込むことができる。そ
のため、ソースおよびドレインからの空乏層の延びを有
効に抑制することができ、より少ない不純物濃度で有効
にパンチスルーをストップすることができる。その結
果、第１のＭＩＳＦＥＴの接合容量を低減し、その動作
速度を大きくすることができる。

【００３７】一方、第２のＭＩＳＦＥＴの第３半導体領
域を製造する際には、半導体基板を不純物イオンの入射
方向に対して垂直に設置し、不純物イオンを半導体基板
に対して垂直に入射させるため、第２のＭＩＳＦＥＴの
製造に際しては、シャドウイングを考慮する必要がな
い。そのため、第２のＭＩＳＦＥＴの隣接間隔をシャド
ウイングを考慮して広げる必要はなく、その部分の集積
度を向上させることができる。また、第２のＭＩＳＦＥ
Ｔの第３半導体領域は、第１のＭＩＳＦＥＴのそれと分
離して製造できるため、パンチスルーストッパとして作
用するに必要最低限の不純物濃度にして動作速度を向上
させる必要はなく、むしろ多めの不純物濃度として接合
容量を増加し、第２のＭＩＳＦＥＴのソフトエラー耐性
を向上させることが可能である。

【００３８】すなわち、このような製造方法により製造
される半導体集積回路装置の情報処理部を第１のＭＩＳ
ＦＥＴとし、情報記憶部を第２のＭＩＳＦＥＴとするこ
とにより、高速に動作し、集積度が高く、情報記憶信頼
性の優れた半導体集積回路装置を製造することができ
る。

【００３９】なお、個々の不純物イオンの運動方向は正
確に一致しているわけではなく、統計的に分布している
ので、ここで斜め方向あるいは垂直方向と表現する場合
には、入射する不純物イオンの群としての方向つまり各
イオンの速度ベクトルあるいは変位ベクトルの平均の方
向を意味することはいうまでもない。

【００４０】（７）本発明の半導体集積回路装置の製造
方法は、前記した（２）に記載の半導体集積回路装置の
製造方法であって、第１導電形の半導体基板の主面上に
ゲート絶縁膜を介して第１および第２のＭＩＳＦＥＴの
ゲート電極を形成する工程と、ゲート電極の両側の半導
体基板の主面に、ゲート電極をマスクにして不純物を導
入することにより、第１および第２のＭＩＳＦＥＴの第
２導電形の第２半導体領域を形成する工程と、半導体基
板を不純物イオンの入射方向に対して傾斜するように設
置し、ゲート電極の両側の半導体基板の主面に、ゲート
電極をマスクにして不純物イオンを半導体基板に対して
斜め方向から入射させることにより第１および第２のＭ
ＩＳＦＥＴの第１導電形の第３半導体領域を形成する工
程と、ゲート電極の両側の半導体基板の主面に、ゲート
電極およびサイドウォール・スペーサをマスクにして不
純物を導入することにより、第１および第２のＭＩＳＦ
ＥＴの第２導電形の第１半導体領域を形成する工程と、
第２のＭＩＳＦＥＴのゲート電極の両側の半導体基板の
主面に、ゲート電極およびサイドウォール・スペーサを
マスクにして不純物を導入することにより、第２のＭＩ
ＳＦＥＴの第１導電形の第４半導体領域を形成する工程
と、を含むものである。

【００４１】このような構成の半導体集積回路装置の製
造方法によれば、第１および第２のＭＩＳＦＥＴの第３
半導体領域を製造する際には、半導体基板を不純物イオ
ンの入射方向に対して傾斜するように設置し、不純物イ
オンを半導体基板に対して斜め方向から入射させるた
め、第１および第２のＭＩＳＦＥＴの第３半導体領域
は、そのゲート電極下部のチャネル領域の中央部にまで
入り込むことができる。そのため、ソースおよびドレイ
ンからの空乏層の延びを有効に抑制することができ、よ
り少ない不純物濃度で有効にパンチスルーをストップす
ることができる。その結果、第１のＭＩＳＦＥＴの接合
容量を低減し、その動作速度を大きくすることができ
る。

【００４２】一方、第２のＭＩＳＦＥＴについては、さ
らに、そのゲート電極の両側の半導体基板の主面に、ゲ
ート電極およびサイドウォール・スペーサをマスクにし
て不純物を導入し、第１導電形の第４半導体領域を形成
するため、第２のＭＩＳＦＥＴの接合容量を増加するこ
とができ、第２のＭＩＳＦＥＴのソフトエラー耐性を向
上させることができる。

【００４３】すなわち、このような製造方法により製造
される半導体集積回路装置の情報処理部を第１のＭＩＳ
ＦＥＴとし、情報記憶部を第２のＭＩＳＦＥＴとするこ
とにより、高速に動作し、かつ、情報記憶信頼性の優れ
た半導体集積回路装置を製造することができる。

【００４４】（８）本発明の半導体集積回路装置の製造
方法は、前記した（３）に記載の半導体集積回路装置の
製造方法であって、第１導電形の半導体基板の主面上に
ゲート絶縁膜を介して第１および第２のＭＩＳＦＥＴの
ゲート電極を形成する工程と、ゲート電極の両側の半導
体基板の主面に、ゲート電極をマスクにして不純物を導
入することにより、第１および第２のＭＩＳＦＥＴの第
２導電形の第２半導体領域を形成する工程と、半導体基
板を不純物イオンの入射方向に対して垂直に設置し、ゲ
ート電極の両側の半導体基板の主面に、ゲート電極をマ
スクにして不純物イオンを半導体基板に対して垂直に入
射させることにより第１および第２のＭＩＳＦＥＴの第
１導電形の第３半導体領域を形成する工程と、ゲート電
極の両側の半導体基板の主面に、ゲート電極およびサイ
ドウォール・スペーサをマスクにして不純物を導入する
ことにより、第１および第２のＭＩＳＦＥＴの第２導電
形の第１半導体領域を形成する工程と、第１のＭＩＳＦ
ＥＴのゲート電極の両側の半導体基板の主面に、ゲート
電極およびサイドウォール・スペーサをマスクにして第
２導電形を示す不純物を導入することにより、第１のＭ
ＩＳＦＥＴの第１導電形を示す第３半導体領域の一部の
領域に、第１導電形を示す不純物と第２導電形を示す不
純物とをともに有する第１のＭＩＳＦＥＴの第１導電形
の第５半導体領域を形成する工程と、を含むものであ
る。

【００４５】このような構成の半導体集積回路装置の製
造方法によれば、第１および第２のＭＩＳＦＥＴの第３
半導体領域を製造する際には、半導体基板を不純物イオ
ンの入射方向に対して垂直に設置し、不純物イオンを半
導体基板に対して垂直に入射させるため、シャドウイン
グを考慮する必要がない。そのため、第１および２のＭ
ＩＳＦＥＴの隣接間隔をシャドウイングを考慮して広げ
る必要はなく、その部分の集積度を向上させることがで
きる。また、第２のＭＩＳＦＥＴの第３半導体領域につ
いては、パンチスルーストッパとして作用するに必要最
低限の不純物濃度にして動作速度を向上させる必要はな
く、むしろ多めの不純物濃度として接合容量を増加し、
第２のＭＩＳＦＥＴのソフトエラー耐性を向上させるこ
とができる。

【００４６】一方、第１のＭＩＳＦＥＴについては、さ
らに、その第３半導体領域に逆導電形の不純物を導入し
て第５半導体領域を形成し、その部分の第１導電形を打
ち消してキャリア密度を低減することができる。その結
果、第１のＭＩＳＦＥＴの接合容量を低減し、その動作
速度を大きくすることができる。

【００４７】すなわち、このような製造方法により製造
される半導体集積回路装置の情報処理部を第１のＭＩＳ
ＦＥＴとし、情報記憶部を第２のＭＩＳＦＥＴとするこ
とにより、高速に動作し、集積度が高く、情報記憶信頼
性の優れた半導体集積回路装置を製造することができ
る。

【００４８】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００４９】（実施の形態１）図１は、本発明の一実施
の形態である半導体集積回路装置の要部の一例を示す断
面図であり、図１（ａ）は第１のＭＩＳＦＥＴについ
て、図１（ｂ）は第２のＭＩＳＦＥＴについて示したも
のである。以下の図において、図１（ａ）に示す第１の
ＭＩＳＦＥＴと図１（ｂ）に示す第２のＭＩＳＦＥＴと
は、便宜的に分離して表示しているが、両者は同一の半
導体基板上に形成されているものである。

【００５０】この半導体集積回路装置は、第１および第
２のＭＩＳＦＥＴともに、ｎチャネル形ＭＩＳＦＥＴＱ
ｎ₁，Ｑｎ₂と、ｐチャネル形ＭＩＳＦＥＴＱｐ₁，Ｑ
ｐ₂とから、つまり相補形ＭＩＳＦＥＴ（ＣＭＯＳＦＥ
Ｔ）で半導体メモリあるいはマイクロプロセッサなどの
集積回路を構成している。

【００５１】まず、図１（ａ）に示す第１のＭＩＳＦＥ
Ｔについて説明する。

【００５２】ｎチャネル形ＭＩＳＦＥＴＱｎ₁は、ｐ^-
形の半導体基板１に形成されたｐ^-形ウエル２の主面の
フィールド絶縁膜４で囲まれたアクティブ領域に形成さ
れ、ｐチャネル形ＭＩＳＦＥＴＱｐ₁は、ｎ^-形ウエル
３の主面のフィールド絶縁膜４で囲まれたアクティブ領
域に形成されている。

【００５３】ｎチャネル形ＭＩＳＦＥＴＱｎ₁は、ゲー
ト絶縁膜５を介してｐ^-形ウエル２の主面上に形成され
たゲート電極６と、ｐ^-形ウエル２に形成されたヒ素か
らなる高不純物濃度のｎ⁺形半導体領域（第１半導体領
域）７と、ゲート電極６の側面に形成されたサイドウォ
ール・スペーサ１０の下部に位置し、ｎ⁺形半導体領域
７とゲート電極６の下部のチャネル領域との間に形成さ
れたリンまたはヒ素あるいはその両方からなる低不純物
濃度のｎ^-形半導体領域（第２半導体領域）８と、ｎ⁺
形半導体領域７およびｎ^-形半導体領域８を取り囲むよ
うに形成され、ｐ^-形ウエル２よりも不純物濃度の高
い、ボロンからなるｐ形半導体領域（第３半導体領域）
９とから構成されている。

【００５４】ｐチャネル形ＭＩＳＦＥＴＱｐ₁は、ゲー
ト絶縁膜５を介してｎ^-形ウエル３の主面上に形成され
たゲート電極６と、ｎ^-形ウエル３に形成されたホウ素
からなる高不純物濃度のｐ⁺形半導体領域（第１半導体
領域）１２と、ゲート電極６の側面に形成されたサイド
ウォール・スペーサ１０の下部に位置し、前記ｐ⁺形半
導体領域１２とゲート電極６の下部のチャネル領域との
間に形成されたホウ素からなる低不純物濃度のｐ^-形半
導体領域（第２半導体領域）１３と、ｐ⁺形半導体領域
１２およびｐ^-形半導体領域１３を取り囲むように形成
され、ｎ^-形ウエル３よりも不純物濃度の高い、リンま
たはヒ素あるいはその両方からなるからなるｎ形半導体
領域（第３半導体領域）１４とから構成されている。

【００５５】次に、図１（ｂ）に示す第２のＭＩＳＦＥ
Ｔについて説明する。

【００５６】ｎチャネル形ＭＩＳＦＥＴＱｎ₂およびｐ
チャネル形ＭＩＳＦＥＴＱｐ₂は、先に説明した第１の
ＭＩＳＦＥＴと、ウエルおよびゲート電極部の構造にお
いて同様であるため、相違するソース・ドレインの構造
についてのみ以下に説明する。

【００５７】ｎチャネル形ＭＩＳＦＥＴＱｎ₂のソース
およびドレインは、ｐ^-形ウエル２に形成されたヒ素か
らなる高不純物濃度のｎ⁺形半導体領域（第１半導体領
域）７と、ゲート電極６の側面に形成されたサイドウォ
ール・スペーサ１０の下部に位置し、ｎ⁺形半導体領域
７とゲート電極６の下部のチャネル領域との間に形成さ
れたリンまたはヒ素あるいはその両方からなる低不純物
濃度のｎ^-形半導体領域（第２半導体領域）８と、ｎ⁺
形半導体領域７およびｎ^-形半導体領域８を取り囲むよ
うに形成され、ｐ^-形ウエル２よりも不純物濃度の高
い、ボロンからなるｐ形半導体領域（第３半導体領域）
１５とから構成されている。

【００５８】ｐチャネル形ＭＩＳＦＥＴＱｐ₂のソース
およびドレインは、ｎ^-形ウエル３に形成されたホウ素
からなる高不純物濃度のｐ⁺形半導体領域（第１半導体
領域）１２と、ゲート電極６の側面に形成されたサイド
ウォール・スペーサ１０の下部に位置し、前記ｐ⁺形半
導体領域１２とゲート電極６の下部のチャネル領域との
間に形成されたホウ素からなる低不純物濃度のｐ^-形半
導体領域（第２半導体領域）１３と、ｐ⁺形半導体領域
１２およびｐ^-形半導体領域１３を取り囲むように形成
され、ｎ^-形ウエル３よりも不純物濃度の高い、リンま
たはヒ素あるいはその両方からなるからなるｎ形半導体
領域（第３半導体領域）１６とから構成されている。

【００５９】ここで、第１のＭＩＳＦＥＴの第３半導体
領域であるｐ形半導体領域９は、第２のＭＩＳＦＥＴの
ｐ形半導体領域１５よりも、その不純物濃度を低くし、
かつ、チャネル領域の中央部寄りに形成されている。ｐ
チャネル形についても同様に、第１のＭＩＳＦＥＴのｎ
形半導体領域１４は、第２のＭＩＳＦＥＴのｎ形半導体
領域１６よりも、その不純物濃度を低くし、かつ、チャ
ネル領域の中央部寄りに形成されている。

【００６０】このように、本実施の形態のＭＩＳＦＥＴ
Ｑｎ₁，Ｑｎ₂，Ｑｐ₁，Ｑｐ₂は、いずれもＬＤＤ構
造で構成され、さらにパンチスルーストッパとしての第
３半導体領域を有するものであり、第１のＭＩＳＦＥＴ
に係るＭＩＳＦＥＴＱｎ₁，Ｑｐ₁には、第２のＭＩＳ
ＦＥＴに係るＭＩＳＦＥＴＱｎ₂，Ｑｐ₂の第３半導体
領域よりも不純物濃度が低く、チャネル領域の中央部寄
りに形成された第３半導体領域が形成されているもので
ある。

【００６１】また、本実施の形態のＭＩＳＦＥＴＱ
ｎ₁，Ｑｎ₂，Ｑｐ₁，Ｑｐ₂は、素子保護用絶縁膜１
８で覆われ、素子保護用絶縁膜１８上には、コンタクト
ホールを介してＭＩＳＦＥＴＱｎ₁，Ｑｎ₂，Ｑｐ₁，
Ｑｐ₂のソースおよびドレインに接続される金属配線１
９が設けられている。

【００６２】なお、本実施の形態では、第１のＭＩＳＦ
ＥＴに係るＭＩＳＦＥＴＱｎ₁，Ｑｐ₁は、半導体集積
回路装置の情報処理部を構成し、第２のＭＩＳＦＥＴに
係るＭＩＳＦＥＴＱｎ₂，Ｑｐ₂は、半導体集積回路装
置の情報記憶部を構成することができる。

【００６３】次に、本実施の形態のＭＩＳＦＥＴの製造
方法を図２〜図１０を用いて説明する。

【００６４】まず、表面が（１００）面で比抵抗が１０
Ω・ｃｍ程度のｐ^-形の半導体基板１を用意し、その表
面に、熱酸化法（ＬＯＣＯＳ法）で素子分離用の厚いフ
ィールド絶縁膜４を形成する（図２）。フィールド絶縁
膜４の厚さはたとえば４００ｎｍとすることができる。

【００６５】次に、フォトレジストをマスク材として、
半導体基板の主面のｐ^-形ウエル２が形成される領域
に、ｐ形不純物たとえばＢイオンを、２００ｋｅＶのエ
ネルギで１×１０¹³atoms/cm²程度のドーズ量となるよ
うにイオン注入技術により注入し、さらにたとえばＢイ
オンを１０ｋｅＶのエネルギで1.５×１０¹²atoms/cm²
程度のドーズ量でイオン注入し、ＮＭＯＳＦＥＴのしき
い値電圧を調整する。同様に、フォトレジストをマスク
材として、半導体基板の主面のｎ^-形ウエル３が形成さ
れる領域に、ｎ形不純物たとえばＰイオンを、４００ｋ
ｅＶのエネルギで１×１０¹³atoms/cm²程度のドーズ量
となるようにイオン注入技術により注入する。さらに、
たとえばＢＦ₂イオンを２５ｋｅＶのエネルギで４×１
０¹²atoms/cm²程度のドーズ量でイオン注入し、ＰＭＯ
ＳＦＥＴのしきい値電圧を調整する。また、アクティブ
領域の表面に清浄なゲート絶縁膜５を形成する（図
３）。

【００６６】前記ゲート絶縁膜５は、湿式酸化法により
８００℃〜９００℃の温度で形成することができる。ゲ
ート絶縁膜５の膜厚は、回路の動作電圧（Ｖcc）が５Ｖ
の場合は１０nm〜２０nm程度、3.３Ｖ以下の場合は５nm
〜１０nm程度に設定する。ゲート絶縁膜５は、ＣＶＤ法
で堆積した第１の絶縁膜を堆積した後に、さらに湿式酸
化法により８００℃〜９００℃の温度で熱処理した膜で
構成してもよい。

【００６７】次に、ｐ^-形ウエル２、ｎ^-形ウエル３の
それぞれの主面上にゲート電極６を形成する。ゲート電
極６上には、ゲート電極６の保護膜となるキャップ絶縁
膜１７を形成する（図４）。

【００６８】ゲート電極６は、多結晶シリコン膜とシリ
サイド膜の積層膜およびその上に堆積したキャップ絶縁
膜１７をパターニングして形成する。多結晶シリコン膜
はＣＶＤ法で堆積し、Ｐなどのｎ形不純物を導入して低
抵抗化する。シリサイド膜は、ＣＶＤ法またはスパッタ
法で堆積したタングステンシリサイドなどの高融点金属
シリサイド膜からなる。また、キャップ絶縁膜１７は、
ＣＶＤ法で堆積した酸化シリコン膜からなる。

【００６９】次に、半導体基板１を８００℃〜９００℃
の（好ましくは乾燥した）酸化性雰囲気中で熱処理す
る。これにより、５〜２０nmの比較的薄い酸化シリコン
膜（図示せず）が形成される。この熱処理により、ゲー
ト電極６の加工時に薄くなったゲート電極６の端部のゲ
ート絶縁膜５が補強され、回路の動作時にゲート絶縁膜
５が破壊されるのを防止することができる。

【００７０】次に、情報記憶部を構成する第２のＭＩＳ
ＦＥＴＱｎ₂，Ｑｐ₂となる領域および情報処理部を構
成する第１のＭＩＳＦＥＴのＰＭＯＳＦＥＴＱｐ₁とな
る領域を、フォトレジスト２０で覆い、情報処理部を構
成する第１のＭＩＳＦＥＴのＮＭＯＳＦＥＴＱｎ₁とな
る領域のｐ^-形ウエル２に、ゲート絶縁膜５およびキャ
ップ絶縁膜１７をマスクとして低不純物濃度のｎ^-形半
導体領域８を形成し、さらに、ｐ形半導体領域９を形成
する（図５）。

【００７１】ｎ^-形半導体領域８は、たとえばＡｓイオ
ンを、２５ｋｅＶのエネルギで１×１０¹⁴atoms/cm²程
度イオン注入して形成する。

【００７２】ｐ形半導体領域９は、たとえばＢイオン
を、３０ｋｅＶのエネルギで７×１０¹²atoms/cm²程度
イオン注入して形成する。このとき、Ｂイオンが、半導
体基板に対し６０°の角度で入射して注入されるよう、
半導体基板を傾けて設置する。このようにＢイオンを斜
めから入射させることにより、ｐ形半導体領域９はゲー
ト電極６の下部のチャネル領域の中央よりに形成するこ
とができる。

【００７３】次に、フォトレジスト２０を除去した後、
情報記憶部を構成する第２のＭＩＳＦＥＴＱｎ₂，Ｑｐ
₂となる領域および情報処理部を構成する第１のＭＩＳ
ＦＥＴのＮＭＯＳＦＥＴＱｎ₁となる領域を、フォトレ
ジスト２１で覆い、情報処理部を構成する第１のＭＩＳ
ＦＥＴのＰＭＯＳＦＥＴＱｐ₁となる領域のｎ^-形ウエ
ル３に、ゲート絶縁膜５およびキャップ絶縁膜１７をマ
スクとして低不純物濃度のｐ^-形半導体領域１３を形成
し、さらに、ｎ形半導体領域１４を形成する（図６）。

【００７４】ｐ^-形半導体領域１３は、たとえばＢＦ₂
イオンを、１０ｋｅＶのエネルギで１×１０¹⁴atoms/cm
²程度イオン注入して形成する。

【００７５】ｎ形半導体領域１４は、たとえばＰイオン
を、１００ｋｅＶのエネルギで１×１０¹³atoms/cm²程
度イオン注入して形成する。このとき、Ｐイオンが、半
導体基板に対し６０°の角度で入射して注入されるよ
う、半導体基板を傾けて設置する。このようにＰイオン
を斜めから入射させることにより、ｎ形半導体領域１４
はゲート電極６の下部のチャネル領域の中央よりに形成
することができる。

【００７６】次に、フォトレジスト２１を除去した後、
情報処理部を構成する第１のＭＩＳＦＥＴＱｎ₁，Ｑｐ
₁となる領域および情報記憶部を構成する第２のＭＩＳ
ＦＥＴのＰＭＯＳＦＥＴＱｐ₂となる領域を、フォトレ
ジスト２２で覆い、情報記憶部を構成する第２のＭＩＳ
ＦＥＴのＮＭＯＳＦＥＴＱｎ₂となる領域のｐ^-形ウエ
ル２に、ゲート絶縁膜５およびキャップ絶縁膜１７をマ
スクとして低不純物濃度のｎ^-形半導体領域８を形成
し、さらに、ｐ形半導体領域１５を形成する（図７）。

【００７７】ｎ^-形半導体領域８は、先に説明した通り
であり、ｐ形半導体領域１５は、たとえばＢイオンを、
２０ｋｅＶのエネルギで２×１０¹³atoms/cm²程度イオ
ン注入して形成する。このとき、Ｂイオンは、半導体基
板に対し垂直に入射して注入されるよう、半導体基板を
垂直に設置する。

【００７８】次に、フォトレジスト２２を除去した後、
情報処理部を構成する第１のＭＩＳＦＥＴＱｎ₁，Ｑｐ
₁となる領域および情報記憶部を構成する第２のＭＩＳ
ＦＥＴのＮＭＯＳＦＥＴＱｎ₂となる領域を、フォトレ
ジスト２３で覆い、情報記憶部を構成する第２のＭＩＳ
ＦＥＴのＰＭＯＳＦＥＴＱｐ₂となる領域のｎ^-形ウエ
ル３に、ゲート絶縁膜５およびキャップ絶縁膜１７をマ
スクとして低不純物濃度のｐ^-形半導体領域１３を形成
し、さらに、ｎ形半導体領域１６を形成する（図８）。

【００７９】ｐ^-形半導体領域１３は、先に説明した通
りであり、ｎ形半導体領域１６は、たとえばＰイオン
を、６０ｋｅＶのエネルギで2.５×１０¹³atoms/cm²程
度イオン注入して形成する。このとき、Ｐイオンは、半
導体基板に対し垂直に入射して注入されるよう、半導体
基板を垂直に設置する。なお、ここでの垂直は完全９０
°でなければならないことはない。±５°のわずかなズ
レは許容の範囲である。

【００８０】次に、フォトレジスト２３を除去した後、
ゲート電極６の側壁にサイドウォール・スペーサ１０を
形成し、その後、第１および第２のＭＩＳＦＥＴのＰＭ
ＯＳＦＥＴＱｐ₁，Ｑｐ₂となるｎ^-形ウエル３をフォ
トレジスト２４で覆い、ゲート電極６とサイドウォール
・スペーサ１０をマスクに、第１および第２のＭＩＳＦ
ＥＴのＮＭＯＳＦＥＴＱｎ₁，Ｑｎ₂となるｐ^-形ウエ
ル２にｎ形不純物を注入することにより、ｎ⁺形半導体
領域７を形成する（図９）。

【００８１】サイドウォール・スペーサ１０は、ＣＶＤ
法で順次堆積した５〜３０nmの比較的薄い窒化シリコン
膜（図示せず）と酸化シリコン膜を異方性エッチングで
パターニングして形成する。もちろん、酸化シリコン膜
を用いず、窒化シリコン膜を厚くして形成してもよい。
サイドウォール・スペーサ１０のゲート長方向の膜厚
は、0.２μm 程度に設定する。

【００８２】ｎ⁺形半導体領域７は、たとえばＡｓイオ
ンを、４０ｋｅＶのエネルギで２×１０¹⁵atoms/cm²程
度注入して形成する。

【００８３】次に、フォトレジスト２４を除去した後、
第１および第２のＭＩＳＦＥＴのＮＭＯＳＦＥＴＱ
ｎ₁，Ｑｎ₂となるｐ^-形ウエル２をフォトレジスト２
５で覆い、ゲート電極６とサイドウォール・スペーサ１
０をマスクに、第１および第２のＭＩＳＦＥＴのＰＭＯ
ＳＦＥＴＱｐ₁，Ｑｐ₂となるｎ^-形ウエル３にｐ形不
純物を注入することにより、ｐ⁺形半導体領域１２を形
成する（図１０）。

【００８４】ｐ⁺形半導体領域１２は、たとえばＢＦ₂
イオンを、１０ｋｅＶのエネルギで２×１０¹⁵atoms/cm
²程度注入して形成する。

【００８５】最後に、素子保護用絶縁膜１８、金属配線
１９を形成して、図１の半導体集積回路装置がほぼ完成
する。

【００８６】このような構成の半導体集積回路装置によ
れば、各ＭＩＳＦＥＴＱｎ₁，Ｑｎ₂，Ｑｐ₁，Ｑｐ₂
は、そのソースおよびドレインを、ＬＤＤ構造に加えて
第３半導体領域であるｐ形半導体領域９，１５およびｎ
形半導体領域１４，１６を有する構造としたため、その
ゲート電極６下部のチャネル領域においてソースおよび
ドレインからの空乏層の拡がりを抑制することができ、
チャネル長を短くした短チャネルＭＩＳＦＥＴとするこ
とができる。

【００８７】また、第１のＭＩＳＦＥＴＱｎ₁，Ｑｐ₁
の第３半導体領域であるｐ形半導体領域９およびｎ形半
導体領域１４を、第２のＭＩＳＦＥＴＱｎ₂，Ｑｐ₂の
第３半導体領域であるｐ形半導体領域１５およびｎ形半
導体領域１６よりもチャネル領域の中央部寄りに形成
し、その不純物濃度をより低くしたため、第１のＭＩＳ
ＦＥＴＱｎ₁，Ｑｐ₁の接合容量は、第２のＭＩＳＦＥ
ＴＱｎ₂，Ｑｐ₂の接合容量よりも小さくなり、第１の
ＭＩＳＦＥＴＱｎ₁，Ｑｐ₁を半導体集積回路装置の情
報処理部に適用すると有効となる。

【００８８】逆に、第２のＭＩＳＦＥＴＱｎ₂，Ｑｐ₂
の接合容量は、第１のＭＩＳＦＥＴＱｎ₁，Ｑｐ₁の接
合容量よりも大きくなり、第２のＭＩＳＦＥＴＱｎ₂，
Ｑｐ₂を半導体集積回路装置の情報記憶部に適用すると
好都合となる。

【００８９】この結果、情報処理部においては処理速度
が向上し、情報記憶部においてはソフトエラー耐性が向
上する半導体集積回路装置を得ることが可能となる。

【００９０】また、前記の製造方法によれば、第１のＭ
ＩＳＦＥＴのｐ形半導体領域９およびｎ形半導体領域１
４を製造する際には、半導体基板１を不純物イオンの入
射方向に対して傾斜するように設置し、不純物イオンを
半導体基板１に対して斜め方向から入射させるため、ｐ
形半導体領域９およびｎ形半導体領域１４は、そのゲー
ト電極６の下部のチャネル領域の中央部にまで入り込む
ことができる。この効果は前記したとおりである。

【００９１】一方、第２のＭＩＳＦＥＴのｐ形半導体領
域１５およびｎ形半導体領域１６を製造する際には、半
導体基板１を不純物イオンの入射方向に対して垂直に設
置し、不純物イオンを半導体基板１に対して垂直に入射
させるため、シャドウイングを考慮する必要がなく、第
２のＭＩＳＦＥＴの隣接間隔を必要最低限として集積度
を向上させることができる。

【００９２】なお、本実施の形態で説明した各半導体領
域の製造の順序は一つの例示であり、第１のＭＩＳＦＥ
Ｔと第２にＭＩＳＦＥＴの製造の順序を入れ換えても良
く、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの製造の順序を入
れ換えても構わない。

【００９３】また、ｎ^-形半導体領域８の形成に続いて
ｐ形半導体領域９，１５を、ｐ^-形半導体領域１３の形
成に続いてｎ形半導体領域１４，１６を形成する例を示
したが、第１および第２のＭＩＳＦＥＴに係るＮＭＯＳ
ＦＥＴＱｎ₁，Ｑｎ₂のｎ^-形半導体領域８を同時に形
成した後に、第１のＭＩＳＦＥＴのｐ形半導体領域９と
第２のＭＩＳＦＥＴのｐ形半導体領域１５を設けてもよ
い。ＰＭＯＳＦＥＴＱｐ₁，Ｑｐ₂についても同様であ
る。

【００９４】（実施の形態２）図１１は、本発明の別の
実施の形態である半導体集積回路装置の要部の一例を示
す断面図であり、図１１（ａ）は第１のＭＩＳＦＥＴに
ついて、図１１（ｂ）は第２のＭＩＳＦＥＴについて示
したものである。図１１（ａ）に示す第１のＭＩＳＦＥ
Ｔと図１１（ｂ）に示す第２のＭＩＳＦＥＴとは、同一
の半導体基板上に形成されているものであることは実施
の形態１と同様である。

【００９５】本実施の形態２の半導体集積回路装置を構
成するＭＩＳＦＥＴのうち、図１１（ａ）に示す第１の
ＭＩＳＦＥＴは、実施の形態１で示した第１のＭＩＳＦ
ＥＴと同じものである（図１（ａ）参照）ので、説明を
省略する。

【００９６】図１１（ｂ）に示す第２のＭＩＳＦＥＴ
は、図１１（ａ）に示す第１のＭＩＳＦＥＴの構成要件
に加えて、各ソースおよびドレインの高濃度不純物領域
の下部に第４半導体領域であるｐ形半導体領域２６およ
びｎ形半導体領域２７を設けたものである。

【００９７】すなわち、ｐ形半導体領域２６は、第２の
ＭＩＳＦＥＴのＮＭＯＳＦＥＴのｎ⁺形半導体領域７の
下部に設けられ、第３半導体領域であるｐ形半導体領域
９よりも不純物濃度が高くなっているものである。

【００９８】また、ｎ形半導体領域２７は、第２のＭＩ
ＳＦＥＴのＰＭＯＳＦＥＴのｐ⁺形半導体領域１２の下
部に設けられ、第３半導体領域であるｎ形半導体領域１
４よりも不純物濃度が高くなっているものである。

【００９９】なお、素子保護用絶縁膜１８および金属配
線１９については実施の形態１と同様であるため説明を
省略する。

【０１００】また、第１のＭＩＳＦＥＴＱｎ₁，Ｑｐ₁
は情報処理部を構成し、第２のＭＩＳＦＥＴＱｎ₂，Ｑ
ｐ₂はの情報記憶部を構成することができるのは実施の
形態１と同様である。

【０１０１】次に、本実施の形態２のＭＩＳＦＥＴの製
造方法を図１２〜図１３を用いて説明する。

【０１０２】半導体基板１を準備し、その後、ｎ⁺形半
導体領域７およびｐ⁺形半導体領域１２を形成するまで
は、前記した実施の形態１の第１のＭＩＳＦＥＴＱ
ｎ₁，Ｑｐ₁の製造方法と同様である。つまり、半導体
基板１の全面にわたって、前記実施の形態１に示した第
１のＭＩＳＦＥＴの製造方法と同様の製造方法により、
本実施の形態２の半導体集積回路装置を構成するＭＩＳ
ＦＥＴを製造する。

【０１０３】次に、第１のＭＩＳＦＥＴＱｎ₁，Ｑｐ₁
および第２のＭＩＳＦＥＴのＰＭＯＳＦＥＴＱｐ₂をフ
ォトレジスト２８で覆い、ゲート電極６とサイドウォー
ル・スペーサ１０をマスクに、ｐ^-形ウエル２にｐ形不
純物を注入することにより、ｐ形半導体領域２６を形成
する（図１２）。

【０１０４】ｐ形半導体領域２６は、たとえばＢイオン
を、２０ｋｅＶのエネルギで1.３×１０¹³atoms/cm²程
度注入して形成する。

【０１０５】次に、フォトレジスト２８を除去した後、
第１のＭＩＳＦＥＴＱｎ₁，Ｑｐ₁および第２のＭＩＳ
ＦＥＴのＮＭＯＳＦＥＴＱｎ₂をフォトレジスト２９で
覆い、ゲート電極６とサイドウォール・スペーサ１０を
マスクに、ｎ^-形ウエル３にｎ形不純物を注入すること
により、ｎ形半導体領域２７を形成する（図１３）。

【０１０６】ｎ形半導体領域２７は、たとえばＰイオン
を、６０ｋｅＶのエネルギで1.５×１０¹³atoms/cm²程
度注入して形成する。

【０１０７】最後に、素子保護用絶縁膜１８、金属配線
１９を形成して、図１１の半導体集積回路装置がほぼ完
成する。

【０１０８】本実施の形態２の半導体集積回路装置によ
れば、実施の形態１に説明した効果に加えて、第２のＭ
ＩＳＦＥＴＱｎ₂，Ｑｐ₂に、ｐ形半導体領域９，ｎ形
半導体領域１４よりも不純物濃度の高いｐ形半導体領域
２６およびｎ形半導体領域２７を備えたことにより、第
２のＭＩＳＦＥＴＱｎ₂，Ｑｐ₂の接合容量を増加する
ことができる。このＭＩＳＦＥＴＱｎ₂，Ｑｐ₂を半導
体集積回路装置の情報記憶部を構成するＭＩＳＦＥＴと
すると、ソフトエラー耐性に優れた半導体集積回路装置
とすることが可能となる。

【０１０９】また、本実施の形態２の製造方法によれ
ば、第１および第２のＭＩＳＦＥＴＱｎ₁，Ｑｎ₂，Ｑ
ｐ₁，Ｑｐ₂のｐ形半導体領域９，ｎ形半導体領域１４
を製造する際には、半導体基板１を不純物イオンの入射
方向に対して傾斜するように設置し、不純物イオンを半
導体基板１に対して斜め方向から入射させるため、第１
および第２のＭＩＳＦＥＴＱｎ₁，Ｑｎ₂，Ｑｐ₁，Ｑ
ｐ₂のｐ形半導体領域９，ｎ形半導体領域１４は、その
ゲート電極６の下部のチャネル領域の中央部にまで入り
込むことができる。そのため、ソースおよびドレインか
らの空乏層の延びを有効に抑制することができ、より少
ない不純物濃度で有効にパンチスルーをストップするこ
とができる。その結果、第１のＭＩＳＦＥＴＱｎ₁，Ｑ
ｐ₁の接合容量を低減し、その動作速度を大きくするこ
とができる。

【０１１０】また、本実施の形態２の製造方法によれ
ば、第２のＭＩＳＦＥＴＱｎ₂，Ｑｐ₂については、さ
らに、そのゲート電極の両側の半導体基板の主面に、ゲ
ート電極およびサイドウォール・スペーサをマスクにし
て不純物を導入し、ｐ形半導体領域２６およびｎ形半導
体領域２７を形成するため、第２のＭＩＳＦＥＴＱ
ｎ₂，Ｑｐ₂の接合容量を増加することができる。

【０１１１】なお、本実施の形態２で説明した各半導体
領域の製造の順序は一つの例示であり、第１のＭＩＳＦ
ＥＴと第２にＭＩＳＦＥＴの製造の順序を入れ換えても
良く、ＮＭＯＳＦＥＴとＰＭＯＳＦＥＴの製造の順序を
入れ換えても構わない。

【０１１２】（実施の形態３）図１４は、本発明のさら
に別の実施の形態である半導体集積回路装置の要部の一
例を示す断面図であり、図１４（ａ）は第１のＭＩＳＦ
ＥＴについて、図１４（ｂ）は第２のＭＩＳＦＥＴにつ
いて示したものである。図１４（ａ）に示す第１のＭＩ
ＳＦＥＴと図１４（ｂ）に示す第２のＭＩＳＦＥＴと
は、同一の半導体基板上に形成されているものであるこ
とは実施の形態１および２と同様である。

【０１１３】本実施の形態３の半導体集積回路装置を構
成するＭＩＳＦＥＴのうち、図１４（ｂ）に示す第２の
ＭＩＳＦＥＴは、実施の形態１で示した第２のＭＩＳＦ
ＥＴと同じものである（図１（ｂ）参照）ので、説明を
省略する。

【０１１４】図１４（ａ）に示す第１のＭＩＳＦＥＴ
は、図１４（ｂ）に示す第２のＭＩＳＦＥＴの構成要件
に加えて、各ソースおよびドレインの高濃度不純物領域
の下部に第５半導体領域であるｐ形半導体領域３０およ
びｎ形半導体領域３１を設けたものである。

【０１１５】ｐ形半導体領域３０は、第１のＭＩＳＦＥ
ＴのＮＭＯＳＦＥＴのｎ⁺形半導体領域７の下部に設け
られ、第３半導体領域であるｐ形半導体領域１５とほぼ
同量のｐ形不純物を有し、かつ、そのｐ形不純物の濃度
よりも低いｎ形不純物を有するものである。

【０１１６】また、ｎ形半導体領域３１は、第１のＭＩ
ＳＦＥＴのＰＭＯＳＦＥＴのｐ⁺形半導体領域１２の下
部に設けられ、第３半導体領域であるｎ形半導体領域１
６とほぼ同量のｎ形不純物を有し、かつ、そのｎ形不純
物の濃度よりも低いｐ形不純物を有するものである。

【０１１７】つまり、第３半導体領域であるｐ形半導体
領域１５およびｎ形半導体領域１６に各々逆導電形を示
す不純物を重ねて導入し、その導電性を低下させた半導
体領域（第５半導体領域）を設けるものである。

【０１１８】なお、素子保護用絶縁膜１８および金属配
線１９については実施の形態１と同様であるため説明を
省略する。

【０１１９】また、第１のＭＩＳＦＥＴＱｎ₁，Ｑｐ₁
は情報処理部を構成し、第２のＭＩＳＦＥＴＱｎ₂，Ｑ
ｐ₂はの情報記憶部を構成することができるのは実施の
形態１および２と同様である。

【０１２０】次に、本実施の形態３のＭＩＳＦＥＴの製
造方法を図１５〜図１６を用いて説明する。

【０１２１】半導体基板１を準備し、その後、ｎ⁺形半
導体領域７およびｐ⁺形半導体領域１２を形成するまで
は、前記した実施の形態１の第２のＭＩＳＦＥＴＱ
ｎ₂，Ｑｐ₂の製造方法と同様である。但し、ｐ型半導
体領域１５，ｎ型半導体領域１６は垂直イオン注入で形
成する点が異なる。エネルギー、ドーズ量は実施の形態
１のＭＩＳＦＥＴＱｎ₂，Ｑｐ₂と同じである。

【０１２２】次に、第２のＭＩＳＦＥＴＱｎ₂，Ｑｐ₂
および第１のＭＩＳＦＥＴのＰＭＯＳＦＥＴＱｐ₁をフ
ォトレジスト３２で覆い、ゲート電極６とサイドウォー
ル・スペーサ１０をマスクに、ｐ^-形ウエル２にｎ形不
純物を注入することにより、ｐ形半導体領域３０を形成
する（図１５）。

【０１２３】ｐ形半導体領域３０は、たとえばＰイオン
を、６０ｋｅＶのエネルギで２×１０¹³atoms/cm²程度
注入して形成する。

【０１２４】次に、フォトレジスト３２を除去した後、
第２のＭＩＳＦＥＴＱｎ₂，Ｑｐ₂および第１のＭＩＳ
ＦＥＴのＮＭＯＳＦＥＴＱｎ₁をフォトレジスト３３で
覆い、ゲート電極６とサイドウォール・スペーサ１０を
マスクに、ｎ^-形ウエル３にｐ形不純物を注入すること
により、ｎ形半導体領域３１を形成する（図１６）。

【０１２５】ｎ形半導体領域３１は、たとえばＢイオン
を、２０ｋｅＶのエネルギで2.５×１０¹³atoms/cm²程
度注入して形成する。

【０１２６】最後に、素子保護用絶縁膜１８、金属配線
１９を形成して、図１１の半導体集積回路装置がほぼ完
成する。

【０１２７】本実施の形態３の半導体集積回路装置によ
れば、実施の形態１に説明した効果に加えて、第１のＭ
ＩＳＦＥＴＱｎ₁，Ｑｐ₁に、ｐ形半導体領域３０およ
びｎ形半導体領域３１を備えたことにより、第１のＭＩ
ＳＦＥＴＱｎ₁，Ｑｐ₁の接合容量を減少することがで
きる。その結果、このＭＩＳＦＥＴＱｎ₁，Ｑｐ₁を半
導体集積回路装置の情報処理部を構成するＭＩＳＦＥＴ
とすると、処理速度の高い半導体集積回路装置とするこ
とが可能となる。

【０１２８】また、本実施の形態３の製造方法によれ
ば、第１および第２のＭＩＳＦＥＴＱｎ₁，Ｑｎ₂，Ｑ
ｐ₁，Ｑｐ₂のｐ形半導体領域１５およびｎ形半導体領
域１６を製造する際には、半導体基板１を不純物イオン
の入射方向に対して垂直に設置し、不純物イオンを半導
体基板１に対して垂直に入射させるため、シャドウイン
グを考慮する必要がない。そのため、第１および２のＭ
ＩＳＦＥＴＱｎ₁，Ｑｎ₂，Ｑｐ₁，Ｑｐ₂の隣接間隔
をシャドウイングを考慮して広げる必要はなく、その部
分の集積度を向上させることができる。また、第２のＭ
ＩＳＦＥＴＱｎ₂，Ｑｐ₂のｐ形半導体領域１５および
ｎ形半導体領域１６については、パンチスルーストッパ
として作用するに必要最低限の不純物濃度にして動作速
度を向上させる必要はなく、むしろ多めの不純物濃度と
して接合容量を増加し、第２のＭＩＳＦＥＴＱｎ₂，Ｑ
ｐ₂のソフトエラー耐性を向上させることができる。

【０１２９】一方、第１のＭＩＳＦＥＴＱｎ₁，Ｑｐ₁
については、さらに、そのｐ形半導体領域１５およびｎ
形半導体領域１６に逆導電形の不純物を導入してｐ形半
導体領域３０およびｎ形半導体領域３１を形成し、その
部分の導電形を打ち消してキャリア密度を低減すること
ができる。その結果、第１のＭＩＳＦＥＴＱｎ₁，Ｑｐ
₁の接合容量を低減し、その動作速度を大きくすること
ができる。

【０１３０】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【０１３１】なお、本発明は、同一基板内に論理回路お
よび記憶回路を有する半導体集積回路装置に適用して有
効なものであるが、特にマイクロプロセッサまたはスタ
ティックＲＡＭに適用して効果が顕著となる。

【０１３２】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１３３】（１）半導体集積回路装置を構成するＭＩ
ＳＦＥＴの短チャネル効果を抑制して、ＭＩＳＦＥＴの
微細化を実現することができる。

【０１３４】（２）情報処理部と情報記憶部が同一基板
内に形成される半導体集積回路装置の情報処理部を構成
するＭＩＳＦＥＴの接合容量を低減することにより、半
導体集積回路装置の動作速度を向上することができる。

【０１３５】（３）情報処理部と情報記憶部が同一基板
内に形成される半導体集積回路装置の情報記憶部を構成
するＭＩＳＦＥＴの接合容量を増加することにより、半
導体集積回路装置の信頼性（ソフトエラー耐性）を向上
することができる。

【０１３６】（４）情報処理部と情報記憶部が同一基板
内に形成される半導体集積回路装置の情報記憶部を構成
するＭＩＳＦＥＴの隣接間隔を低減することにより、半
導体集積回路装置の集積度を向上することができる。

【０１３７】（５）前記（１）〜（４）の効果を同時に
相乗的に実現するＭＩＳＦＥＴの構造と製造方法を提供
することができる。

【図面の簡単な説明】

【図１】（ａ）は、本発明の一実施の形態である半導体
集積回路装置の第１のＭＩＳＦＥＴについての要部の一
例を示す断面図であり、（ｂ）は、本発明の一実施の形
態である半導体集積回路装置の第２のＭＩＳＦＥＴにつ
いての要部の一例を示す断面図である。

【図２】（ａ）は、本発明の一実施の形態である半導体
集積回路装置の第１のＭＩＳＦＥＴについての製造工程
の一例を示す断面図であり、（ｂ）は、本発明の一実施
の形態である半導体集積回路装置の第２のＭＩＳＦＥＴ
についての製造工程の一例を示す断面図である。

【図３】（ａ）は、本発明の一実施の形態である半導体
集積回路装置の第１のＭＩＳＦＥＴについての製造工程
の一例を示す断面図であり、（ｂ）は、本発明の一実施
の形態である半導体集積回路装置の第２のＭＩＳＦＥＴ
についての製造工程の一例を示す断面図である。

【図４】（ａ）は、本発明の一実施の形態である半導体
集積回路装置の第１のＭＩＳＦＥＴについての製造工程
の一例を示す断面図であり、（ｂ）は、本発明の一実施
の形態である半導体集積回路装置の第２のＭＩＳＦＥＴ
についての製造工程の一例を示す断面図である。

【図５】（ａ）は、本発明の一実施の形態である半導体
集積回路装置の第１のＭＩＳＦＥＴについての製造工程
の一例を示す断面図であり、（ｂ）は、本発明の一実施
の形態である半導体集積回路装置の第２のＭＩＳＦＥＴ
についての製造工程の一例を示す断面図である。

【図６】（ａ）は、本発明の一実施の形態である半導体
集積回路装置の第１のＭＩＳＦＥＴについての製造工程
の一例を示す断面図であり、（ｂ）は、本発明の一実施
の形態である半導体集積回路装置の第２のＭＩＳＦＥＴ
についての製造工程の一例を示す断面図である。

【図７】（ａ）は、本発明の一実施の形態である半導体
集積回路装置の第１のＭＩＳＦＥＴについての製造工程
の一例を示す断面図であり、（ｂ）は、本発明の一実施
の形態である半導体集積回路装置の第２のＭＩＳＦＥＴ
についての製造工程の一例を示す断面図である。

【図８】（ａ）は、本発明の一実施の形態である半導体
集積回路装置の第１のＭＩＳＦＥＴについての製造工程
の一例を示す断面図であり、（ｂ）は、本発明の一実施
の形態である半導体集積回路装置の第２のＭＩＳＦＥＴ
についての製造工程の一例を示す断面図である。

【図９】（ａ）は、本発明の一実施の形態である半導体
集積回路装置の第１のＭＩＳＦＥＴについての製造工程
の一例を示す断面図であり、（ｂ）は、本発明の一実施
の形態である半導体集積回路装置の第２のＭＩＳＦＥＴ
についての製造工程の一例を示す断面図である。

【図１０】（ａ）は、本発明の一実施の形態である半導
体集積回路装置の第１のＭＩＳＦＥＴについての製造工
程の一例を示す断面図であり、（ｂ）は、本発明の一実
施の形態である半導体集積回路装置の第２のＭＩＳＦＥ
Ｔについての製造工程の一例を示す断面図である。

【図１１】（ａ）は、本発明の他の実施の形態である半
導体集積回路装置の第１のＭＩＳＦＥＴについての要部
の一例を示す断面図であり、（ｂ）は、本発明の他の実
施の形態である半導体集積回路装置の第２のＭＩＳＦＥ
Ｔについての要部の一例を示す断面図である。

【図１２】（ａ）は、本発明の他の実施の形態である半
導体集積回路装置の第１のＭＩＳＦＥＴについての製造
工程の一例を示す断面図であり、（ｂ）は、本発明の他
の実施の形態である半導体集積回路装置の第２のＭＩＳ
ＦＥＴについての製造工程の一例を示す断面図である。

【図１３】（ａ）は、本発明の他の実施の形態である半
導体集積回路装置の第１のＭＩＳＦＥＴについての製造
工程の一例を示す断面図であり、（ｂ）は、本発明の他
の実施の形態である半導体集積回路装置の第２のＭＩＳ
ＦＥＴについての製造工程の一例を示す断面図である。

【図１４】（ａ）は、本発明のさらに他の実施の形態で
ある半導体集積回路装置の第１のＭＩＳＦＥＴについて
の要部の一例を示す断面図であり、（ｂ）は、本発明の
さらに他の実施の形態である半導体集積回路装置の第２
のＭＩＳＦＥＴについての要部の一例を示す断面図であ
る。

【図１５】（ａ）は、本発明のさらに他の実施の形態で
ある半導体集積回路装置の第１のＭＩＳＦＥＴについて
の製造工程の一例を示す断面図であり、（ｂ）は、本発
明のさらに他の実施の形態である半導体集積回路装置の
第２のＭＩＳＦＥＴについての製造工程の一例を示す断
面図である。

【図１６】（ａ）は、本発明のさらに他の実施の形態で
ある半導体集積回路装置の第１のＭＩＳＦＥＴについて
の製造工程の一例を示す断面図であり、（ｂ）は、本発
明のさらに他の実施の形態である半導体集積回路装置の
第２のＭＩＳＦＥＴについての製造工程の一例を示す断
面図である。

【符号の説明】

１半導体基板２ｐ^-形ウエル３ｎ^-形ウエル４フィールド絶縁膜５ゲート絶縁膜６ゲート電極７ｎ⁺形半導体領域８ｎ^-形半導体領域９ｐ形半導体領域１０サイドウォール・スペーサ１２ｐ⁺形半導体領域１３ｐ^-形半導体領域１４ｎ形半導体領域１５ｐ形半導体領域１６ｎ形半導体領域１７キャップ絶縁膜１８素子保護用絶縁膜１９金属配線２０〜２５フォトレジスト２６ｐ形半導体領域２７ｎ形半導体領域２８，２９フォトレジスト３０ｐ形半導体領域３１ｎ形半導体領域３２，３３フォトレジストＱｎ₁第１のｎチャネル形ＭＩＳＦＥＴＱｎ₂第２のｎチャネル形ＭＩＳＦＥＴＱｐ₁第１のｐチャネル形ＭＩＳＦＥＴＱｐ₂第２のｐチャネル形ＭＩＳＦＥＴ

フロントページの続き (72)発明者佐藤和重東京都青梅市今井2326番地株式会社日立製作所デバイス開発センタ内

Claims

【特許請求の範囲】

【請求項１】同一の半導体基板内に第１および第２の
ＭＩＳＦＥＴを有する半導体集積回路装置であって、前記第１および第２のＭＩＳＦＥＴは、第１導電形の半
導体基板の主面上にゲート絶縁膜を介して設けられたゲ
ート電極と、前記ゲート電極の両側の前記半導体基板の主面に設けら
れた第２導電形の第１半導体領域と、前記第１半導体領域と前記ゲート電極の下部のチャネル
領域との間に設けられ、前記第１半導体領域よりも不純
物濃度の低い第２導電形の第２半導体領域と、前記第１半導体領域および前記第２半導体領域を取り囲
むように設けられ、前記半導体基板よりも不純物濃度の
高い第１導電形の第３半導体領域とを備え、前記第１のＭＩＳＦＥＴにおける前記第３半導体領域の
不純物濃度は、前記第２のＭＩＳＦＥＴにおける前記第
３半導体領域の不純物濃度より低く、かつ、前記第１の
ＭＩＳＦＥＴにおける前記第３半導体領域は、前記第２
のＭＩＳＦＥＴにおける前記第３半導体領域よりも、前
記ゲート電極の下部のチャネル領域の中央部寄りに形成
されていることを特徴とする半導体集積回路装置。
【請求項２】同一の半導体基板内に第１および第２の
ＭＩＳＦＥＴを有する半導体集積回路装置であって、前記第１のＭＩＳＦＥＴは、第１導電形の半導体基板の
主面上にゲート絶縁膜を介して設けられたゲート電極
と、前記ゲート電極の両側の前記半導体基板の主面に設けら
れた第２導電形の第１半導体領域と、前記第１半導体領域と前記ゲート電極の下部のチャネル
領域との間に設けられ、前記第１半導体領域よりも不純
物濃度の低い第２導電形の第２半導体領域と、前記第１半導体領域および前記第２半導体領域を取り囲
むように設けられ、前記半導体基板よりも不純物濃度の
高い第１導電形の第３半導体領域とを備え、前記第２のＭＩＳＦＥＴは、前記第１〜３半導体領域に
加えて、前記第１半導体領域の下部に設けられ、前記第
３半導体領域よりも不純物濃度の高い第１導電形の第４
半導体領域を備えていることを特徴とする半導体集積回
路装置。
【請求項３】同一の半導体基板内に第１および第２の
ＭＩＳＦＥＴを有する半導体集積回路装置であって、前記第２のＭＩＳＦＥＴは、第１導電形の半導体基板の
主面上にゲート絶縁膜を介して設けられたゲート電極
と、前記ゲート電極の両側の前記半導体基板の主面に設けら
れた第２導電形の第１半導体領域と、前記第１半導体領域と前記ゲート電極の下部のチャネル
領域との間に設けられ、前記第１半導体領域よりも不純
物濃度の低い第２導電形の第２半導体領域と、前記第１半導体領域および前記第２半導体領域を取り囲
むように設けられ、前記半導体基板よりも不純物濃度の
高い第１導電形の第３半導体領域とを備え、前記第１のＭＩＳＦＥＴは、前記第１〜３半導体領域に
加えて、前記第１半導体領域の下部に設けられ、前記第
３半導体領域と同量の第１導電形を示す不純物を有し、
かつ、第１導電形を示す前記不純物の濃度よりも低い第
２導電形を示す不純物を有する第１導電形の第５半導体
領域を備えていることを特徴とする半導体集積回路装
置。
【請求項４】請求項１、２または３記載の半導体集積
回路装置であって、前記半導体集積回路装置は、ｎチャネル形ＭＩＳＦＥＴ
およびｐチャネル形ＭＩＳＦＥＴで構成され、前記ｎチ
ャネル形ＭＩＳＦＥＴまたは前記ｐチャネル形ＭＩＳＦ
ＥＴの少なくとも一方を、請求項１〜３のいずれか１項
に記載の第１および第２のＭＩＳＦＥＴで構成したこと
を特徴とする半導体集積回路装置。
【請求項５】請求項１、２、３または４記載の半導体
集積回路装置であって、前記半導体集積回路装置は、情報を保持する情報記憶部
と、前記情報の書き込みおよび読み出し処理、あるいは
前記情報の論理的な処理を行う情報処理部とを備え、前
記情報処理部を構成するＭＩＳＦＥＴは、前記第１のＭ
ＩＳＦＥＴとし、前記情報記憶部を構成するＭＩＳＦＥ
Ｔは、前記第２のＭＩＳＦＥＴとしたことを特徴とする
半導体集積回路装置。
【請求項６】請求項１記載の第１および第２のＭＩＳ
ＦＥＴを有する半導体集積回路装置の製造方法であっ
て、（１）前記第１導電形の前記半導体基板の主面上に
前記ゲート絶縁膜を介して前記第１および第２のＭＩＳ
ＦＥＴのゲート電極を形成する工程と、（２）前記第１
および第２のＭＩＳＦＥＴのゲート電極の両側の前記半
導体基板の主面に、前記第１および第２のＭＩＳＦＥＴ
のゲート電極をマスクにして不純物を導入することによ
り、前記第１および第２のＭＩＳＦＥＴの第２導電形の
第２半導体領域を形成する工程と、（３）前記半導体基
板を不純物イオンの入射方向に対して傾斜するように設
置し、前記第１のＭＩＳＦＥＴのゲート電極の両側の前
記半導体基板の主面に、前記第１のＭＩＳＦＥＴのゲー
ト電極をマスクにして前記不純物イオンを前記半導体基
板に対して斜め方向から入射させることにより前記第１
のＭＩＳＦＥＴの第１導電形の第３半導体領域を形成す
る工程と、（４）前記半導体基板を不純物イオンの入射
方向に対して垂直に設置し、前記第２のＭＩＳＦＥＴの
ゲート電極の両側の前記半導体基板の主面に、前記第２
のＭＩＳＦＥＴのゲート電極をマスクにして前記不純物
イオンを前記半導体基板に対して垂直に入射させること
により前記第２のＭＩＳＦＥＴの第１導電形の第３半導
体領域を形成する工程と、（５）前記第１および第２の
ＭＩＳＦＥＴのゲート電極の両側の前記半導体基板の主
面に、前記第１および第２のＭＩＳＦＥＴのゲート電極
およびその側面に形成したサイドウォール・スペーサを
マスクにして不純物を導入することにより、前記第１お
よび第２のＭＩＳＦＥＴの第２導電形の第１半導体領域
を形成する工程と、を含むことを特徴とする半導体集積
回路装置の製造方法。
【請求項７】請求項２記載の第１および第２のＭＩＳ
ＦＥＴを有する半導体集積回路装置の製造方法であっ
て、（１）前記第１導電形の前記半導体基板の主面上に
前記ゲート絶縁膜を介して前記第１および第２のＭＩＳ
ＦＥＴのゲート電極を形成する工程と、（２）前記第１
および第２のＭＩＳＦＥＴのゲート電極の両側の前記半
導体基板の主面に、前記第１および第２のＭＩＳＦＥＴ
のゲート電極をマスクにして不純物を導入することによ
り、前記第１および第２のＭＩＳＦＥＴの第２導電形の
第２半導体領域を形成する工程と、（３）前記半導体基
板を不純物イオンの入射方向に対して傾斜するように設
置し、前記第１および第２のＭＩＳＦＥＴのゲート電極
の両側の前記半導体基板の主面に、前記第１および第２
のＭＩＳＦＥＴのゲート電極をマスクにして前記不純物
イオンを前記半導体基板に対して斜め方向から入射させ
ることにより前記第１および第２のＭＩＳＦＥＴの第１
導電形の第３半導体領域を形成する工程と、（４）前記
第１および第２のＭＩＳＦＥＴのゲート電極の両側の前
記半導体基板の主面に、前記第１および第２のＭＩＳＦ
ＥＴのゲート電極およびその側面に形成したサイドウォ
ール・スペーサをマスクにして不純物を導入することに
より、前記第１および第２のＭＩＳＦＥＴの第２導電形
の第１半導体領域を形成する工程と、（５）前記第２の
ＭＩＳＦＥＴのゲート電極の両側の半導体基板の主面
に、前記第２のＭＩＳＦＥＴのゲート電極およびその側
面に形成したサイドウォール・スペーサをマスクにして
不純物を導入することにより、前記第２のＭＩＳＦＥＴ
の第１導電形の第４半導体領域を形成する工程と、を含
むことを特徴とする半導体集積回路装置の製造方法。
【請求項８】請求項３記載の第１および第２のＭＩＳ
ＦＥＴを有する半導体集積回路装置の製造方法であっ
て、（１）前記第１導電形の前記半導体基板の主面上に
前記ゲート絶縁膜を介して前記第１および第２のＭＩＳ
ＦＥＴのゲート電極を形成する工程と、（２）前記第１
および第２のＭＩＳＦＥＴのゲート電極の両側の前記半
導体基板の主面に、前記第１および第２のＭＩＳＦＥＴ
のゲート電極をマスクにして不純物を導入することによ
り、前記第１および第２のＭＩＳＦＥＴの第２導電形の
第２半導体領域を形成する工程と、（３）前記半導体基
板を不純物イオンの入射方向に対して垂直に設置し、前
記第１および第２のＭＩＳＦＥＴのゲート電極の両側の
前記半導体基板の主面に、前記第１および第２のＭＩＳ
ＦＥＴのゲート電極をマスクにして前記不純物イオンを
前記半導体基板に対して垂直に入射させることにより前
記第１および第２のＭＩＳＦＥＴの第１導電形の第３半
導体領域を形成する工程と、（４）前記第１および第２
のＭＩＳＦＥＴのゲート電極の両側の前記半導体基板の
主面に、前記第１および第２のＭＩＳＦＥＴのゲート電
極およびその側面に形成したサイドウォール・スペーサ
をマスクにして不純物を導入することにより、前記第１
および第２のＭＩＳＦＥＴの第２導電形の第１半導体領
域を形成する工程と、（５）前記第１のＭＩＳＦＥＴの
ゲート電極の両側の前記半導体基板の主面に、前記第１
のＭＩＳＦＥＴのゲート電極およびその側面に形成した
サイドウォール・スペーサをマスクにして第２導電形を
示す不純物を導入することにより、前記第１のＭＩＳＦ
ＥＴの第１導電形を示す第３半導体領域の一部の領域
に、第１導電形を示す不純物と第２導電形を示す不純物
とをともに有する前記第１のＭＩＳＦＥＴの第１導電形
の第５半導体領域を形成する工程と、を含むことを特徴
とする半導体集積回路装置の製造方法。