JP3970689B2 - 半導体装置及びその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 74
- 238000004519 manufacturing process Methods 0.000 title claims description 41
- 238000009792 diffusion process Methods 0.000 claims description 103
- 230000015572 biosynthetic process Effects 0.000 claims description 84
- 229910052796 boron Inorganic materials 0.000 claims description 76
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical group [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 73
- 239000012535 impurity Substances 0.000 claims description 67
- 238000000034 method Methods 0.000 claims description 42
- 239000000758 substrate Substances 0.000 claims description 30
- 229910052785 arsenic Inorganic materials 0.000 claims description 24
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 23
- 230000008569 process Effects 0.000 claims description 19
- 230000000694 effects Effects 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 4
- -1 boron ions Chemical class 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 230000003213 activating effect Effects 0.000 claims 1
- 239000010410 layer Substances 0.000 description 92
- 238000002513 implantation Methods 0.000 description 47
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 23
- 229910052710 silicon Inorganic materials 0.000 description 23
- 239000010703 silicon Substances 0.000 description 23
- 229910052698 phosphorus Inorganic materials 0.000 description 22
- 239000011574 phosphorus Substances 0.000 description 22
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 19
- 238000000206 photolithography Methods 0.000 description 14
- 238000007796 conventional method Methods 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 6
- 239000007943 implant Substances 0.000 description 5
- 230000005684 electric field Effects 0.000 description 4
- 238000002347 injection Methods 0.000 description 4
- 239000007924 injection Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 4
- 150000003017 phosphorus Chemical class 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000013067 intermediate product Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000005856 abnormality Effects 0.000 description 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
Images
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/808—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a PN junction gate, e.g. PN homojunction gate
- H01L29/8083—Vertical transistors
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- H—ELECTRICITY
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
ＭＩＳＦＥＴを微細化したときに生じる問題として、ホットキャリア効果とパンチスルー現象とが知られている。
【０００３】
ホットキャリア効果は、ドレイン領域近傍のピンチオフ領域に生じる高電界によって加速されたチャネルホットエレクトロンがシリコン基板−ゲート酸化膜表面の障壁を越えてゲート酸化膜中に入り込み、あるいは、衝突電離によりさらに多くのエレクトロンを発生させる現象である。ゲート酸化膜中に入り込んだエレクトロンは、閾値電圧の変動、相互コンダクタンスの低下その他の特性劣化を引き起こし、衝突電離により発生したエレクトロンは基板電流となって、ドレイン領域のブレークダウン電圧を低下させたり、あるいは、ＣＭＯＳＦＥＴの場合には、ラッチアップのトリガ電流となったりする。
【０００４】
ホットキャリア効果の対策としては、ドレイン領域とチャネル領域との間に高電界の緩和を目的とした低不純物濃度のｎ-型半導体領域を形成するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が周知である。
【０００５】
ＬＤＤ構造のＭＩＳＦＥＴを形成するには、通常、ゲート電極をマスクにして基板に不純物をイオン注入することによりｎ-型半導体領域を形成し、次いで、ゲート電極の側壁に絶縁膜でサイドウォールスペーサーを形成した後、ゲート電極とこのサイドウォールスペーサーとをマスクにして基板に不純物をイオン注入することにより、ｎ+型半導体領域（ソース領域及びドレイン領域）を形成する方法が用いられている。
【０００６】
パンチスルー現象は、ＭＩＳＦＥＴの微細化に伴ってドレイン領域の空乏層がソース領域に接近するようになると、ソース領域の近傍の電位障壁の高さが低下し、チャネルが形成されていなくても、ソース領域とドレイン領域との間に電流が流れてしまう現象であり、ドレイン領域の耐圧低下やリーク電流の増大などの問題を引き起こす。
【０００７】
このパンチスルー現象の対策の一つとして、ｐポケットと呼ばれる拡散層構造が提案されている。これは、ソース及びドレイン領域の下方にｐ型半導体領域（ｐチャネル型ＭＩＳＦＥＴの場合はｎ型半導体領域）を形成し、これにより、ソース及びドレイン領域の空乏層の広がりを抑えるものである。
【０００８】
今日の半導体集積回路は、微細化の要求により、プロセスの低温化が求められている一方、半導体製造コストの削減のために、プロセス工程数の削減も求められている。
【０００９】
従来も、工程数の削減の観点から、フォトリソグラフィーを用いずに、リンを全面に注入し、ＮＭＯＳトランジスタのＬＤＤ領域とＰＭＯＳトランジスタのポケット（パンチスルーストッパー）領域を同時に形成する方法が用いられてきた。
【００１０】
しかしながら、従来のように高温で熱処理を行う場合、例えば、ＳＤ注入の後に、摂氏８５０度で約１０分の熱処理を行うプロセスにおいては、拡散しやすいＳＤボロンが、全面注入したＬＤＤリンよりも深い位置まで拡散するため、容易にＰウェル給電拡散層領域とＰウェルとが電気的に接合し、問題にはならなかった。
【００１１】
従来のＣＭＯＳトランジスタの構造を図１７に示す。
【００１２】
このＣＭＯＳトランジスタは、ＰＭＯＳトランジスタ形成領域ＡとＮウェル給電拡散層領域ＢとＰウェル給電拡散層領域ＣとＮＭＯＳトランジスタ形成領域Ｄの４つの領域を画定している。
【００１３】
具体的には、図１７に示したＣＭＯＳトランジスタは、ＰＭＯＳトランジスタ形成領域Ａ及びＮＭＯＳトランジスタ形成領域Ｄにおいて、シリコン基板の表面に形成されたゲート酸化膜４１２と、ゲート酸化膜４１２上に形成されたゲートポリシリコン４０８と、ゲートポリシリコン４０８上に形成されたゲートＷＳｉ膜４０９と、ゲートポリシリコン４０８及びゲートＷＳｉ膜４０９の側壁に形成されたＬＤＤサイドウォール４１４と、シリコン基板に形成されたＰウェル３０１及びＮウェル３０２と、シリコン基板の表面に形成された素子分離膜３０３と、ＰＭＯＳトランジスタ形成領域Ａ及びＰウェル給電拡散層領域Ｃにおいて、ゲート酸化膜４１２の両側において、シリコン基板の表面に形成されたボロン注入領域３０６と、Ｎウェル給電拡散層領域Ｂ及びＮＭＯＳトランジスタ形成領域Ｄにおいて、ゲート酸化膜４１２の両側において、シリコン基板の表面に形成されたヒ素注入領域３０７と、ボロン注入領域３０６及びヒ素注入領域３０７を囲んで形成されたリンを含むＬＤＤ領域３０５と、ＮＭＯＳトランジスタ形成領域Ｄにおいて、ＬＤＤ領域３０５を囲んで形成されたポケットボロン領域３０４と、を備えている。
【００１４】
図１７のＰウェル給電拡散層領域Ｃにおける破線Ｃ１−Ｃ２に沿った縦方向の不純物プロファイルを図１８及び図１９に示す。図１８はＳＤボロンを注入した直後の不純物プロファイルであり、図１９は、ＳＤボロンの注入の後に摂氏８５０度で１０分間の熱処理を加えた後の不純物プロファイルである。
【００１５】
図１８からわかるように、従来のＣＭＯＳトランジスタにおいても、ＳＤボロンを注入した直後においては、シリコン基板表面のＳＤボロンによって形成されるＰ型領域と、Ｐウェルボロンによって形成されるＰ型領域との間に、ＬＤＤリンで形成されるＮ型領域が存在している。
【００１６】
しかしながら、図１９に示すように、その後の熱処理によって、ＳＤボロンが熱拡散によって広がり、ＬＤＤリンにより形成されるＮ型領域がうち消されている。
【００１７】
図２０は、図１９における総Ｐ型不純物量（Ｐウェルボロン及びＳＤボロン）から総Ｎ型不純物量（ＬＤＤリン）を差し引いた不純物量を示す。この図２０から、シリコン基板の表面から深い領域までＰ型領域でつながっていることがわかる。
【００１８】
このように、従来のＣＭＯＳトランジスタにおいては、熱処理によりＳＤボロンが大きく拡散したため、Ｐウェル給電拡散層領域ＣのＰウェル給電拡散層領域とＰウェル１０１とが電気的に接合し、Ｐウェル１０１への電圧供給に障害はなく、問題にはならなかった。
【００１９】
しかしながら、現在用いられている低温化プロセス、すなわち、ＳＤボロン注入後の熱処理が摂氏約９００度で約１０秒間だけ行われるような低温化プロセスにおいては、ＳＤボロンがポケットリンよりも深い位置に拡散することはない。
【００２０】
図２１は、ＳＤボロン注入の後に摂氏９００度で約１０秒間のＲＴＡ処理を加えた後の不純物プロファイルを示す。図２２は、図２１の総Ｐ型不純物量（Ｐウェルボロン及びＳＤボロン）から総Ｎ型不純物量（ＬＤＤリン）を差し引いた不純物量を示す。
【００２１】
図２２から明らかであるように、シリコン基板の表面の近傍に存在するＰ型領域Ｐ１と、Ｐ型領域Ｐ１よりも深いＰ型領域Ｐ２との間に、Ｎ型領域が存在していることがわかる。すなわち、ＳＤボロン注入の後に摂氏９００度で約１０秒間のＲＴＡ処理を加えたトランジスタはＰ／Ｎ／Ｐの構造になっている。
【００２２】
このような構造では、Ｐウェル給電拡散層領域ＣとＰウェル１０１とは電気的には接続しておらず、結果的に、外部からＰウェル１０１への給電ができなくなり、回路動作が不安定になり、ラッチアップなどの異常原因になる。
【００２３】
このようなＰウェル給電拡散層領域ＣとＰウェル１０１との間の電気的非接続を回避するもっとも簡単な方法は、別途、フォトリソグラフィーを行い、レジストをＰウェル給電拡散層領域Ｃのみ開口させ、そのレジストをマスクとしてボロンを注入し、Ｐウェル給電拡散層領域ＣとＰウェル１０１との間に存在するＮ型領域をP型へ打ち返せばよい。
【００２４】
しかしながら、この方法は、プロセス工程数が増大し、製造コストが増加してしまう。
【００２５】
また、特開平９−２１３８０９号公報は、上述のホットキャリア効果とパンチスルー現象とを防止することができるトランジスタの製造方法として斜めイオン注入法を用いた製造方法を提案している。
【００２６】
以下、同公報に記載されているトランジスタの製造方法を説明する。
【００２７】
図２３は、本製造方法により製造されるＣＭＯＳゲートアレイの基本セルの平面図であり、図２４は図２３に示した基本セルの断面図である。
【００２８】
ｐ−型単結晶シリコンからなる半導体基板６０１の主面の基本セルが配置される領域には、ｐ型ウェル６０２とｎ型ウェル６０３とが隣接して設けられている。ｐ型ウェル６０２には、基本セルの一部を構成するｎチャネル型ＭＩＳＦＥＴのゲート電極６０４Ａが形成され、ｎ型ウェル６０３には、基本セルの他の一部を構成するｐチャネル型ＭＩＳＦＥＴのゲート電極６０４Ｂが形成されている。
【００２９】
ｎチャネル型ＭＩＳＦＥＴ形成領域の近傍には、ｐ型ウェル６０２に所定の固定電位を印加するためのｐ型ウェル給電部６０６が設けられている。また、ｐチャネル型ＭＩＳＦＥＴ形成領域の近傍には、ｎ型ウェル６０３に所定の固定電位を印加するためのｎ型ウェル給電部６０７が設けられている。ｎチャネル型ＭＩＳＦＥＴ形成領域、ｐ型ウェル給電部６０６、ｐチャネル型ＭＩＳＦＥＴ形成及びｎ型ウェル給電部６０７は酸化シリコンからなるフィールド酸化膜６０８により相互に分離されている。
【００３０】
次いで、基本セルを構成するｎチャネル型ＭＩＳＦＥＴ及びｐチャネル型ＭＩＳＦＥＴのそれぞれをＬＤＤ構造及びポケット構造にする方法を説明する。
【００３１】
先ず、図２５及び図２６に示すように、ｎ型ウェル６０３のｐチャネル型ＭＩＳＦＥＴ形成領域及びｎ型ウェル給電部６０７の表面をフォトレジスト６２０で覆い、斜めイオン注入法により、ｐ型ウェル６０２にｎ型不純物（Ｐ）とｐ型不純物（Ｂ）を順次打ち込むことにより、ゲート電極６０４Ａの両側のｐ型ウェル６０２にｎ−型半導体領域６０９Ａ及びｐ型半導体領域（ポケット）６１０Ａを形成する。この際、ｐ型ウェル給電部６０６のｐ型ウェル６０２にもｎ型不純物とｐ型不純物とが打ち込まれ、ｎ−型半導体領域６０９Ｂ及びｐ型半導体領域（ポケット）６１０Ｂとが形成される。
【００３２】
フォトレジスト６２０を除去した後、図２７及び図２８に示すように、ｐ型ウェル６０２のｎチャネル型ＭＩＳＦＥＴ形成領域及びｐ型ウェル給電部６０６の表面をフォトレジスト６２１で覆い、ｎ型ウェル６０３にｐ型不純物（ＢＦ2）とｎ型不純物（Ｐ）とを順次打ち込むことにより、ゲート電極６０４Ｂの両側のｎ型ウェル６０３にｐ−型半導体領域６１１Ａ及びｎ型半導体領域（ポケット）６１２Ａを形成する。この際、ｎ型ウェル給電部６０７のｎ型ウェル６０３にもｐ型不純物とｎ型不純物とが打ち込まれ、ｐ−型半導体領域６１１Ｂ及びｎ型半導体領域（ポケット）６１２Ｂとが形成される。
【００３３】
次いで、フォトレジスト６２１を除去した後、図２９及び図３０に示すように、ゲート電極６０４Ａ及びゲート電極６０４Ｂの側壁に酸化シリコンからなるサイドウォールスペーサー６１５を形成し、さらに、ｐチャネル型ＭＩＳＦＥＴ形成領域のｎ型ウェル６０３、ｐ型ウェル給電部６０６のｐ型ウェル６０２のそれぞれの表面をフォトレジスト６２２で覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域のｐ型ウェル６０２及びｎ型ウェル給電部６０７のｎ型ウェル６０３にｎ型不純物（Ａｓ）を打ち込み、ｎ＋型半導体領域（ｎチャネル型ＭＩＳＦＥＴのソース及びドレイン領域）６１３Ａ及びｎ＋型半導体領域（ウェル給電部半導体領域）６１３Ｂを形成する。
【００３４】
次いで、フォトレジスト６２２を除去した後、図３１及び図３２に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域のｐ型ウェル６０２、ｎ型ウェル給電部６０７のｎ型ウェル６０３のそれぞれの表面をフォトレジスト６２３で覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域のｎ型ウェル６０３及びｐ型ウェル給電部６０６のｐ型ウェル６０２にｐ型不純物（ＢＦ2）を打ち込み、ｐ＋型半導体領域（ｐチャネル型ＭＩＳＦＥＴのソース及びドレイン領域）６１４Ａ及びｐ＋型半導体領域（ウェル給電部半導体領域）６１４Ｂを形成する。
【００３５】
以上の工程により、基本セルを構成するｎチャネル型ＭＩＳＦＥＴ及びｐチャネル型ＭＩＳＦＥＴのそれぞれがＬＤＤ構造及びポケット構造になる。
【００３６】
【発明が解決しようとする課題】
しかしながら、図１７乃至図２２に示したＣＭＯＳトランジスタ及び図２３乃至図３２に示したトランジスタの製造方法の何れにおいても、Ｐウェル給電拡散層領域とＰウェルとの間の電気的接続を確保するためのポケットボロンの注入、すなわち、ＮＭＯＳトランジスタに対するポケットボロンの注入のために余分な工程を実施しなければならないという問題点があった。
【００３７】
本発明は、このような問題点に鑑みてなされたものであり、工程数を増加させることなく、Ｐウェル給電拡散層領域とＰウェルとの間の電気的接続を確保することが可能な半導体装置及びその製造方法を提供することを目的とする。
【００３８】
【課題を解決するための手段】
この目的を達成するため、本発明は、Ｎウエル内に形成されるＰＭＯＳトランジスタ形成領域およびＮウエル給電拡散層領域と、Ｐウエル内に形成されるＮＭＯＳトランジスタ形成領域およびＰウエル給電拡散層領域と、を備える半導体装置の製造方法において、半導体基板の主面に、素子分離領域を形成し、前記ＮウエルおよびＰウエルを形成する第１の工程と、前記Ｎウエルの素子形成領域に前記ＰＭＯＳトランジスタのゲート電極を形成し、前記Ｐウエルの素子形成領域に前記ＮＭＯＳトランジスタのゲート電極を形成する第２の工程と、Ｎ型不純物を全面にイオン注入し、前記ＮＭＯＳトランジスタではＬＤＤ領域となり、前記ＰＭＯＳトランジスタではポケット領域となる領域を同時に形成する第３の工程と、前記ＮＭＯＳトランジスタ形成領域および前記Ｐウエル給電拡散層領域以外の領域を第１のレジストパターンで覆った後、前記ＮＭＯＳトランジスタ形成領域および前記Ｐウエル給電拡散層領域にポケットボロンをイオン注入し、前記ＮＭＯＳトランジスタ形成領域では短チャネル効果を抑制するポケットボロン領域となり、前記Ｐウエル給電拡散層領域では前記第３の工程で注入された前記Ｎ型不純物を打ち消すポケットボロン領域となる領域を同時に形成する第４の工程と、前記第１のレジストパターンを除去した後、前記各々のゲート電極にシリコン窒化膜から成るサイドウオールを形成する第５の工程と、前記ＰＭＯＳトランジスタ形成領域および前記Ｐウエル給電拡散層領域以外の領域を第２のレジストパターンで覆った後、前記ＰＭＯＳトランジスタ形成領域および前記Ｐウエル給電拡散層領域にボロンをイオン注入し、前記ＰＭＯＳトランジスタ形成領域ではソースドレイン領域となり、前記Ｐウエル給電拡散層領域では表面に形成されるＰウエル給電拡散層となる領域を同時に形成する第６の工程と、前記第２のレジストパターンを除去し、前記ＮＭＯＳトランジスタ形成領域および前記Ｎウエル給電拡散層領域以外の領域を第３のレジストパターンで覆った後、前記ＮＭＯＳトランジスタ形成領域および前記Ｎウエル給電拡散層領域にヒ素をイオン注入し、前記ＮＭＯＳトランジスタ形成領域ではソースドレイン領域となり、前記Ｎウエル給電拡散層領域では表面に形成されるＮウエル給電拡散層となる領域を同時に形成する第７の工程と、前記第３のレジストパターンを除去した後、熱処理して注入不純物を活性化する第８の工程と、をこの順に行い、前記Ｐウエル給電拡散層領域では、基板表面に形成される前記Ｐウエル給電拡散層が前記ポケットボロン領域を介して前記Ｐウエルと電気的に接続されていることを特徴とする半導体装置の製造方法を提供する。
【００４０】
本発明においては、本来、別の目的の下に、すなわち、短チャネル抑制のために実施される工程であるＮＭＯＳトランジスタに対するポケットボロン注入をＰウェル給電拡散層領域に対しても同時に行う。これによって、余分なプロセス工程を追加する必要がなく、Ｐウェル給電拡散層領域とＰウェルとの間に存在するＮ型領域をＰ型へ打ち返すことが可能になる。その結果として、低熱処理プロセスであっても少ない工程数でＰウェル給電拡散層領域とＰウェルとの間の電気的導通性を維持することができる。
【００４１】
【発明の実施の形態】
図１は、本発明の第一の実施形態に係る半導体装置の断面図である。本実施形態に係る半導体装置はＣＭＯＳトランジスタ１００として形成されている。
【００４２】
本実施形態に係るＣＭＯＳトランジスタ１００は、ＰＭＯＳトランジスタ形成領域ＡとＮウェル給電拡散層領域ＢとＰウェル給電拡散層領域ＣとＮＭＯＳトランジスタ形成領域Ｄの４つの領域を画定している。
【００４３】
Ｎウェル給電拡散層領域Ｂ及びＰウェル給電拡散層領域Ｃは、Ｎウェル及びＰウェル電位を安定させるために、外部電源から特定の電圧を給電するための領域である。
【００４４】
図１に示すように、ＣＭＯＳトランジスタ１００は、ＰＭＯＳトランジスタ形成領域Ａ及びＮＭＯＳトランジスタ形成領域Ｄにおいて、シリコン基板の表面に形成されたゲート酸化膜１１２と、ゲート酸化膜１１２上に形成されたゲートポリシリコン１０８と、ゲートポリシリコン１０８上に形成されたゲートＷＳｉ膜１０９と、ゲートポリシリコン１０８及びゲートＷＳｉ膜１０９の側壁に形成されたＬＤＤサイドウォール１１４と、Ｐウェル給電拡散層領域Ｃ及びＮＭＯＳトランジスタ形成領域Ｄにおいてシリコン基板に形成されたＰウェル１０１と、ＰＭＯＳトランジスタ形成領域Ａ及びＮウェル給電拡散層領域Ｂにおいてシリコン基板に形成されたＮウェル１０２と、シリコン基板の表面に形成されたフィールド酸化膜１０３と、ＰＭＯＳトランジスタ形成領域Ａのゲート酸化膜１１２の両側において及びＰウェル給電拡散層領域Ｃにおいて、シリコン基板の表面に形成されたボロン注入領域１０６と、Ｎウェル給電拡散層領域Ｂにおいて及びＮＭＯＳトランジスタ形成領域Ｄのゲート酸化膜４１２の両側において、シリコン基板の表面に形成されたヒ素注入領域１０７と、ボロン注入領域１０６及びヒ素注入領域１０７を囲んで形成されたリン注入ＬＤＤ領域１０５と、Ｐウェル給電拡散層領域Ｃ及びＮＭＯＳトランジスタ形成領域Ｄにおいて、ＬＤＤ領域１０５を囲んで形成されたポケットボロン領域１０４と、シリコン基板上に形成された層間絶縁膜１１０と、層間絶縁膜１１０を貫通してボロン注入領域１０６及びヒ素注入領域１０７に到達するように形成されたコンタクトプラグ１１３と、層間絶縁膜１１０上にコンタクトプラグ１１３に接して配置されている配線層１１１と、を備えている。
【００４５】
図１に示したＰウェル給電拡散層領域Ｃにおける縦方向、すなわち、Ｐウェル給電拡散層領域Ｃの基板表面から深さ方向の不純物プロファイルを図２に示す。
【００４６】
次いで、以下に、本実施形態に係るＣＭＯＳトランジスタ１００の製造方法の一例を説明する。
【００４７】
先ず、図３に示すように、深さ２５０ｎｍのフィールド酸化膜１０３によって素子分離が施されたシリコン基板に対してイオン注入を行い、Ｎウェル１０２及びＰウェル１０１を形成する。
【００４８】
イオン注入の条件の一例として、Ｎウェル１０２に対しては、１Ｅ１３ｃｍ2のリンの７００ｋｅＶにおける注入及び１Ｅ１３ｃｍ2のリンの３００ｋｅＶにおける注入の２回注入、Ｐウェル１０１に対しては、１Ｅ１３ｃｍ2のボロンの３００ｋｅＶにおける注入及び１Ｅ１３ｃｍ2のボロンの１００ｋｅＶにおける注入の２回注入が挙げられる。
【００４９】
これらのイオン注入の後に、イオンの活性化のために摂氏９００度において約１０分間の窒素処理を行う。場合によっては、所望のしきい値電圧を得るために、ＰＭＯＳトランジスタ形成領域ＡとＮＭＯＳトランジスタ形成領域Ｄのそれぞれに、約１０ｋｅＶでボロンを追加的にイオン注入することも可能である。
【００５０】
次いで、図４に示すように、熱酸化により、シリコン基板の表面に約５．０ｎｍのゲート酸化膜１１２を形成した後、リンを約２Ｅ２０ｃｍ-3ドープしたゲートポリシリコン膜１０８をＬＰ−ＣＶＤ法により１００ｎｍ堆積し、さらに、ＬＰ−ＣＶＤ法によりゲートＷＳｉ膜１０９を１００ｎｍ堆積する。この後、ゲートポリシリコン膜１０８とゲートＷＳｉ膜１０９との積層膜をフォトリソグラフィー工程及びエッチング工程によりゲート電極にパターニングする。このゲート電極は、例えば、長さ０．２０μｍを有する。
【００５１】
これにより、図４に示すように、ＰＭＯＳトランジスタ形成領域ＡにＰＭＯＳトランジスタのゲート電極、ＮＭＯＳトランジスタ形成領域ＤにＮＭＯＳトランジスタのゲート電極が形成される。
【００５２】
次いで、フォトリソグラフィーを行わずに、シリコン基板の全領域に対してリン注入を行う。注入条件の一例として、２５ｋｅＶ、２Ｅ１３ｃｍ2が挙げられる。
【００５３】
このリン注入により、図５に示すように、ＮＭＯＳトランジスタ形成領域ＤにはＬＤＤ領域１０５が形成される。このＬＤＤ領域１０５はＮＭＯＳトランジスタのホットキャリア耐性の向上に効果がある。同時に、このリン注入により、ＰＭＯＳトランジスタ形成領域Ａにはポケット（パンチスルーストッパー）領域１０５が形成される。このＬＤＤ領域１０５はＰＭＯＳランジスタの短チャネル効果抑制に効果がある。
【００５４】
このリン注入はシリコン基板の全領域に対して行われたので、図５に示すように、Ｎウェル給電拡散層領域Ｂ及びＰウェル給電拡散層領域Ｃにおいても、シリコン基板の表面にリン注入領域１０５が形成される。
【００５５】
次いで、フォトリソグラフィーを用いて、Ｐウェル給電拡散層領域Ｃ及びＮＭＯＳトランジスタ形成領域Ｄのみが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、ポケットボロンを注入する。注入条件の例としては、２０ｋｅＶ、２Ｅ１３ｃｍ2が挙げられる。
【００５６】
このポケットボロンの注入により、図６に示すように、Ｐウェル給電拡散層領域Ｃ及びＮＭＯＳトランジスタ形成領域Ｄにはポケットボロン領域１０４が形成される。このポケットボロン領域１０４は短チャネル効果を抑制する効果がある。
【００５７】
後に詳しく述べるが、従来、このポケットボロンの注入は、ＮＭＯＳトランジスタ形成領域Ｄにのみ注入されていたが、本実施形態においては、Ｐウェル給電拡散層領域Ｃにも注入する。これにより後述する効果が発生する。
【００５８】
次いで、シリコン基板の全面に厚さ５０ｎｍの窒化膜をＬＰ−ＣＶＤ法により堆積する。この窒化膜に対して異方性ドライエッチングを行い、図７に示すように、アイランド状のゲートポリシリコン膜１０８とゲートＷＳｉ膜１０９との積層膜の側壁にＬＤＤサイドウォール１１４を形成する。
【００５９】
次いで、フォトリソグラフィーを用いて、ＰＭＯＳトランジスタ形成領域Ａ及びＰウェル給電拡散層領域Ｃのみが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、ＳＤボロンを注入する。注入条件の例としては、２５ｋｅＶ、３Ｅ１５ｃｍ3が挙げられる。
【００６０】
ＳＤボロンの注入により、図８に示すように、ＰＭＯＳトランジスタ形成領域ＡにおいてＰＭＯＳトランジスタのソース・ドレイン領域１０６が形成され、また、Ｐウェル給電拡散層領域ＣにおいてPウェル給電拡散層１０６が形成される。
【００６１】
次いで、フォトリソグラフィーを用いて、Ｎウェル給電拡散層領域Ｂ及びＮＭＯＳトランジスタ形成領域Ｄのみが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、ＳＤヒ素を注入する。注入条件の例としては、３０ｋｅＶ、３Ｅ１５ｃｍ3が挙げられる。
【００６２】
ＳＤヒ素の注入により、図９に示すように、ＮＭＯＳトランジスタ形成領域ＤにおいてＮＭＯＳトランジスタのソース・ドレイン領域１０７が形成され、また、Ｎウェル給電拡散層領域ＢにおいてＮウェル給電拡散層１０７が形成される。
【００６３】
この後、摂氏９００度の温度で１０秒間のＲＴＡ処理を行い、ポケットボロン領域１０４中のポケットボロン、ＬＤＤ領域１０５中のリン、ソース・ドレイン領域１０６及びPウェル給電拡散層１０６中のボロン、ソース・ドレイン領域１０７及びＮウェル給電拡散層１０７中のヒ素のイオン活性化を行う。
【００６４】
次いで、図１に示すように、全面に層間絶縁膜１１０を形成し、ソース・ドレイン領域１０６、Pウェル給電拡散層１０６、ソース・ドレイン領域１０７及びＮウェル給電拡散層１０７に到達するコンタクトホールを層間絶縁膜１１０中に形成する。
【００６５】
その後、各コンタクトホールを銅その他の金属で充填し、コンタクトプラグ１１３を形成する。
【００６６】
さらに、層間絶縁膜１１０上にコンタクトプラグ１１３に接して配線層１１１を形成する。
【００６７】
これにより、図１に示した集積回路が完成する。
【００６８】
なお、本実施形態における各構成要素の構成材料、成膜方法及び各種の数値は上記のものに限定されるものではない。
【００６９】
本実施形態に係る半導体装置によれば、特別の工程を追加することなく、Ｐウェル給電拡散層領域ＣをＰウェル１０１と電気的に接合させることができる。
【００７０】
図９におけるＰウェル給電拡散層領域Ｃの破線Ｃ１−Ｃ２方向の不純物プロファイルを図２に示す。図２は、各イオン注入（Ｐウェルボロン、ＬＤＤリン、ポケットボロン、ＳＤボロン）工程により注入された不純物の熱処理後の最終的なプロファイルである。
【００７１】
図１０は図２から導いたグラフであり、Ｐ型不純物総量（Ｐウェルボロン、ポケットボロン、ＳＤボロン）からＮ型不純物総量（ＬＤＤリン）を差し引いたものである。図１０からわかるように、Ｐ型領域が連続しており、Ｐウェル給電拡散層領域ＣとＰウェル１０１とが電気的に接合されていることがわかる。これによって、外部から、Ｐウェル給電拡散層領域Ｃを介して、安定した電位をＰウェル１０１に供給することができ、本集積回路の安定動作を維持することができる。
【００７２】
上記の第一の実施形態に係る半導体装置は1種類のＰＭＯＳトランジスタと1種類のＮＭＯＳトランジスタを有するものとして説明したが、実際の使用時には、メモリ部とロジック部との間、あるいは、外部電源入力部と内部降圧部との間などでは異なったソース・ドレイン構造のＭＯＳトランジスタを用いることも多い。そこで、以下に、本発明の第二の実施形態として、1種類のＰＭＯＳトランジスタと2種類のＮＭＯＳトランジスタとを有する半導体装置を説明する。
【００７３】
本実施形態に係る半導体装置は、図１１に示すように、ＮＭＯＳトランジスタ形成領域Ｄは、高電圧ＮＭＯＳ部ＤＡと低電圧ＮＭＯＳ部ＤＢとからなるものとする。例えば、ＰＭＯＳトランジスタ形成領域ＡのＰＭＯＳトランジスタ及び低電圧ＮＭＯＳ部ＤＢの低電圧ＮＭＯＳトランジスタは０．２０μｍのゲート電極長を有しており、高電圧ＮＭＯＳ部ＤＡの高電圧ＮＭＯＳトランジスタは０．４０μｍのゲート電極長を有している。
【００７４】
先ず、上述の第一の実施形態において図３乃至図５を用いて説明した各工程と同様の工程を実施する。これにより、図５に示すような断面構造を有する中間品が形成される
次いで、フォトリソグラフィーを用いて、Ｐウェル給電拡散層領域Ｃ及び低電圧ＮＭＯＳ部ＤＢが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、ポケットボロン及びヒ素を注入する。これにより、図１１に示すように、低電圧ＮＭＯＳ部ＤＢの低電圧ＮＭＯＳトランジスタにはポケットボロン注入領域１０４とＬＤＤヒ素領域１２０とが形成される。
【００７５】
ポケットボロン注入条件の例としては、２０ｋｅＶ、２Ｅ１３ｃｍ-2が挙げられる。また、ヒ素注入条件の例としては、２０ｋｅＶ、１Ｅ１４ｃｍ-2が挙げられる。
【００７６】
高電圧ＮＭＯＳ部ＤＡの高電圧ＮＭＯＳトランジスタは、ホットキャリア耐性の低下を防止するため、チャネルとドレイン領域との間の境界における電界を緩くする必要があり、このため、ポケットボロンは注入しないことが望ましい。一方、低電圧ＮＭＯＳ部ＤＢの低電圧ＮＭＯＳトランジスタは、短チャネル効果を抑制するために、ポケットボロンを注入することが必要である。
【００７７】
ＬＤＤヒ素領域１２０を形成するためのヒ素注入は、低電圧ＮＭＯＳ部ＤＢの低電圧ＮＭＯＳトランジスタのＬＤＤ領域を低抵抗化するために行うものである。
【００７８】
この後、上述の第一の実施形態において図７乃至図９を用いて説明した各工程と同様の工程を実施する。これにより、図１２に示すような断面構造を有する半導体装置が形成される
上述の第一の実施形態の場合と同様に、本実施形態における各構成要素の構成材料、成膜方法及び各種の数値は上記のものに限定されるものではない。
【００７９】
図１２のＰウェル給電拡散層領域Ｃにおける破線Ｃ１−Ｃ２方向の不純物プロファイルを図１３に示す。また、図１４に、図１３のＰ型不純物総量（Ｐウェルボロン、ポケットボロン、ＳＤボロン）からＮ型不純物総量（ＬＤＤリン、ＬＤＤＡｓ）を差し引いた不純物量を示す。
【００８０】
図１４からわかるように、Ｐ型領域が連続しており、Ｐウェル給電拡散層領域ＣとＰウェル１０１とが電気的に接合されていることがわかる。
【００８１】
第二の実施形態が前述した第一の実施形態と異なる点は、Ｐウェル給電拡散層領域Ｃに対してP型の不純物であるポケットボロン注入と同時に、Ｎ型の不純物であるヒ素を注入し、ポケットボロン注入領域１０４とＬＤＤヒ素領域１２０とを形成している点である。本実施形態のように、Ｎ型の不純物が注入されても、同時に注入されたP型の不純物がその機能を発揮することにより、Ｐウェル給電拡散層領域ＣとＰウェル１０１とを電気的に接合することができる。 これによって、第一の実施形態と同様に、外部から、Ｐウェル給電拡散層領域Ｃを通じて、安定した電位をPウェル１０１に供給することができ、回路の安定動作を維持することができる。
【００８２】
図１５及び図１６は、本発明の第三の実施形態に係る半導体装置の断面図である。以下、図１５及び図１６を参照して、本発明の第三の実施形態に係る半導体装置を説明する。本実施形態に係る半導体装置はＤＲＡＭの集積回路に関するものである。
【００８３】
本実施形態に係る半導体装置はＣＭＯＳトランジスタ３００として形成されており、1種類のＰＭＯＳトランジスタと2種類のＮＭＯＳトランジスタとを有している。
【００８４】
本実施形態に係るＣＭＯＳトランジスタ３００は、ＰＭＯＳトランジスタ形成領域ＡとＮウェル給電拡散層領域ＢとＰウェル給電拡散層領域ＣとＮＭＯＳトランジスタ形成領域Ｄの４つの領域を画定しており、ＮＭＯＳトランジスタ形成領域Ｄは、周辺トランジスタ形成領域ＤＣとセルトランジスタ形成領域ＤＤとからなるものとする。
【００８５】
例えば、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート長は０．２０μｍ、セルトランジスタのゲート長は０．１２μｍである。
【００８６】
先ず、第一の実施形態において図３乃至図５を用いて説明した各工程と同様の工程を実施する。これにより、図５に示すような断面構造を有する中間品が形成される
次いで、フォトリソグラフィーを用いて、Ｐウェル給電拡散層領域Ｃ及び周辺トランジスタ形成領域ＤＣが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、ポケットボロン及びヒ素を注入する。
【００８７】
これにより、図１５に示すように、周辺トランジスタ形成領域ＤＣにおけるＮＭＯＳトランジスタには、ポケットボロン注入領域１０４とＬＤＤヒ素領域１２０とが形成される。
【００８８】
ポケットボロンの注入条件の例としては、２０ｋｅＶ、２Ｅ１３ｃｍ-2が挙げられる。また、ヒ素注入条件の例としては、２０ｋｅＶ、１Ｅ１４ｃｍ-2が挙げられる。
【００８９】
セルトランジスタ形成領域ＤＤに形成されるトランジスタは、ＤＲＡＭのホールド特性の観点から、ドレイン拡散からの接合リークを低減することが重要である。このために、チャネル又はウェルとドレイン領域との間の境界における電界を緩くする必要があり、ポケットボロンは注入しないことが望ましい。
【００９０】
また、注入欠陥によるリークの増大を防ぐために、ＬＤＤヒ素も注入しないことが望ましい。
【００９１】
一方、周辺トランジスタ形成領域ＤＣに形成されるＮＭＯＳトランジスタは、セルトランジスタ形成領域ＤＤに形成されるセルトランジスタと比較して、接合リークを低減させる重要性が低いため、短チャネル効果の抑制及びＬＤＤ領域の低抵抗化のために、ポケットボロン及びＬＤＤヒ素を注入することが望ましい。
【００９２】
この後、第一の実施形態において図７乃至図９を用いて説明した各工程と同様の工程を実施する。これにより、図１６に示すような断面構造を有する半導体装置が形成される。
【００９３】
ただし、セルトランジスタ形成領域ＤＤはＤＲＡＭのホールド特性を重視して、サイドウォール膜のエッチバックを行わない。またＳＤヒ素の注入も行わない。これらは、エッチングや、注入によるダメージを回避するためである。
【００９４】
この後、図示はしていないが、ビット線の形成、容量の形成、配線層の形成の工程を経て、本実施形態に係るＤＲＡＭの集積回路が完成する。
【００９５】
【発明の効果】
本発明によれば、本来、別の目的のために、すなわち、短チャネル抑制のために実施される工程であるＮＭＯＳトランジスタに対するポケットボロン注入をＰウェル給電拡散層領域に対しても同時に行う。これによって、余分なプロセス工程を追加する必要がなく、Ｐウェル給電拡散層領域とＰウェルとの間に存在するＮ型領域をＰ型へ打ち返すことが可能になる。その結果として、低熱処理プロセスであっても、工程数を増加させることなく、Ｐウェル給電拡散層領域とＰウェルとの間の電気的導通性を維持することができる。
【００９６】
また、本発明は、上述の特開平９−２１３８０９号公報に記載されたトランジスタの製造方法と比較しても、次のような優位性を有している。
【００９７】
同公報に記載されたトランジスタの製造方法においては、次の工程を実施することにより、各給電部とウェルとを電気的に接続している。
（１）フォトリソグラフィーにより、ＮＭＯＳトランジスタ形成領域とＰウェル給電拡散層領域とが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、Ｐ型不純物及びＮ型不純物を深い方から順にイオン注入し、ポケット領域及びＬＤＤ領域を形成する。
（２）フォトリソグラフィーにより、ＰＭＯＳトランジスタ形成領域とＮウェル給電拡散層領域とが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、Ｎ型不純物及びＰ型不純物を深い方から順にイオン注入し、ポケット領域及びＬＤＤ領域を形成する。
（３）Ｎ＋領域とＮウェル給電拡散層領域とが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、Ｎ型ＳＤ不純物をＰ型ＬＤＤ領域よりも深く注入する。
（４）Ｐ＋領域とＰウェル給電拡散層領域とが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、Ｐ型ＳＤ不純物をＮ型ＬＤＤ領域よりも深く注入する。
【００９８】
これに対して、本発明において、次の工程を実施することにより、各給電部とウェルとを電気的に接続している。
（１）全面にＮ型不純物を注入する。これにより、ＰＭＯＳトランジスタ形成領域におけるポケット領域と、ＮＭＯＳトランジスタ形成領域におけるＬＤＤ領域とが形成される。
（２）フォトリソグラフィーにより、ＮＭＯＳトランジスタ形成領域とＰウェル給電拡散層領域とが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、Ｐ型不純物を注入し、（１）の工程においてＰウェル給電拡散層領域に注入したＮ型不純物を打ち消す。
（３）Ｎ＋領域とＮウェル給電拡散層領域とが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、Ｎ型ＳＤ不純物を注入する。
（４）Ｐ＋領域とＰウェル給電拡散層領域とが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、Ｐ型ＳＤ不純物を注入する。
【００９９】
本発明においては、特開平９−２１３８０９号公報に記載されたトランジスタの製造方法とは異なり、（１）の工程において、フォトリソグラフィーを用いる必要がない。これは、ＰＭＯＳトランジスタにおいてはホットキャリアの問題がＮＭＯＳトランジスタと比較して極めて少ないという特徴を生かしたものである。すなわち、ＰＭＯＳトランジスタに対しては、ポケットボロンの注入のみ行い、リンのＬＤＤ領域への注入は行わない。このため、本発明によれば、同公報記載の製造方法と比較して、少ない工程数かつ低いコストで同等の機能を有するトランジスタを製造することが可能である。
【０１００】
また、Ｐウェル給電拡散層領域に注入されたＮ型不純物はポケット領域へのＰ型不純物の注入により打ち返しているので、Ｐ型ＳＤ不純物の注入の際に、Ｎ型ＬＤＤ領域よりも深く注入するという制約はなくなる。
【０１０１】
また、第二の実施形態において述べたように、ＮＭＯＳトランジスタが二つの領域に分割されている場合であっても、先ず、Ｎ型不純物を全面に注入し、次に、フォトリソグラフィーを用いて、Ｐウェル給電拡散層領域とＮＭＯＳ低電圧部にのみＰ型不純物を注入することにより、工程数を増加させることなく、Ｐウェル給電拡散層領域とＰウェルとの間の電気的導通性を維持しつつ、２種類以上のＮＭＯＳトランジスタを形成することができる。
【０１０２】
このように、２種類以上のＮＭＯＳトランジスタを有する集積回路（例えば、ＤＲＡＭ）の製造に際しても、本発明は上記公報記載の製造方法と比較して、工程数及びコストを低減させることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態に係る半導体装置の断面図である。
【図２】図１に示した半導体装置の不純物プロファイルである。
【図３】本発明の第一の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】本発明の第一の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】本発明の第一の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】本発明の第一の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】本発明の第一の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】本発明の第一の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】本発明の第一の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】本発明の第一の実施形態に係る半導体装置の不純物プロファイルである。
【図１１】本発明の第二の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】本発明の第二の実施形態に係る半導体装置の断面図である。
【図１３】本発明の第二の実施形態に係る半導体装置の不純物プロファイルである。
【図１４】本発明の第二の実施形態に係る半導体装置の不純物プロファイルである。
【図１５】本発明の第三の実施形態に係る半導体装置の断面図である。
【図１６】本発明の第三の実施形態に係る半導体装置の断面図である。
【図１７】従来の半導体装置の断面図である。
【図１８】従来の半導体装置の不純物プロファイルである。
【図１９】従来の半導体装置の不純物プロファイルである。
【図２０】従来の半導体装置の不純物プロファイルである。
【図２１】従来の半導体装置の不純物プロファイルである。
【図２２】従来の半導体装置の不純物プロファイルである。
【図２３】従来の他の半導体装置の製造方法の各工程における平面図である。
【図２４】従来の他の半導体装置の製造方法の各工程における断面図である。
【図２５】従来の他の半導体装置の製造方法の各工程における平面図である。
【図２６】従来の他の半導体装置の製造方法の各工程における断面図である。
【図２７】従来の他の半導体装置の製造方法の各工程における平面図である。
【図２８】従来の他の半導体装置の製造方法の各工程における断面図である。
【図２９】従来の他の半導体装置の製造方法の各工程における平面図である。
【図３０】従来の他の半導体装置の製造方法の各工程における断面図である。
【図３１】従来の他の半導体装置の製造方法の各工程における平面図である。
【図３２】従来の他の半導体装置の製造方法の各工程における断面図である。
【符号の説明】
１００ 第一の実施形態に係るＣＭＯＳトランジスタ
１０１ Ｐウェル
１０２ Ｎウェル
１０３ フィールド酸化膜
１０４ ポケットボロン領域
１０５ ＬＤＤ領域
１０６ ボロン注入領域
１０７ ヒ素注入領域
１０８ ゲートポリシリコン
１０９ ゲートＷＳｉ膜
１１０ 層間絶縁膜
１１１ 配線層
１１２ ゲート酸化膜
１１３ コンタクトプラグ
１１４ ＬＤＤサイドウォール
１２０ ＬＤＤヒ素領域
３００ 第三の実施形態に係るＣＭＯＳトランジスタ
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタ及びその製造方法に関する。
【０００２】
【従来の技術】
ＭＩＳＦＥＴを微細化したときに生じる問題として、ホットキャリア効果とパンチスルー現象とが知られている。
【０００３】
ホットキャリア効果は、ドレイン領域近傍のピンチオフ領域に生じる高電界によって加速されたチャネルホットエレクトロンがシリコン基板−ゲート酸化膜表面の障壁を越えてゲート酸化膜中に入り込み、あるいは、衝突電離によりさらに多くのエレクトロンを発生させる現象である。ゲート酸化膜中に入り込んだエレクトロンは、閾値電圧の変動、相互コンダクタンスの低下その他の特性劣化を引き起こし、衝突電離により発生したエレクトロンは基板電流となって、ドレイン領域のブレークダウン電圧を低下させたり、あるいは、ＣＭＯＳＦＥＴの場合には、ラッチアップのトリガ電流となったりする。
【０００４】
ホットキャリア効果の対策としては、ドレイン領域とチャネル領域との間に高電界の緩和を目的とした低不純物濃度のｎ-型半導体領域を形成するＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が周知である。
【０００５】
ＬＤＤ構造のＭＩＳＦＥＴを形成するには、通常、ゲート電極をマスクにして基板に不純物をイオン注入することによりｎ-型半導体領域を形成し、次いで、ゲート電極の側壁に絶縁膜でサイドウォールスペーサーを形成した後、ゲート電極とこのサイドウォールスペーサーとをマスクにして基板に不純物をイオン注入することにより、ｎ+型半導体領域（ソース領域及びドレイン領域）を形成する方法が用いられている。
【０００６】
パンチスルー現象は、ＭＩＳＦＥＴの微細化に伴ってドレイン領域の空乏層がソース領域に接近するようになると、ソース領域の近傍の電位障壁の高さが低下し、チャネルが形成されていなくても、ソース領域とドレイン領域との間に電流が流れてしまう現象であり、ドレイン領域の耐圧低下やリーク電流の増大などの問題を引き起こす。
【０００７】
このパンチスルー現象の対策の一つとして、ｐポケットと呼ばれる拡散層構造が提案されている。これは、ソース及びドレイン領域の下方にｐ型半導体領域（ｐチャネル型ＭＩＳＦＥＴの場合はｎ型半導体領域）を形成し、これにより、ソース及びドレイン領域の空乏層の広がりを抑えるものである。
【０００８】
今日の半導体集積回路は、微細化の要求により、プロセスの低温化が求められている一方、半導体製造コストの削減のために、プロセス工程数の削減も求められている。
【０００９】
従来も、工程数の削減の観点から、フォトリソグラフィーを用いずに、リンを全面に注入し、ＮＭＯＳトランジスタのＬＤＤ領域とＰＭＯＳトランジスタのポケット（パンチスルーストッパー）領域を同時に形成する方法が用いられてきた。
【００１０】
しかしながら、従来のように高温で熱処理を行う場合、例えば、ＳＤ注入の後に、摂氏８５０度で約１０分の熱処理を行うプロセスにおいては、拡散しやすいＳＤボロンが、全面注入したＬＤＤリンよりも深い位置まで拡散するため、容易にＰウェル給電拡散層領域とＰウェルとが電気的に接合し、問題にはならなかった。
【００１１】
従来のＣＭＯＳトランジスタの構造を図１７に示す。
【００１２】
このＣＭＯＳトランジスタは、ＰＭＯＳトランジスタ形成領域ＡとＮウェル給電拡散層領域ＢとＰウェル給電拡散層領域ＣとＮＭＯＳトランジスタ形成領域Ｄの４つの領域を画定している。
【００１３】
具体的には、図１７に示したＣＭＯＳトランジスタは、ＰＭＯＳトランジスタ形成領域Ａ及びＮＭＯＳトランジスタ形成領域Ｄにおいて、シリコン基板の表面に形成されたゲート酸化膜４１２と、ゲート酸化膜４１２上に形成されたゲートポリシリコン４０８と、ゲートポリシリコン４０８上に形成されたゲートＷＳｉ膜４０９と、ゲートポリシリコン４０８及びゲートＷＳｉ膜４０９の側壁に形成されたＬＤＤサイドウォール４１４と、シリコン基板に形成されたＰウェル３０１及びＮウェル３０２と、シリコン基板の表面に形成された素子分離膜３０３と、ＰＭＯＳトランジスタ形成領域Ａ及びＰウェル給電拡散層領域Ｃにおいて、ゲート酸化膜４１２の両側において、シリコン基板の表面に形成されたボロン注入領域３０６と、Ｎウェル給電拡散層領域Ｂ及びＮＭＯＳトランジスタ形成領域Ｄにおいて、ゲート酸化膜４１２の両側において、シリコン基板の表面に形成されたヒ素注入領域３０７と、ボロン注入領域３０６及びヒ素注入領域３０７を囲んで形成されたリンを含むＬＤＤ領域３０５と、ＮＭＯＳトランジスタ形成領域Ｄにおいて、ＬＤＤ領域３０５を囲んで形成されたポケットボロン領域３０４と、を備えている。
【００１４】
図１７のＰウェル給電拡散層領域Ｃにおける破線Ｃ１−Ｃ２に沿った縦方向の不純物プロファイルを図１８及び図１９に示す。図１８はＳＤボロンを注入した直後の不純物プロファイルであり、図１９は、ＳＤボロンの注入の後に摂氏８５０度で１０分間の熱処理を加えた後の不純物プロファイルである。
【００１５】
図１８からわかるように、従来のＣＭＯＳトランジスタにおいても、ＳＤボロンを注入した直後においては、シリコン基板表面のＳＤボロンによって形成されるＰ型領域と、Ｐウェルボロンによって形成されるＰ型領域との間に、ＬＤＤリンで形成されるＮ型領域が存在している。
【００１６】
しかしながら、図１９に示すように、その後の熱処理によって、ＳＤボロンが熱拡散によって広がり、ＬＤＤリンにより形成されるＮ型領域がうち消されている。
【００１７】
図２０は、図１９における総Ｐ型不純物量（Ｐウェルボロン及びＳＤボロン）から総Ｎ型不純物量（ＬＤＤリン）を差し引いた不純物量を示す。この図２０から、シリコン基板の表面から深い領域までＰ型領域でつながっていることがわかる。
【００１８】
このように、従来のＣＭＯＳトランジスタにおいては、熱処理によりＳＤボロンが大きく拡散したため、Ｐウェル給電拡散層領域ＣのＰウェル給電拡散層領域とＰウェル１０１とが電気的に接合し、Ｐウェル１０１への電圧供給に障害はなく、問題にはならなかった。
【００１９】
しかしながら、現在用いられている低温化プロセス、すなわち、ＳＤボロン注入後の熱処理が摂氏約９００度で約１０秒間だけ行われるような低温化プロセスにおいては、ＳＤボロンがポケットリンよりも深い位置に拡散することはない。
【００２０】
図２１は、ＳＤボロン注入の後に摂氏９００度で約１０秒間のＲＴＡ処理を加えた後の不純物プロファイルを示す。図２２は、図２１の総Ｐ型不純物量（Ｐウェルボロン及びＳＤボロン）から総Ｎ型不純物量（ＬＤＤリン）を差し引いた不純物量を示す。
【００２１】
図２２から明らかであるように、シリコン基板の表面の近傍に存在するＰ型領域Ｐ１と、Ｐ型領域Ｐ１よりも深いＰ型領域Ｐ２との間に、Ｎ型領域が存在していることがわかる。すなわち、ＳＤボロン注入の後に摂氏９００度で約１０秒間のＲＴＡ処理を加えたトランジスタはＰ／Ｎ／Ｐの構造になっている。
【００２２】
このような構造では、Ｐウェル給電拡散層領域ＣとＰウェル１０１とは電気的には接続しておらず、結果的に、外部からＰウェル１０１への給電ができなくなり、回路動作が不安定になり、ラッチアップなどの異常原因になる。
【００２３】
このようなＰウェル給電拡散層領域ＣとＰウェル１０１との間の電気的非接続を回避するもっとも簡単な方法は、別途、フォトリソグラフィーを行い、レジストをＰウェル給電拡散層領域Ｃのみ開口させ、そのレジストをマスクとしてボロンを注入し、Ｐウェル給電拡散層領域ＣとＰウェル１０１との間に存在するＮ型領域をP型へ打ち返せばよい。
【００２４】
しかしながら、この方法は、プロセス工程数が増大し、製造コストが増加してしまう。
【００２５】
また、特開平９−２１３８０９号公報は、上述のホットキャリア効果とパンチスルー現象とを防止することができるトランジスタの製造方法として斜めイオン注入法を用いた製造方法を提案している。
【００２６】
以下、同公報に記載されているトランジスタの製造方法を説明する。
【００２７】
図２３は、本製造方法により製造されるＣＭＯＳゲートアレイの基本セルの平面図であり、図２４は図２３に示した基本セルの断面図である。
【００２８】
ｐ−型単結晶シリコンからなる半導体基板６０１の主面の基本セルが配置される領域には、ｐ型ウェル６０２とｎ型ウェル６０３とが隣接して設けられている。ｐ型ウェル６０２には、基本セルの一部を構成するｎチャネル型ＭＩＳＦＥＴのゲート電極６０４Ａが形成され、ｎ型ウェル６０３には、基本セルの他の一部を構成するｐチャネル型ＭＩＳＦＥＴのゲート電極６０４Ｂが形成されている。
【００２９】
ｎチャネル型ＭＩＳＦＥＴ形成領域の近傍には、ｐ型ウェル６０２に所定の固定電位を印加するためのｐ型ウェル給電部６０６が設けられている。また、ｐチャネル型ＭＩＳＦＥＴ形成領域の近傍には、ｎ型ウェル６０３に所定の固定電位を印加するためのｎ型ウェル給電部６０７が設けられている。ｎチャネル型ＭＩＳＦＥＴ形成領域、ｐ型ウェル給電部６０６、ｐチャネル型ＭＩＳＦＥＴ形成及びｎ型ウェル給電部６０７は酸化シリコンからなるフィールド酸化膜６０８により相互に分離されている。
【００３０】
次いで、基本セルを構成するｎチャネル型ＭＩＳＦＥＴ及びｐチャネル型ＭＩＳＦＥＴのそれぞれをＬＤＤ構造及びポケット構造にする方法を説明する。
【００３１】
先ず、図２５及び図２６に示すように、ｎ型ウェル６０３のｐチャネル型ＭＩＳＦＥＴ形成領域及びｎ型ウェル給電部６０７の表面をフォトレジスト６２０で覆い、斜めイオン注入法により、ｐ型ウェル６０２にｎ型不純物（Ｐ）とｐ型不純物（Ｂ）を順次打ち込むことにより、ゲート電極６０４Ａの両側のｐ型ウェル６０２にｎ−型半導体領域６０９Ａ及びｐ型半導体領域（ポケット）６１０Ａを形成する。この際、ｐ型ウェル給電部６０６のｐ型ウェル６０２にもｎ型不純物とｐ型不純物とが打ち込まれ、ｎ−型半導体領域６０９Ｂ及びｐ型半導体領域（ポケット）６１０Ｂとが形成される。
【００３２】
フォトレジスト６２０を除去した後、図２７及び図２８に示すように、ｐ型ウェル６０２のｎチャネル型ＭＩＳＦＥＴ形成領域及びｐ型ウェル給電部６０６の表面をフォトレジスト６２１で覆い、ｎ型ウェル６０３にｐ型不純物（ＢＦ2）とｎ型不純物（Ｐ）とを順次打ち込むことにより、ゲート電極６０４Ｂの両側のｎ型ウェル６０３にｐ−型半導体領域６１１Ａ及びｎ型半導体領域（ポケット）６１２Ａを形成する。この際、ｎ型ウェル給電部６０７のｎ型ウェル６０３にもｐ型不純物とｎ型不純物とが打ち込まれ、ｐ−型半導体領域６１１Ｂ及びｎ型半導体領域（ポケット）６１２Ｂとが形成される。
【００３３】
次いで、フォトレジスト６２１を除去した後、図２９及び図３０に示すように、ゲート電極６０４Ａ及びゲート電極６０４Ｂの側壁に酸化シリコンからなるサイドウォールスペーサー６１５を形成し、さらに、ｐチャネル型ＭＩＳＦＥＴ形成領域のｎ型ウェル６０３、ｐ型ウェル給電部６０６のｐ型ウェル６０２のそれぞれの表面をフォトレジスト６２２で覆い、ｎチャネル型ＭＩＳＦＥＴ形成領域のｐ型ウェル６０２及びｎ型ウェル給電部６０７のｎ型ウェル６０３にｎ型不純物（Ａｓ）を打ち込み、ｎ＋型半導体領域（ｎチャネル型ＭＩＳＦＥＴのソース及びドレイン領域）６１３Ａ及びｎ＋型半導体領域（ウェル給電部半導体領域）６１３Ｂを形成する。
【００３４】
次いで、フォトレジスト６２２を除去した後、図３１及び図３２に示すように、ｎチャネル型ＭＩＳＦＥＴ形成領域のｐ型ウェル６０２、ｎ型ウェル給電部６０７のｎ型ウェル６０３のそれぞれの表面をフォトレジスト６２３で覆い、ｐチャネル型ＭＩＳＦＥＴ形成領域のｎ型ウェル６０３及びｐ型ウェル給電部６０６のｐ型ウェル６０２にｐ型不純物（ＢＦ2）を打ち込み、ｐ＋型半導体領域（ｐチャネル型ＭＩＳＦＥＴのソース及びドレイン領域）６１４Ａ及びｐ＋型半導体領域（ウェル給電部半導体領域）６１４Ｂを形成する。
【００３５】
以上の工程により、基本セルを構成するｎチャネル型ＭＩＳＦＥＴ及びｐチャネル型ＭＩＳＦＥＴのそれぞれがＬＤＤ構造及びポケット構造になる。
【００３６】
【発明が解決しようとする課題】
しかしながら、図１７乃至図２２に示したＣＭＯＳトランジスタ及び図２３乃至図３２に示したトランジスタの製造方法の何れにおいても、Ｐウェル給電拡散層領域とＰウェルとの間の電気的接続を確保するためのポケットボロンの注入、すなわち、ＮＭＯＳトランジスタに対するポケットボロンの注入のために余分な工程を実施しなければならないという問題点があった。
【００３７】
本発明は、このような問題点に鑑みてなされたものであり、工程数を増加させることなく、Ｐウェル給電拡散層領域とＰウェルとの間の電気的接続を確保することが可能な半導体装置及びその製造方法を提供することを目的とする。
【００３８】
【課題を解決するための手段】
この目的を達成するため、本発明は、Ｎウエル内に形成されるＰＭＯＳトランジスタ形成領域およびＮウエル給電拡散層領域と、Ｐウエル内に形成されるＮＭＯＳトランジスタ形成領域およびＰウエル給電拡散層領域と、を備える半導体装置の製造方法において、半導体基板の主面に、素子分離領域を形成し、前記ＮウエルおよびＰウエルを形成する第１の工程と、前記Ｎウエルの素子形成領域に前記ＰＭＯＳトランジスタのゲート電極を形成し、前記Ｐウエルの素子形成領域に前記ＮＭＯＳトランジスタのゲート電極を形成する第２の工程と、Ｎ型不純物を全面にイオン注入し、前記ＮＭＯＳトランジスタではＬＤＤ領域となり、前記ＰＭＯＳトランジスタではポケット領域となる領域を同時に形成する第３の工程と、前記ＮＭＯＳトランジスタ形成領域および前記Ｐウエル給電拡散層領域以外の領域を第１のレジストパターンで覆った後、前記ＮＭＯＳトランジスタ形成領域および前記Ｐウエル給電拡散層領域にポケットボロンをイオン注入し、前記ＮＭＯＳトランジスタ形成領域では短チャネル効果を抑制するポケットボロン領域となり、前記Ｐウエル給電拡散層領域では前記第３の工程で注入された前記Ｎ型不純物を打ち消すポケットボロン領域となる領域を同時に形成する第４の工程と、前記第１のレジストパターンを除去した後、前記各々のゲート電極にシリコン窒化膜から成るサイドウオールを形成する第５の工程と、前記ＰＭＯＳトランジスタ形成領域および前記Ｐウエル給電拡散層領域以外の領域を第２のレジストパターンで覆った後、前記ＰＭＯＳトランジスタ形成領域および前記Ｐウエル給電拡散層領域にボロンをイオン注入し、前記ＰＭＯＳトランジスタ形成領域ではソースドレイン領域となり、前記Ｐウエル給電拡散層領域では表面に形成されるＰウエル給電拡散層となる領域を同時に形成する第６の工程と、前記第２のレジストパターンを除去し、前記ＮＭＯＳトランジスタ形成領域および前記Ｎウエル給電拡散層領域以外の領域を第３のレジストパターンで覆った後、前記ＮＭＯＳトランジスタ形成領域および前記Ｎウエル給電拡散層領域にヒ素をイオン注入し、前記ＮＭＯＳトランジスタ形成領域ではソースドレイン領域となり、前記Ｎウエル給電拡散層領域では表面に形成されるＮウエル給電拡散層となる領域を同時に形成する第７の工程と、前記第３のレジストパターンを除去した後、熱処理して注入不純物を活性化する第８の工程と、をこの順に行い、前記Ｐウエル給電拡散層領域では、基板表面に形成される前記Ｐウエル給電拡散層が前記ポケットボロン領域を介して前記Ｐウエルと電気的に接続されていることを特徴とする半導体装置の製造方法を提供する。
【００４０】
本発明においては、本来、別の目的の下に、すなわち、短チャネル抑制のために実施される工程であるＮＭＯＳトランジスタに対するポケットボロン注入をＰウェル給電拡散層領域に対しても同時に行う。これによって、余分なプロセス工程を追加する必要がなく、Ｐウェル給電拡散層領域とＰウェルとの間に存在するＮ型領域をＰ型へ打ち返すことが可能になる。その結果として、低熱処理プロセスであっても少ない工程数でＰウェル給電拡散層領域とＰウェルとの間の電気的導通性を維持することができる。
【００４１】
【発明の実施の形態】
図１は、本発明の第一の実施形態に係る半導体装置の断面図である。本実施形態に係る半導体装置はＣＭＯＳトランジスタ１００として形成されている。
【００４２】
本実施形態に係るＣＭＯＳトランジスタ１００は、ＰＭＯＳトランジスタ形成領域ＡとＮウェル給電拡散層領域ＢとＰウェル給電拡散層領域ＣとＮＭＯＳトランジスタ形成領域Ｄの４つの領域を画定している。
【００４３】
Ｎウェル給電拡散層領域Ｂ及びＰウェル給電拡散層領域Ｃは、Ｎウェル及びＰウェル電位を安定させるために、外部電源から特定の電圧を給電するための領域である。
【００４４】
図１に示すように、ＣＭＯＳトランジスタ１００は、ＰＭＯＳトランジスタ形成領域Ａ及びＮＭＯＳトランジスタ形成領域Ｄにおいて、シリコン基板の表面に形成されたゲート酸化膜１１２と、ゲート酸化膜１１２上に形成されたゲートポリシリコン１０８と、ゲートポリシリコン１０８上に形成されたゲートＷＳｉ膜１０９と、ゲートポリシリコン１０８及びゲートＷＳｉ膜１０９の側壁に形成されたＬＤＤサイドウォール１１４と、Ｐウェル給電拡散層領域Ｃ及びＮＭＯＳトランジスタ形成領域Ｄにおいてシリコン基板に形成されたＰウェル１０１と、ＰＭＯＳトランジスタ形成領域Ａ及びＮウェル給電拡散層領域Ｂにおいてシリコン基板に形成されたＮウェル１０２と、シリコン基板の表面に形成されたフィールド酸化膜１０３と、ＰＭＯＳトランジスタ形成領域Ａのゲート酸化膜１１２の両側において及びＰウェル給電拡散層領域Ｃにおいて、シリコン基板の表面に形成されたボロン注入領域１０６と、Ｎウェル給電拡散層領域Ｂにおいて及びＮＭＯＳトランジスタ形成領域Ｄのゲート酸化膜４１２の両側において、シリコン基板の表面に形成されたヒ素注入領域１０７と、ボロン注入領域１０６及びヒ素注入領域１０７を囲んで形成されたリン注入ＬＤＤ領域１０５と、Ｐウェル給電拡散層領域Ｃ及びＮＭＯＳトランジスタ形成領域Ｄにおいて、ＬＤＤ領域１０５を囲んで形成されたポケットボロン領域１０４と、シリコン基板上に形成された層間絶縁膜１１０と、層間絶縁膜１１０を貫通してボロン注入領域１０６及びヒ素注入領域１０７に到達するように形成されたコンタクトプラグ１１３と、層間絶縁膜１１０上にコンタクトプラグ１１３に接して配置されている配線層１１１と、を備えている。
【００４５】
図１に示したＰウェル給電拡散層領域Ｃにおける縦方向、すなわち、Ｐウェル給電拡散層領域Ｃの基板表面から深さ方向の不純物プロファイルを図２に示す。
【００４６】
次いで、以下に、本実施形態に係るＣＭＯＳトランジスタ１００の製造方法の一例を説明する。
【００４７】
先ず、図３に示すように、深さ２５０ｎｍのフィールド酸化膜１０３によって素子分離が施されたシリコン基板に対してイオン注入を行い、Ｎウェル１０２及びＰウェル１０１を形成する。
【００４８】
イオン注入の条件の一例として、Ｎウェル１０２に対しては、１Ｅ１３ｃｍ2のリンの７００ｋｅＶにおける注入及び１Ｅ１３ｃｍ2のリンの３００ｋｅＶにおける注入の２回注入、Ｐウェル１０１に対しては、１Ｅ１３ｃｍ2のボロンの３００ｋｅＶにおける注入及び１Ｅ１３ｃｍ2のボロンの１００ｋｅＶにおける注入の２回注入が挙げられる。
【００４９】
これらのイオン注入の後に、イオンの活性化のために摂氏９００度において約１０分間の窒素処理を行う。場合によっては、所望のしきい値電圧を得るために、ＰＭＯＳトランジスタ形成領域ＡとＮＭＯＳトランジスタ形成領域Ｄのそれぞれに、約１０ｋｅＶでボロンを追加的にイオン注入することも可能である。
【００５０】
次いで、図４に示すように、熱酸化により、シリコン基板の表面に約５．０ｎｍのゲート酸化膜１１２を形成した後、リンを約２Ｅ２０ｃｍ-3ドープしたゲートポリシリコン膜１０８をＬＰ−ＣＶＤ法により１００ｎｍ堆積し、さらに、ＬＰ−ＣＶＤ法によりゲートＷＳｉ膜１０９を１００ｎｍ堆積する。この後、ゲートポリシリコン膜１０８とゲートＷＳｉ膜１０９との積層膜をフォトリソグラフィー工程及びエッチング工程によりゲート電極にパターニングする。このゲート電極は、例えば、長さ０．２０μｍを有する。
【００５１】
これにより、図４に示すように、ＰＭＯＳトランジスタ形成領域ＡにＰＭＯＳトランジスタのゲート電極、ＮＭＯＳトランジスタ形成領域ＤにＮＭＯＳトランジスタのゲート電極が形成される。
【００５２】
次いで、フォトリソグラフィーを行わずに、シリコン基板の全領域に対してリン注入を行う。注入条件の一例として、２５ｋｅＶ、２Ｅ１３ｃｍ2が挙げられる。
【００５３】
このリン注入により、図５に示すように、ＮＭＯＳトランジスタ形成領域ＤにはＬＤＤ領域１０５が形成される。このＬＤＤ領域１０５はＮＭＯＳトランジスタのホットキャリア耐性の向上に効果がある。同時に、このリン注入により、ＰＭＯＳトランジスタ形成領域Ａにはポケット（パンチスルーストッパー）領域１０５が形成される。このＬＤＤ領域１０５はＰＭＯＳランジスタの短チャネル効果抑制に効果がある。
【００５４】
このリン注入はシリコン基板の全領域に対して行われたので、図５に示すように、Ｎウェル給電拡散層領域Ｂ及びＰウェル給電拡散層領域Ｃにおいても、シリコン基板の表面にリン注入領域１０５が形成される。
【００５５】
次いで、フォトリソグラフィーを用いて、Ｐウェル給電拡散層領域Ｃ及びＮＭＯＳトランジスタ形成領域Ｄのみが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、ポケットボロンを注入する。注入条件の例としては、２０ｋｅＶ、２Ｅ１３ｃｍ2が挙げられる。
【００５６】
このポケットボロンの注入により、図６に示すように、Ｐウェル給電拡散層領域Ｃ及びＮＭＯＳトランジスタ形成領域Ｄにはポケットボロン領域１０４が形成される。このポケットボロン領域１０４は短チャネル効果を抑制する効果がある。
【００５７】
後に詳しく述べるが、従来、このポケットボロンの注入は、ＮＭＯＳトランジスタ形成領域Ｄにのみ注入されていたが、本実施形態においては、Ｐウェル給電拡散層領域Ｃにも注入する。これにより後述する効果が発生する。
【００５８】
次いで、シリコン基板の全面に厚さ５０ｎｍの窒化膜をＬＰ−ＣＶＤ法により堆積する。この窒化膜に対して異方性ドライエッチングを行い、図７に示すように、アイランド状のゲートポリシリコン膜１０８とゲートＷＳｉ膜１０９との積層膜の側壁にＬＤＤサイドウォール１１４を形成する。
【００５９】
次いで、フォトリソグラフィーを用いて、ＰＭＯＳトランジスタ形成領域Ａ及びＰウェル給電拡散層領域Ｃのみが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、ＳＤボロンを注入する。注入条件の例としては、２５ｋｅＶ、３Ｅ１５ｃｍ3が挙げられる。
【００６０】
ＳＤボロンの注入により、図８に示すように、ＰＭＯＳトランジスタ形成領域ＡにおいてＰＭＯＳトランジスタのソース・ドレイン領域１０６が形成され、また、Ｐウェル給電拡散層領域ＣにおいてPウェル給電拡散層１０６が形成される。
【００６１】
次いで、フォトリソグラフィーを用いて、Ｎウェル給電拡散層領域Ｂ及びＮＭＯＳトランジスタ形成領域Ｄのみが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、ＳＤヒ素を注入する。注入条件の例としては、３０ｋｅＶ、３Ｅ１５ｃｍ3が挙げられる。
【００６２】
ＳＤヒ素の注入により、図９に示すように、ＮＭＯＳトランジスタ形成領域ＤにおいてＮＭＯＳトランジスタのソース・ドレイン領域１０７が形成され、また、Ｎウェル給電拡散層領域ＢにおいてＮウェル給電拡散層１０７が形成される。
【００６３】
この後、摂氏９００度の温度で１０秒間のＲＴＡ処理を行い、ポケットボロン領域１０４中のポケットボロン、ＬＤＤ領域１０５中のリン、ソース・ドレイン領域１０６及びPウェル給電拡散層１０６中のボロン、ソース・ドレイン領域１０７及びＮウェル給電拡散層１０７中のヒ素のイオン活性化を行う。
【００６４】
次いで、図１に示すように、全面に層間絶縁膜１１０を形成し、ソース・ドレイン領域１０６、Pウェル給電拡散層１０６、ソース・ドレイン領域１０７及びＮウェル給電拡散層１０７に到達するコンタクトホールを層間絶縁膜１１０中に形成する。
【００６５】
その後、各コンタクトホールを銅その他の金属で充填し、コンタクトプラグ１１３を形成する。
【００６６】
さらに、層間絶縁膜１１０上にコンタクトプラグ１１３に接して配線層１１１を形成する。
【００６７】
これにより、図１に示した集積回路が完成する。
【００６８】
なお、本実施形態における各構成要素の構成材料、成膜方法及び各種の数値は上記のものに限定されるものではない。
【００６９】
本実施形態に係る半導体装置によれば、特別の工程を追加することなく、Ｐウェル給電拡散層領域ＣをＰウェル１０１と電気的に接合させることができる。
【００７０】
図９におけるＰウェル給電拡散層領域Ｃの破線Ｃ１−Ｃ２方向の不純物プロファイルを図２に示す。図２は、各イオン注入（Ｐウェルボロン、ＬＤＤリン、ポケットボロン、ＳＤボロン）工程により注入された不純物の熱処理後の最終的なプロファイルである。
【００７１】
図１０は図２から導いたグラフであり、Ｐ型不純物総量（Ｐウェルボロン、ポケットボロン、ＳＤボロン）からＮ型不純物総量（ＬＤＤリン）を差し引いたものである。図１０からわかるように、Ｐ型領域が連続しており、Ｐウェル給電拡散層領域ＣとＰウェル１０１とが電気的に接合されていることがわかる。これによって、外部から、Ｐウェル給電拡散層領域Ｃを介して、安定した電位をＰウェル１０１に供給することができ、本集積回路の安定動作を維持することができる。
【００７２】
上記の第一の実施形態に係る半導体装置は1種類のＰＭＯＳトランジスタと1種類のＮＭＯＳトランジスタを有するものとして説明したが、実際の使用時には、メモリ部とロジック部との間、あるいは、外部電源入力部と内部降圧部との間などでは異なったソース・ドレイン構造のＭＯＳトランジスタを用いることも多い。そこで、以下に、本発明の第二の実施形態として、1種類のＰＭＯＳトランジスタと2種類のＮＭＯＳトランジスタとを有する半導体装置を説明する。
【００７３】
本実施形態に係る半導体装置は、図１１に示すように、ＮＭＯＳトランジスタ形成領域Ｄは、高電圧ＮＭＯＳ部ＤＡと低電圧ＮＭＯＳ部ＤＢとからなるものとする。例えば、ＰＭＯＳトランジスタ形成領域ＡのＰＭＯＳトランジスタ及び低電圧ＮＭＯＳ部ＤＢの低電圧ＮＭＯＳトランジスタは０．２０μｍのゲート電極長を有しており、高電圧ＮＭＯＳ部ＤＡの高電圧ＮＭＯＳトランジスタは０．４０μｍのゲート電極長を有している。
【００７４】
先ず、上述の第一の実施形態において図３乃至図５を用いて説明した各工程と同様の工程を実施する。これにより、図５に示すような断面構造を有する中間品が形成される
次いで、フォトリソグラフィーを用いて、Ｐウェル給電拡散層領域Ｃ及び低電圧ＮＭＯＳ部ＤＢが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、ポケットボロン及びヒ素を注入する。これにより、図１１に示すように、低電圧ＮＭＯＳ部ＤＢの低電圧ＮＭＯＳトランジスタにはポケットボロン注入領域１０４とＬＤＤヒ素領域１２０とが形成される。
【００７５】
ポケットボロン注入条件の例としては、２０ｋｅＶ、２Ｅ１３ｃｍ-2が挙げられる。また、ヒ素注入条件の例としては、２０ｋｅＶ、１Ｅ１４ｃｍ-2が挙げられる。
【００７６】
高電圧ＮＭＯＳ部ＤＡの高電圧ＮＭＯＳトランジスタは、ホットキャリア耐性の低下を防止するため、チャネルとドレイン領域との間の境界における電界を緩くする必要があり、このため、ポケットボロンは注入しないことが望ましい。一方、低電圧ＮＭＯＳ部ＤＢの低電圧ＮＭＯＳトランジスタは、短チャネル効果を抑制するために、ポケットボロンを注入することが必要である。
【００７７】
ＬＤＤヒ素領域１２０を形成するためのヒ素注入は、低電圧ＮＭＯＳ部ＤＢの低電圧ＮＭＯＳトランジスタのＬＤＤ領域を低抵抗化するために行うものである。
【００７８】
この後、上述の第一の実施形態において図７乃至図９を用いて説明した各工程と同様の工程を実施する。これにより、図１２に示すような断面構造を有する半導体装置が形成される
上述の第一の実施形態の場合と同様に、本実施形態における各構成要素の構成材料、成膜方法及び各種の数値は上記のものに限定されるものではない。
【００７９】
図１２のＰウェル給電拡散層領域Ｃにおける破線Ｃ１−Ｃ２方向の不純物プロファイルを図１３に示す。また、図１４に、図１３のＰ型不純物総量（Ｐウェルボロン、ポケットボロン、ＳＤボロン）からＮ型不純物総量（ＬＤＤリン、ＬＤＤＡｓ）を差し引いた不純物量を示す。
【００８０】
図１４からわかるように、Ｐ型領域が連続しており、Ｐウェル給電拡散層領域ＣとＰウェル１０１とが電気的に接合されていることがわかる。
【００８１】
第二の実施形態が前述した第一の実施形態と異なる点は、Ｐウェル給電拡散層領域Ｃに対してP型の不純物であるポケットボロン注入と同時に、Ｎ型の不純物であるヒ素を注入し、ポケットボロン注入領域１０４とＬＤＤヒ素領域１２０とを形成している点である。本実施形態のように、Ｎ型の不純物が注入されても、同時に注入されたP型の不純物がその機能を発揮することにより、Ｐウェル給電拡散層領域ＣとＰウェル１０１とを電気的に接合することができる。 これによって、第一の実施形態と同様に、外部から、Ｐウェル給電拡散層領域Ｃを通じて、安定した電位をPウェル１０１に供給することができ、回路の安定動作を維持することができる。
【００８２】
図１５及び図１６は、本発明の第三の実施形態に係る半導体装置の断面図である。以下、図１５及び図１６を参照して、本発明の第三の実施形態に係る半導体装置を説明する。本実施形態に係る半導体装置はＤＲＡＭの集積回路に関するものである。
【００８３】
本実施形態に係る半導体装置はＣＭＯＳトランジスタ３００として形成されており、1種類のＰＭＯＳトランジスタと2種類のＮＭＯＳトランジスタとを有している。
【００８４】
本実施形態に係るＣＭＯＳトランジスタ３００は、ＰＭＯＳトランジスタ形成領域ＡとＮウェル給電拡散層領域ＢとＰウェル給電拡散層領域ＣとＮＭＯＳトランジスタ形成領域Ｄの４つの領域を画定しており、ＮＭＯＳトランジスタ形成領域Ｄは、周辺トランジスタ形成領域ＤＣとセルトランジスタ形成領域ＤＤとからなるものとする。
【００８５】
例えば、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲート長は０．２０μｍ、セルトランジスタのゲート長は０．１２μｍである。
【００８６】
先ず、第一の実施形態において図３乃至図５を用いて説明した各工程と同様の工程を実施する。これにより、図５に示すような断面構造を有する中間品が形成される
次いで、フォトリソグラフィーを用いて、Ｐウェル給電拡散層領域Ｃ及び周辺トランジスタ形成領域ＤＣが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、ポケットボロン及びヒ素を注入する。
【００８７】
これにより、図１５に示すように、周辺トランジスタ形成領域ＤＣにおけるＮＭＯＳトランジスタには、ポケットボロン注入領域１０４とＬＤＤヒ素領域１２０とが形成される。
【００８８】
ポケットボロンの注入条件の例としては、２０ｋｅＶ、２Ｅ１３ｃｍ-2が挙げられる。また、ヒ素注入条件の例としては、２０ｋｅＶ、１Ｅ１４ｃｍ-2が挙げられる。
【００８９】
セルトランジスタ形成領域ＤＤに形成されるトランジスタは、ＤＲＡＭのホールド特性の観点から、ドレイン拡散からの接合リークを低減することが重要である。このために、チャネル又はウェルとドレイン領域との間の境界における電界を緩くする必要があり、ポケットボロンは注入しないことが望ましい。
【００９０】
また、注入欠陥によるリークの増大を防ぐために、ＬＤＤヒ素も注入しないことが望ましい。
【００９１】
一方、周辺トランジスタ形成領域ＤＣに形成されるＮＭＯＳトランジスタは、セルトランジスタ形成領域ＤＤに形成されるセルトランジスタと比較して、接合リークを低減させる重要性が低いため、短チャネル効果の抑制及びＬＤＤ領域の低抵抗化のために、ポケットボロン及びＬＤＤヒ素を注入することが望ましい。
【００９２】
この後、第一の実施形態において図７乃至図９を用いて説明した各工程と同様の工程を実施する。これにより、図１６に示すような断面構造を有する半導体装置が形成される。
【００９３】
ただし、セルトランジスタ形成領域ＤＤはＤＲＡＭのホールド特性を重視して、サイドウォール膜のエッチバックを行わない。またＳＤヒ素の注入も行わない。これらは、エッチングや、注入によるダメージを回避するためである。
【００９４】
この後、図示はしていないが、ビット線の形成、容量の形成、配線層の形成の工程を経て、本実施形態に係るＤＲＡＭの集積回路が完成する。
【００９５】
【発明の効果】
本発明によれば、本来、別の目的のために、すなわち、短チャネル抑制のために実施される工程であるＮＭＯＳトランジスタに対するポケットボロン注入をＰウェル給電拡散層領域に対しても同時に行う。これによって、余分なプロセス工程を追加する必要がなく、Ｐウェル給電拡散層領域とＰウェルとの間に存在するＮ型領域をＰ型へ打ち返すことが可能になる。その結果として、低熱処理プロセスであっても、工程数を増加させることなく、Ｐウェル給電拡散層領域とＰウェルとの間の電気的導通性を維持することができる。
【００９６】
また、本発明は、上述の特開平９−２１３８０９号公報に記載されたトランジスタの製造方法と比較しても、次のような優位性を有している。
【００９７】
同公報に記載されたトランジスタの製造方法においては、次の工程を実施することにより、各給電部とウェルとを電気的に接続している。
（１）フォトリソグラフィーにより、ＮＭＯＳトランジスタ形成領域とＰウェル給電拡散層領域とが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、Ｐ型不純物及びＮ型不純物を深い方から順にイオン注入し、ポケット領域及びＬＤＤ領域を形成する。
（２）フォトリソグラフィーにより、ＰＭＯＳトランジスタ形成領域とＮウェル給電拡散層領域とが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、Ｎ型不純物及びＰ型不純物を深い方から順にイオン注入し、ポケット領域及びＬＤＤ領域を形成する。
（３）Ｎ＋領域とＮウェル給電拡散層領域とが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、Ｎ型ＳＤ不純物をＰ型ＬＤＤ領域よりも深く注入する。
（４）Ｐ＋領域とＰウェル給電拡散層領域とが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、Ｐ型ＳＤ不純物をＮ型ＬＤＤ領域よりも深く注入する。
【００９８】
これに対して、本発明において、次の工程を実施することにより、各給電部とウェルとを電気的に接続している。
（１）全面にＮ型不純物を注入する。これにより、ＰＭＯＳトランジスタ形成領域におけるポケット領域と、ＮＭＯＳトランジスタ形成領域におけるＬＤＤ領域とが形成される。
（２）フォトリソグラフィーにより、ＮＭＯＳトランジスタ形成領域とＰウェル給電拡散層領域とが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、Ｐ型不純物を注入し、（１）の工程においてＰウェル給電拡散層領域に注入したＮ型不純物を打ち消す。
（３）Ｎ＋領域とＮウェル給電拡散層領域とが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、Ｎ型ＳＤ不純物を注入する。
（４）Ｐ＋領域とＰウェル給電拡散層領域とが開口しているレジストパターンを形成し、このレジストパターンをマスクとして、Ｐ型ＳＤ不純物を注入する。
【００９９】
本発明においては、特開平９−２１３８０９号公報に記載されたトランジスタの製造方法とは異なり、（１）の工程において、フォトリソグラフィーを用いる必要がない。これは、ＰＭＯＳトランジスタにおいてはホットキャリアの問題がＮＭＯＳトランジスタと比較して極めて少ないという特徴を生かしたものである。すなわち、ＰＭＯＳトランジスタに対しては、ポケットボロンの注入のみ行い、リンのＬＤＤ領域への注入は行わない。このため、本発明によれば、同公報記載の製造方法と比較して、少ない工程数かつ低いコストで同等の機能を有するトランジスタを製造することが可能である。
【０１００】
また、Ｐウェル給電拡散層領域に注入されたＮ型不純物はポケット領域へのＰ型不純物の注入により打ち返しているので、Ｐ型ＳＤ不純物の注入の際に、Ｎ型ＬＤＤ領域よりも深く注入するという制約はなくなる。
【０１０１】
また、第二の実施形態において述べたように、ＮＭＯＳトランジスタが二つの領域に分割されている場合であっても、先ず、Ｎ型不純物を全面に注入し、次に、フォトリソグラフィーを用いて、Ｐウェル給電拡散層領域とＮＭＯＳ低電圧部にのみＰ型不純物を注入することにより、工程数を増加させることなく、Ｐウェル給電拡散層領域とＰウェルとの間の電気的導通性を維持しつつ、２種類以上のＮＭＯＳトランジスタを形成することができる。
【０１０２】
このように、２種類以上のＮＭＯＳトランジスタを有する集積回路（例えば、ＤＲＡＭ）の製造に際しても、本発明は上記公報記載の製造方法と比較して、工程数及びコストを低減させることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施形態に係る半導体装置の断面図である。
【図２】図１に示した半導体装置の不純物プロファイルである。
【図３】本発明の第一の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図４】本発明の第一の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図５】本発明の第一の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図６】本発明の第一の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図７】本発明の第一の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図８】本発明の第一の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図９】本発明の第一の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１０】本発明の第一の実施形態に係る半導体装置の不純物プロファイルである。
【図１１】本発明の第二の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。
【図１２】本発明の第二の実施形態に係る半導体装置の断面図である。
【図１３】本発明の第二の実施形態に係る半導体装置の不純物プロファイルである。
【図１４】本発明の第二の実施形態に係る半導体装置の不純物プロファイルである。
【図１５】本発明の第三の実施形態に係る半導体装置の断面図である。
【図１６】本発明の第三の実施形態に係る半導体装置の断面図である。
【図１７】従来の半導体装置の断面図である。
【図１８】従来の半導体装置の不純物プロファイルである。
【図１９】従来の半導体装置の不純物プロファイルである。
【図２０】従来の半導体装置の不純物プロファイルである。
【図２１】従来の半導体装置の不純物プロファイルである。
【図２２】従来の半導体装置の不純物プロファイルである。
【図２３】従来の他の半導体装置の製造方法の各工程における平面図である。
【図２４】従来の他の半導体装置の製造方法の各工程における断面図である。
【図２５】従来の他の半導体装置の製造方法の各工程における平面図である。
【図２６】従来の他の半導体装置の製造方法の各工程における断面図である。
【図２７】従来の他の半導体装置の製造方法の各工程における平面図である。
【図２８】従来の他の半導体装置の製造方法の各工程における断面図である。
【図２９】従来の他の半導体装置の製造方法の各工程における平面図である。
【図３０】従来の他の半導体装置の製造方法の各工程における断面図である。
【図３１】従来の他の半導体装置の製造方法の各工程における平面図である。
【図３２】従来の他の半導体装置の製造方法の各工程における断面図である。
【符号の説明】
１００ 第一の実施形態に係るＣＭＯＳトランジスタ
１０１ Ｐウェル
１０２ Ｎウェル
１０３ フィールド酸化膜
１０４ ポケットボロン領域
１０５ ＬＤＤ領域
１０６ ボロン注入領域
１０７ ヒ素注入領域
１０８ ゲートポリシリコン
１０９ ゲートＷＳｉ膜
１１０ 層間絶縁膜
１１１ 配線層
１１２ ゲート酸化膜
１１３ コンタクトプラグ
１１４ ＬＤＤサイドウォール
１２０ ＬＤＤヒ素領域
３００ 第三の実施形態に係るＣＭＯＳトランジスタ
Claims (1)
- Ｎウエル内に形成されるＰＭＯＳトランジスタ形成領域およびＮウエル給電拡散層領域と、Ｐウエル内に形成されるＮＭＯＳトランジスタ形成領域およびＰウエル給電拡散層領域と、を備える半導体装置の製造方法において、
半導体基板の主面に、素子分離領域を形成し、前記ＮウエルおよびＰウエルを形成する第１の工程と、
前記Ｎウエルの素子形成領域に前記ＰＭＯＳトランジスタのゲート電極を形成し、前記Ｐウエルの素子形成領域に前記ＮＭＯＳトランジスタのゲート電極を形成する第２の工程と、
Ｎ型不純物を全面にイオン注入し、前記ＮＭＯＳトランジスタではＬＤＤ領域となり、前記ＰＭＯＳトランジスタではポケット領域となる領域を同時に形成する第３の工程と、
前記ＮＭＯＳトランジスタ形成領域および前記Ｐウエル給電拡散層領域以外の領域を第１のレジストパターンで覆った後、前記ＮＭＯＳトランジスタ形成領域および前記Ｐウエル給電拡散層領域にポケットボロンをイオン注入し、前記ＮＭＯＳトランジスタ形成領域では短チャネル効果を抑制するポケットボロン領域となり、前記Ｐウエル給電拡散層領域では前記第３の工程で注入された前記Ｎ型不純物を打ち消すポケットボロン領域となる領域を同時に形成する第４の工程と、
前記第１のレジストパターンを除去した後、前記各々のゲート電極にシリコン窒化膜から成るサイドウオールを形成する第５の工程と、
前記ＰＭＯＳトランジスタ形成領域および前記Ｐウエル給電拡散層領域以外の領域を第２のレジストパターンで覆った後、前記ＰＭＯＳトランジスタ形成領域および前記Ｐウエル給電拡散層領域にボロンをイオン注入し、前記ＰＭＯＳトランジスタ形成領域ではソースドレイン領域となり、前記Ｐウエル給電拡散層領域では表面に形成されるＰウエル給電拡散層となる領域を同時に形成する第６の工程と、
前記第２のレジストパターンを除去し、前記ＮＭＯＳトランジスタ形成領域および前記Ｎウエル給電拡散層領域以外の領域を第３のレジストパターンで覆った後、前記ＮＭＯＳトランジスタ形成領域および前記Ｎウエル給電拡散層領域にヒ素をイオン注入し、前記ＮＭＯＳトランジスタ形成領域ではソースドレイン領域となり、前記Ｎウエル給電拡散層領域では表面に形成されるＮウエル給電拡散層となる領域を同時に形成する第７の工程と、
前記第３のレジストパターンを除去した後、熱処理して注入不純物を活性化する第８の工程と、
をこの順に行い、
前記Ｐウエル給電拡散層領域では、基板表面に形成される前記Ｐウエル給電拡散層が前記ポケットボロン領域を介して前記Ｐウエルと電気的に接続されていることを特徴とする半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002156605A JP3970689B2 (ja) | 2002-05-30 | 2002-05-30 | 半導体装置及びその製造方法 |
| US10/447,892 US20030222289A1 (en) | 2002-05-30 | 2003-05-29 | Semiconductor device and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002156605A JP3970689B2 (ja) | 2002-05-30 | 2002-05-30 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003347424A JP2003347424A (ja) | 2003-12-05 |
| JP3970689B2 true JP3970689B2 (ja) | 2007-09-05 |
Family
ID=29561493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002156605A Expired - Fee Related JP3970689B2 (ja) | 2002-05-30 | 2002-05-30 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030222289A1 (ja) |
| JP (1) | JP3970689B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8455350B2 (en) * | 2006-08-18 | 2013-06-04 | Globalfoundries Singapore Pte. Ltd. | Integrated circuit system employing gate shield and/or ground shield |
| CN101621006B (zh) * | 2008-07-03 | 2011-01-12 | 中芯国际集成电路制造(上海)有限公司 | 利用锗预非晶处理来形成p-型轻度掺杂的漏极区的方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1235843B (it) * | 1989-06-14 | 1992-11-03 | Sgs Thomson Microelectronics | Dispositivo integrato contenente strutture di potenza formate con transistori ldmos complementari, strutture cmos e pnp verticali con aumentata capacita' di supportare un'alta tensione di alimentazione. |
-
2002
- 2002-05-30 JP JP2002156605A patent/JP3970689B2/ja not_active Expired - Fee Related
-
2003
- 2003-05-29 US US10/447,892 patent/US20030222289A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20030222289A1 (en) | 2003-12-04 |
| JP2003347424A (ja) | 2003-12-05 |
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| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040512 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060424 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060619 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070518 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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|
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|
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