JP2003017578A - 半導体装置とその製造方法 - Google Patents

半導体装置とその製造方法

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Abstract

(57)【要約】 【課題】 インジウムを用いてポケット領域を形成し、
かつインジウムのイオン注入によるリーク電流の増加を
低減することのできる半導体装置を提供する。 【解決手段】 半導体装置は、シリコン基板の主表面に
画定された第１、第２活性領域と、第１の活性領域上に
形成され、第１のエクステンション領域と、第１のエク
ステンション領域より深い位置で第１の濃度のインジウ
ムを添加した第１のポケット領域とを有する第１のｎチ
ャネルＭＯＳトランジスタと、第２の活性領域に形成さ
れ、第２のエクステンション領域と、第２のエクステン
ション領域より深い位置で第１の濃度より低濃度の第２
の濃度のインジウムを添加した第２のポケット領域とを
有する第２のｎチャネルＭＯＳトランジスタとを有す
る。さらに、第２のポケット領域にボロンをイオン注入
してもよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にショートチャネル効果を抑制す
るポケット領域を有する半導体装置およびその製造方法
に関する。
【０００２】
【従来の技術】半導体装置の微細化に伴い、トランジス
タの閾値に対するショートチャネル効果が問題となる。
その対策として、ポケット構造が提案されている。ｎチ
ャネルＭＯＳトランジスタにおいては、ゲート両端の下
方にp型のポケット領域を設ける。ポケット領域形成の
ための不純物としてボロンが広く用いられている。最
近、p型ポケット領域を形成する不純物としてインジウ
ムも用いられてきている。
【０００３】ポケット領域形成用不純物として、インジ
ウムを用いたｎチャネルＭＯＳトランジスタは、以下に
挙げるような利点を有する。
【０００４】ショートチャネル効果の抑制能力が大き
い。
【０００５】トランジスタ駆動能力を向上することがで
きる。
【０００６】これらの利点は、インジウムの原子量（１
１５）がボロンの原子量（１１）より大きく、注入位置
からの偏析、拡散を生じ難いことによりもたらされるも
のと考えられる。
【０００７】図５（Ａ）〜（Ｄ）を参照して、従来技術
によるポケット領域を有する半導体装置の製造方法を説
明する。
【０００８】図５（Ａ）に示すように、シリコン基板１
の主表面に素子分離領域２を形成する。図の構成におい
ては、シリコン基板１表面に素子分離用溝を形成し、素
子分離用溝を酸化シリコンなどの絶縁物で埋め込み、表
面上に堆積した余分の絶縁物を化学機械研磨（ＣＭＰ）
等により除去してシャロートレンチアイソレーション
（ＳＴＩ）を形成している。
【０００９】なお、ＳＴＩに代え、シリコン局所酸化
（ＬＯＣＯＳ）による素子分離領域を形成してもよい。
素子分離領域２により、多数の活性領域が画定される。
以下、ｎチャネルＭＯＳトランジスタを形成する活性領
域を例にとって説明する。
【００１０】活性領域のシリコン基板表面に、ボロンイ
オンを加速エネルギ３００ｋｅＶ、ドース量３．０×１
０13ｃｍ-2程度で注入し、ｐ型ウェル３を形成する。次
に、ボロンイオンを加速エネルギ３０ｋｅＶ、ドース量
５．０×１０12ｃｍ-2程度で注入し、閾値を調整したチ
ャネル領域を形成する。
【００１１】活性領域表面上にゲート絶縁膜４を形成
し、その上に多結晶シリコン、ポリサイド等のゲート電
極層を形成する。ゲート電極層、ゲート絶縁膜をレジス
トマスクを用いてパターニングし、ゲート絶縁膜４を備
えた絶縁ゲート電極５を形成する。
【００１２】図５（Ｂ）に示すように、絶縁ゲート電極
をマスクとし、砒素イオンを加速エネルギ５ｋｅＶ、ド
ース量３．０×１０15ｃｍ-2程度で注入し、浅いエクス
テンション領域６を形成する。
【００１３】図５（Ｃ）に示すように、エクステンショ
ン領域６の下側にポケット領域７を形成する。例えば、
インジウムイオンを加速エネルギ１００ｋｅＶ、ドース
量６．３×１０13ｃｍ-2程度で基板法線から３０度チル
トさせた４方向から注入し、インジウム添加領域を形成
する。
【００１４】図５（Ｄ）に示すように、絶縁ゲート電極
５を覆うように酸化シリコン等の絶縁層を堆積し、異方
性エッチングを行なうことによって絶縁ゲート電極５の
側壁上にのみ側壁スペーサ８を残す。
【００１５】絶縁ゲート電極と側壁スペーサをマスクと
し、ｎ型不純物をイオン注入して深いソース／ドレイン
領域９を形成する。例えば、燐イオンを加速エネルギ１
５ｋｅＶ、ドース量５．０×１０15ｃｍ-2程度で注入す
る。深いソース／ドレイン領域９は、金属電極とのコン
タクト形成のために利用される。また、ソース／ドレイ
ンの抵抗を低減するためにシリサイドを形成する場合に
は、金属とシリコンの化合物を形成する領域として利用
される。
【００１６】イオン注入を終えた半導体基板に対し、ラ
ンプ加熱を行ない、不純物を活性化する。例えば、１０
２５℃、約３秒の熱処理をランプ加熱により行う。
【００１７】
【発明が解決しようとする課題】ポケット領域を形成す
るためにインジウムを用いたｎチャネルＭＯＳトランジ
スタは、ショートチャネル効果を抑制し、駆動能力を向
上する等の利点を有するが、接合リーク電流が増大して
しまう。また、逆狭チャネル効果により狭チャネルトラ
ンジスタのリーク電流も増大する。
【００１８】本発明の目的は、ｎチャネルＭＯＳトラン
ジスタのポケット領域をインジウムを用いて形成し、か
つインジウムを用いたことによるリーク電流の増加を低
減することのできる半導体装置を提供することである。
【００１９】本発明の他の目的は、ポケット領域形成の
ため、インジウムのイオン注入を採用し、かつインジウ
ムを用いることによるリーク電流の増加を低減すること
のできる半導体装置の製造方法を提供することである。
【００２０】
【課題を解決するための手段】本発明の１観点によれ
ば、主表面を有するシリコン基板と、前記シリコン基板
の主表面に形成された素子分離領域によって画定された
第１、第２活性領域と、前記第１の活性領域上に形成さ
れ、ゲート絶縁膜を備えた第１の絶縁ゲートと、前記第
１の絶縁ゲート両側の第１の活性領域に形成された第１
のエクステンション領域と、前記第１の絶縁ゲートに整
列して前記第１のエクステンション領域より深い位置で
前記第１の活性領域内に形成され、第１の濃度のインジ
ウムを添加した第１のポケット領域とを有する第１のｎ
チャネルＭＯＳトランジスタと、前記第２の活性領域上
に形成され、ゲート絶縁膜を備えた第２の絶縁ゲート
と、前記第２の絶縁ゲート両側で第２の活性領域に形成
された第２のエクステンション領域と、前記第２の絶縁
ゲートに整列して前記第２のエクステンション領域より
深い位置で前記第２の活性領域内に形成され、前記第１
の濃度より低濃度の第２の濃度のインジウムを添加した
第２のポケット領域とを有する第２のｎチャネルＭＯＳ
トランジスタとを有する半導体装置が提供される。
【００２１】本発明の他の観点によれば、主表面を有す
るシリコン基板と、前記シリコン基板の主表面に形成さ
れた素子分離領域によって画定された第１、第２活性領
域と、前記第１の活性領域上に形成され、ゲート絶縁膜
を備えた第１の絶縁ゲートと、前記第１の絶縁ゲートの
両側壁上に形成された第１の側壁スペーサと、前記第１
の絶縁ゲート両側の第１の活性領域に形成された第１の
エクステンション領域と、前記第１の絶縁ゲートに整列
して前記第１のエクステンション領域より深い位置で前
記第１の活性領域内に形成され、第１の濃度のインジウ
ムを添加した第１のポケット領域とを有し、前記第１の
側壁スペーサ下方にアモルファス相の領域を含む第１の
ｎチャネルＭＯＳトランジスタと、前記第２の活性領域
上に形成され、ゲート絶縁膜を備えた第２の絶縁ゲート
と、前記第２の絶縁ゲートの両側壁上に形成された第２
の側壁スペーサと、前記第２の絶縁ゲート両側で第２の
活性領域に形成された第２のエクステンション領域と、
前記第２の絶縁ゲートに整列して前記第２のエクステン
ション領域より深い位置で前記第２の活性領域内に形成
され、前記第１の濃度より低濃度の第２の濃度のインジ
ウムを添加した第２のポケット領域とを有し、前記第２
の側壁スペーサ下方は前記第１の側壁スペーサ下方より
アモルファス相の領域が少ない第２のｎチャネルＭＯＳ
トランジスタと、を有する半導体装置が提供される。
【００２２】本発明のさらに他の観点によれば、（ａ）
主表面を有するシリコン基板に素子分離領域を形成し、
第１、第２の活性領域を画定する工程と、（ｂ）第１、
第２の活性領域上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上に導電性ゲート電極層を形成
する工程と、（ｄ）前記ゲート電極層、ゲート絶縁膜を
パターニングして第１の活性領域上に第１の絶縁ゲー
ト、第２の活性領域上に第２の絶縁ゲートを形成する工
程と、（ｅ）前記第１、第２の活性領域にｎ型不純物を
第１の深さでイオン注入し、第１、第２の絶縁ゲート両
側に第１、第２のエクステンション領域を形成する工程
と、（ｆ）前記第２の活性領域をマスクして、前記第１
の活性領域にインジウムを第１のドース量で第１の深さ
より深い第２の深さでイオン注入する工程と、（ｇ）前
記第１の活性領域をマスクして、前記第２の活性領域に
インジウムを第１のドース量より低い第２のドース量で
前記第１の深さより深い第３の深さでイオン注入する工
程とを含む半導体装置の製造方法が提供される。
【００２３】ポケット領域形成のためのＩｎドープ量を
制限することにより、リーク電流の増大を抑制すること
ができる。アモルファス相発生を抑制することができ
る。
【００２４】さらに、Ｂをドープすることにより、ショ
ートチャネル効果抑制の効果が不足する分を補うことが
できる。
【００２５】
【発明の実施の形態】本発明の実施例の説明に先立ち、
ポケット領域形成のためにインジウムを用いたｎチャネ
ルＭＯＳトランジスタについて説明する。インジウムを
用いてポケット領域を形成したｎチャネルＭＯＳトラン
ジスタの接合リーク電流が増大することは、アモルファ
ス相の残留との関連が示唆されている。
【００２６】イオン注入時に発生するアモルファス相
は、イオン注入後の活性化熱処理において回復されてい
た。近年、トランジスタの微細化に伴い、活性化熱処理
のサーマルバジェットが低下している。このため、十分
なアモルファス相の回復が出来なくなって来ている。イ
ンジウムを注入し接合リーク電流が増大したトランジス
タにおいては、側壁スペーサ下部にアモルファス相が残
留していることが指摘されている。
【００２７】インジウムの活性化率はボロンに比べて低
い。トランジスタ閾値調整に用いられるインジウムのド
ース量当りの影響は、ボロンに比べて小さくなる傾向が
ある。同一のトランジスタ閾値を得るためには、ボロン
よりもドーズ量を増やしたインジウムをドープする必要
がある。ドーズ量を増大することは、アモルファス相の
形成を助長することになる。
【００２８】スタティックランダムアクセスメモリ（Ｓ
ＲＡＭ）等のメモリセルは、集積度向上のためロジック
回路のトランジスタなどと較べ、狭いゲート幅のトラン
ジスタを用いて形成される。
【００２９】シャロートレンチアイソレーションを用い
た半導体デバイスにおいては、トランジスタのゲート幅
が狭くなるに従い閾値電圧が低下する。トランジスタの
ゲート幅が狭くなるに従い、閾値電圧が増大する狭チャ
ネル効果に対し、閾値電圧が低下する現象は逆狭チャネ
ル効果と呼ばれる。ｐ型ポケット領域を形成するために
インジウムを用いたデバイスにおいては、ボロンを用い
たデバイスに比べ逆狭チャネル効果がより顕著になる。
閾値電圧が低下するため、リーク電流増大につながり易
い。
【００３０】図６は、本発明者等が行なったサーマルウ
ェーブの実験結果を示す。図５（Ｄ）に示すようなｎチ
ャネルＭＯＳトランジスタにおいて、ポケット領域７
を、種々のドース量のインジウムイオン注入により形成
した。また、イオン注入後行なう活性化熱処理の条件を
変化させた。
【００３１】これらのサンプルに対し、ある周波数の熱
波を与え、反射した熱波を測定することにより反射率を
測定し、サーマルウェーブユニットを得る。半導体基板
内にアモルファス領域があると、このアモルファス領域
は熱波の反射を増大させる機能を有する。従って、熱波
の反射率が高いことは、基板中にアモルファス相が発生
していることを示唆する。サーマルウェーブユニットの
増大は、アモルファス相の領域の増大を示唆する。
【００３２】図６において、横軸はインジウムのドース
量であり、縦軸はサーマルウェーブユニット（反射率）
を示す。インジウムのドース量は、１．５×１０13ｃｍ
-2、２．０×１０13ｃｍ-2、２．５×１０13ｃｍ-2、
３．０×１０13ｃｍ-2、４．０×１０13ｃｍ-2に変化さ
せ、熱処理条件は１０２５℃３秒、１０２５℃２０秒、
１１００℃３秒、９００℃２０秒の４条件で行った。
【００３３】１０２５℃、３秒間の熱処理を行ったサン
プルの測定結果は曲線ｃ１で示されている。１０２５
℃、２０秒間の熱処理を行ったサンプルの測定結果は曲
線ｃ２で示されている。曲線ｃ１においては、インジウ
ムドース量が２．５×１０13ｃｍ-2を越えると、サーマ
ルウェーブユニットは徐々に増大する。約３．５×１０
13ｃｍ-2を越えるインジウムドース量では、低ドープ領
域での変化のないサーマルウェーブユニットと比較し、
約２０％以上のサーマルウェーブユニットの増大が認め
られる。
【００３４】１０２５℃での熱処理時間を３秒から２０
秒に増加させると、曲線ｃ２に示すように、サーマルウ
ェーブユニットはＩｎドープ量に拘わらず、ほぼ平坦な
値を示す。Ｉｎのイオン注入により発生したアモルファ
ス相は、ほぼ完全に結晶相に回復していると考えられ
る。しかしながら、この熱処理条件は微細デバイスに対
し接合形状等他の点で与える影響が大きくなる。
【００３５】熱処理温度を低減した９００℃、２０秒間
の熱処理に対しては、曲線ｄ１で示される特性が得られ
た。曲線ｄ１においては、インジウムドース量が２．０
×１０13ｃｍ-2を越えると、サーマルウェーブユニット
は明瞭な増大を示している。低ドース領域でほぼ平坦な
サーマルウェーブユニットを基準として、インジウムド
ース量２．５×１０13ｃｍ-2において、約３０％のサー
マルウェーブユニットの増大が認められる。
【００３６】熱処理温度を高くした１１００℃、３秒間
の熱処理に対しては、曲線ｄ２で示される特性が得られ
た。曲線ｄ２においては、インジウムドース量を増大し
てもサーマルウェーブユニットの増大は認められず、ほ
ぼ平坦な特性が得られている。しかしながら、１１００
℃、３秒間の熱処理は、微細デバイスに対し、接合形状
等他の点で与える影響が大きい。
【００３７】図６に示す測定結果からは、熱処理を１０
２５℃、３秒間で行なう場合、インジウムのドース量は
約３．５×１０13ｃｍ-2以下とすることがアモルファス
相抑制の点から好ましいと判る。９００℃、２０秒間の
熱処理を行なう場合は、インジウムドース量はさらに低
く約２．５×１０13ｃｍ-2以下にすることが望ましい。
【００３８】以下、本発明の実施例について説明する。
図１（Ａ）〜図２（Ｅ）は、単一の半導体チップ上にＩ
ｎでポケット領域を形成し、リーク電流の増加を許容す
る標準トランジスタと、Ｉｎを用いるが、リーク電流を
低減した低リークトランジスタとを製造する方法の主要
工程を示す半導体チップの断面図である。
【００３９】図１（Ａ）に示すように、シリコン基板１
の主表面に、ＳＴＩにより素子分離領域２を形成する。
素子分離領域２は、シリコン基板１主表面に多数の活性
領域ＡＲを画定する。
【００４０】ｐチャネル領域をレジスト等のマスクで覆
い、ｎチャネル領域にＢ+イオンを加速エネルギ３００
ｋｅＶ、ドース量３．０×１０13ｃｍ-2でイオン注入
し、ｐ型ウェル３を形成する。さらに、表面部分にＢ+
イオンを加速エネルギ３０ｋｅＶ、ドース量５．０×１
０12ｃｍ-2でイオン注入し、閾値を調整したチャネルを
形成する。
【００４１】ｐチャネル領域に対しては、ｎチャネル領
域をレジスト等のマスクで覆い、別個のイオン注入を行
なう。
【００４２】活性領域上に薄いゲート絶縁膜４、例えば
厚さ約５〜１０ｎｍの酸化シリコン膜を熱酸化などで形
成し、その表面上に多結晶シリコン、ポリサイド等の導
電性ゲート電極層を形成する。ゲート電極層上にレジス
トマスクＰＲを形成し、パターニングすることにより、
絶縁ゲート電極５、ゲート絶縁膜４を形成する。その
後、レジストマスクＰＲは除去する。
【００４３】図１（Ｂ）に示すように、絶縁ゲート電極
５、ＳＴＩ領域２をマスクとし、ｎチャネル領域の活性
領域にＡｓ+イオンを加速エネルギ５ｋｅＶ、ドース量
３．０×１０15ｃｍ-2程度でイオン注入し、浅いソース
／ドレインエクステンション領域６を形成する。
【００４４】なお、このイオン注入の際、ｐチャネル領
域はレジストマスクで覆って置く。ｐチャネル領域に対
しては、ｎチャネル領域をレジスト等のマスクで覆っ
て、別個のイオン注入を行なう。
【００４５】なお、以上の工程は、標準トランジスタ、
低リークトランジスタに共通である。
【００４６】図１（Ｃ）は、左側に標準トランジスタ、
右側に低リークトランジスタを示す。図に示すように、
低リークトランジスタの活性領域をレジストマスクＰＲ
１で覆い、ｎチャネル標準トランジスタの活性領域にＩ
ｎ+イオンを加速エネルギ１００ｋｅＶ、ドース量６．
３×１０13ｃｍ-2程度イオン注入し、浅いエクステンシ
ョン領域の下にポケット領域７を形成する。その後レジ
ストマスクＰＲ１は除去する。
【００４７】イオン注入の方向は、基板法線から約３０
度チルトした４方向から行なう。チルトさせる事により
絶縁ゲート端部下方に入り込んだｐ型ポケット領域を作
成する。
【００４８】図２（Ｄ）に示すように、標準トランジス
タ領域をレジストマスクＰＲ２で覆い、ｎチャネル低リ
ークトランジスタの活性領域に対し、ポケット領域形成
のためのイオン注入を行なう。先ず、Ｉｎ+イオンを加
速エネルギ１００ｋｅＶ、トータルドース量３．４×１
０13ｃｍ-2程度イオン注入する。さらに、Ｂ+イオンを
加速エネルギ１０ｋｅＶ、ドース量２．０×１０13ｃｍ
-2程度イオン注入する。このイオン注入も、基板法線か
ら３０度チルトした４方向から行う。
【００４９】このように、低リークｎチャネルＭＯＳト
ランジスタのポケット領域に対しては、Ｉｎのイオン注
入量を制限し、アモルファス相の発生を抑制する。ショ
ートチャネル効果抑制の効果が不足する分はＢをイオン
注入することによって補う。その後レジストマスクＰＲ
２は除去する。なお、図１（Ｃ）、図２（Ｄ）の工程
は、ｎチャネルＭＯＳトランジスタに対するものであ
り、ｐチャネルＭＯＳトランジスタに対しては、別個の
イオン注入を行なう。
【００５０】図２（Ｅ）に示すように、絶縁ゲート電極
５を覆うように、酸化シリコン層等の絶縁層を堆積し、
異方性エッチングを行なうことによって絶縁ゲート電極
の側壁上にのみ側壁スペーサ８を残す。
【００５１】絶縁ゲート電極５、側壁スペーサ８をマス
クとし、ｎ型不純物、例えばＰ+イオンを加速エネルギ
１５ｋｅＶ、ドース量５．０×１０15ｃｍ-2程度でイオ
ン注入し、深いソース／ドレイン領域９を作成する。深
いソース／ドレイン領域９は、側壁スペーサの外側に形
成されるため、側壁スペーサの下方には、エクステンシ
ョン領域６、ポケット領域７が残る。
【００５２】図３（Ａ）〜（Ｃ）は、ｐチャネル領域に
おけるｐチャネルＭＯＳトランジスタの製造工程を示す
断面図である。
【００５３】図３（Ａ）に示すように、シリコン基板１
の主表面に前述の工程によりＳＴＩの素子分離領域２を
形成する。ｐチャネル活性領域に対し、ｎ型不純物例え
ばＰ +イオンを加速エネルギ６００ｋｅＶ、ドース量
３．０×１０13ｃｍ-2程度でイオン注入し、ｎ型ウェル
１３を形成する。さらに、Ｐ+イオンを加速エネルギ８
０ｋｅＶ、ドース量２．０×１０12ｃｍ-2程度でイオン
注入し、閾値調整を行なったチャネルを形成する。
【００５４】活性領域上に酸化シリコン等のゲート絶縁
膜４を形成した後、多結晶シリコン、シリサイド等のゲ
ート電極層を形成し、パターニングすることによりゲー
ト絶縁膜４を備えた絶縁ゲート電極１５を形成する。な
お、ゲート電極１５に含まれる多結晶シリコン層は、ｐ
型にドープされる。
【００５５】図３（Ｂ）に示すように、ゲート電極１
５、素子分離領域２をマスクとし、例えばＢ+イオンを
加速エネルギ１ｋｅＶ、ドース量３．０×１０14ｃｍ-2
程度でイオン注入し、浅いソース／ドレインエクステン
ション領域１６を形成する。
【００５６】図３（Ｃ）に示すように、Ａｓ+イオンを
加速エネルギ８０ｋｅＶ、ドース量３．０×１０13ｃｍ
-2程度でイオン注入し、ソース／ドレインエクステンシ
ョン領域の下側にｎ型ポケット領域１７を形成する。な
お、ポケット領域形成のためのイオン注入は、基板法線
に対し３０度チルトした４方向から行う。
【００５７】図３（Ｄ）に示すように、前述の工程によ
り絶縁ゲート電極１５側壁上に側壁スペーサ８を形成す
る。
【００５８】その後、Ｂ+イオンを加速エネルギ５ｋｅ
Ｖ、ドース量５．０×１０15ｃｍ-2程度でイオン注入
し、深いソース／ドレイン領域１９を形成する。
【００５９】Ａｓで形成するポケット領域には、Ｉｎで
形成するポケット領域のように、リーク電流発生等の問
題が生じない。このため、標準トランジスタと低リーク
トランジスタを作り分ける必要はない。
【００６０】図４（Ａ）〜（Ｃ）は、入出力回路等に形
成される高耐圧トランジスタの製造工程を示す。
【００６１】図４（Ａ）に示すように、前述の実施例同
様の工程により、素子分離領域２が形成される。以下、
ｎチャネルＭＯＳトランジスタを製造する場合を例にと
って説明する。
【００６２】Ｂ+イオンを加速エネルギ３００ｋｅＶ、
ドース量３．０×１０13ｃｍ-2程度でイオン注入し、ｐ
型ウェル２３を形成する。さらに、Ｂ+イオンを加速エ
ネルギ３０ｋｅＶ、ドース量７．０×１０12ｃｍ-2程度
でイオン注入し、チャネル領域を形成する。
【００６３】活性領域上に厚いゲート絶縁膜１４を形成
し、その上にゲート電極層を形成する。厚いゲート絶縁
膜は、所望の耐圧を得るようにその厚さが制御される。
例えば、活性領域表面の酸化工程を２段階に分け、その
中間段階において厚膜のゲート絶縁膜を形成する領域以
外の酸化膜を除去する。このようにして、厚いゲート絶
縁膜と薄いゲート絶縁膜を形成する。
【００６４】ゲート電極層、ゲート絶縁膜をレジストマ
スクを用いてパターニングすることにより、ゲート電極
２５、ゲート絶縁膜１４を形成する。
【００６５】図４（Ｂ）に示すように、Ａｓ+イオンを
加速エネルギ１０ｋｅＶ、ドース量３．０×１０14ｃｍ
-2程度でイオン注入し、ソース／ドレインエクステンシ
ョン領域を形成する。
【００６６】図４（Ｃ）に示すように、前述の実施例同
様の工程により、ゲート電極２５側壁上に側壁スペーサ
８を形成した後、例えばＰ+イオンを加速エネルギ１５
ｋｅＶ、ドース量５×１０15ｃｍ-2程度でイオン注入
し、深いソース／ドレイン領域２９を形成する。
【００６７】高耐圧トランジスタは、さほど微細化され
ず、ポケット領域も設けられない。
【００６８】図４（Ｄ）は、上述のような工程により形
成される半導体チップの平面構成を概略的に示す。半導
体チップ３０は、入出力回路３１、メモリ回路３２、ロ
ジック回路３３を含む。入出力回路３１は、図４（Ｃ）
に示すような高耐圧トランジスタを含む。メモリ領域３
２は、例えばスタチックランダムアクセスメモリ（ＳＲ
ＡＭ）で形成され、低リークｎチャネルトランジスタを
用いて形成される。ロジック回路３３は、ＣＭＯＳ回路
で構成され、メモリセルの低リークトランジスタよりゲ
ート幅の広いｎチャネル標準トランジスタと、ポケット
領域を備えたｐチャネルトランジスタで形成される。
【００６９】図７は、上述の実施例に従って形成した標
準トランジスタと低リークトランジスタのリーク特性を
示す。図中横軸は、リーク電流を単位Ａで示し、縦軸は
累積確率を示す。曲線ｒがポケット領域を３．４×１０
13ｃｍ-2のインジウムと２．０×１０13ｃｍ-2のボロン
のイオン注入で形成した低リークトランジスタの特性で
ある。曲線ｓは、ポケット領域を６．２８×１０13ｃｍ
-2のインジウムのイオン注入で作成した標準トランジス
タの特性である。
【００７０】図から明らかなように、リーク電流は１桁
以上の大きな差を示している。Ｉｎのドープ量を制限し
たことにより、リーク電流が大幅に減少していることが
明らかである。Ｉｎのドープ量を低減すると、アモルフ
ァス化される量が減少し、熱処理により満足できる程度
まで結晶相に回復するものと考えられる。Ｉｎのドープ
量を一定値以上に増加させると、回復できないアモルフ
ァス領域が増加し、リーク電流を増大させるものと考え
られる。
【００７１】図８（Ａ）〜（Ｃ）は、閾値電圧のゲート
長及びゲート幅依存性を示す。
【００７２】図８（Ａ）に示すように、活性領域ＡＲ上
にゲート電極Ｇが形成されている場合、ゲート電極の幅
（電流方向の長さ）をゲート長Ｌとし、それと直交方向
の活性領域の幅をゲート幅Ｗとする。
【００７３】図８（Ｂ）は、トランジスタの閾値電圧の
ゲート長依存性を示すグラフである。図中横軸はゲート
長Ｌを単位μｍで示し、縦軸はトランジスタの閾値Ｖｔ
ｈを単位Ｖで示す。ポケット領域をＩｎのみで形成した
標準トラジスタと、ポケット領域をＩｎとＢとの２種類
の不純物で形成した低リークトランジスタの特性が示さ
れている。これら２種類のトラジスタの閾値は、ほぼ同
等であり、低リークトランジスタが標準トランジスタと
ほぼ同様のショートチャネル効果を抑制した特性を維持
していることを示している。
【００７４】図８（Ｃ）は、閾値のゲート幅依存性を示
す。図中横軸はゲート幅Ｗを単位μｍで示し、縦軸は閾
値Ｖｔｈを単位Ｖで示す。標準トランジスタの閾値Ｖｓ
は、ゲート幅Ｗの減少と共に減少を続け、ほぼ０まで達
している。これに対し、ポケット領域をＩｎとＢとの混
合により形成した低リークトランジスタＶγの閾値は、
ゲート幅Ｗの減少（狭チャネル化）に対しても、有限の
値を維持している。このように、低リークトランジスタ
により逆狭チャネル効果の影響を低減したトランジスタ
が得られる。
【００７５】ＳＲＡＭ等のメモリ回路は、集積度向上の
ため狭いゲート幅の、例えば０．０５〜０．５μｍの、
低リークトランジスタで形成される。ロジック回路はゲ
ート幅がより広い、例えば１〜１０μｍの、標準トラン
ジスタを用いて形成される。
【００７６】なお、ｐ型不純物としてＢを用いる場合、
イオン種としてボロンの他ＢＦ2、デカボラン等ボラン
化合物を用いてもよい。論理回路を標準トランジスタで
作る場合を説明したが、論理回路を標準トランジスタと
低リークトランジスタとの組み合わせ、または、低リー
クトランジスタのみで作ることもできる。ゲートとして
ノッチゲートを用いてもよい。
【００７７】以上に実施例に沿って本発明を説明した
が、本発明はこれらに制限されるものではない。例えば
種々の変更、改良、組み合わせが可能な事は当業者に自
明であろう。
【００７８】
【発明の効果】以上説明したように、本発明によれば、
インジウムを用いてポケット領域を形成し、その利点を
維持したまま、インジウムを用いることによって生じ得
るリーク電流増大を低減することができる。
【図面の簡単な説明】
【図１】 本発明の実施例によるｎチャネルＭＯＳトラ
ンジスタを有する半導体装置の製造工程を示す断面図で
ある。
【図２】 本発明の実施例によるｎチャネルＭＯＳトラ
ンジスタを有する半導体装置の製造工程を示す断面図で
ある。
【図３】 ｐチャネルＭＯＳトランジスタの製造工程を
示す断面図である。
【図４】 高耐圧トランジスタの製造工程を示す断面図
及び半導体チップの平面図である。
【図５】 従来の技術による半導体装置の製造工程を示
す半導体チップの断面図である。
【図６】 ポケット領域をインジウムで形成した場合の
サーマルウェーブの測定結果を示すグラフである。
【図７】 ポケット領域をインジウムで形成した場合
と、インジウムとボロンを混合して形成した場合のリー
ク電流特性を示すグラフである。
【図８】 標準トランジスタと低リークトランジスタの
閾値のゲート幅及びゲート長依存性を示すグラフであ
る。
【符号の説明】
１ シリコン基板 ２ 素子分離領域 ３ ウェル／チャネル領域 ４ ゲート絶縁膜 ５ ゲート電極 ６ エクステンション領域 ７ ポケット領域 ８ 側壁スペーサ ９ 深いソース／ドレイン領域 １３ ウェル／チャネル領域 １５ ゲート電極 １６ イクステンション領域 １７ ポケット領域 １９ 深いソース／ドレイン領域 ２３ ウェル／チャネル領域 ２５ ゲート電極 ２９ 深いソース／ドレイン領域 ３０ 半導体チップ ３１ 入出力回路 ３２ メモリ回路 ３３ ロジック回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年１１月７日（２００１．１１．
７）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】請求項４
【補正方法】変更
【補正内容】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００７６
【補正方法】変更
【補正内容】
【００７６】なお、ｐ型不純物としてＢを用いる場合、
イオン種としてボロンの他ＢＦ2、デカボラン等ボロン
化合物を用いてもよい。論理回路を標準トランジスタで
作る場合を説明したが、論理回路を標準トランジスタと
低リークトランジスタとの組み合わせ、または、低リー
クトランジスタのみで作ることもできる。ゲートとして
ノッチゲートを用いてもよい。
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】 ─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年１２月１９日（２００１．１２．
１９）
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡部 堅一 愛知県春日井市高蔵寺町二丁目1844番２号 富士通ヴィエルエスアイ株式会社内 (72)発明者 渡辺 孔 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5F048 AA07 AA08 AB03 AC01 BA01 BB05 BB08 BB16 BB18 BC05 BC06 BD04 BG14 5F140 AA21 AA22 AA24 AB01 AB03 AC32 AC33 BA01 BB15 BC06 BE07 BF04 BF11 BF18 BG08 BG12 BG51 BG53 BH14 BH15 BH21 BH36 BK02 BK13 BK14 BK21 BK22 CB04 CB08

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 主表面を有するシリコン基板と、 前記シリコン基板の主表面に形成された素子分離領域に
    よって画定された第１、第２活性領域と、 前記第１の活性領域上に形成され、ゲート絶縁膜を備え
    た第１の絶縁ゲートと、 前記第１の絶縁ゲート両側の第１の活性領域に形成され
    た第１のエクステンション領域と、前記第１の絶縁ゲー
    トに整列して前記第１のエクステンション領域より深い
    位置で前記第１の活性領域内に形成され、第１の濃度の
    インジウムを添加した第１のポケット領域とを有する第
    １のｎチャネルＭＯＳトランジスタと、 前記第２の活性領域上に形成され、ゲート絶縁膜を備え
    た第２の絶縁ゲートと、 前記第２の絶縁ゲート両側で第２の活性領域に形成され
    た第２のエクステンション領域と、前記第２の絶縁ゲー
    トに整列して前記第２のエクステンション領域より深い
    位置で前記第２の活性領域内に形成され、前記第１の濃
    度より低濃度の第２の濃度のインジウムを添加した第２
    のポケット領域とを有する第２のｎチャネルＭＯＳトラ
    ンジスタとを有する半導体装置。
  2. 【請求項２】 前記第２のポケット領域がさらにボロン
    をドープされている請求項１記載の半導体装置．
  3. 【請求項３】 前記第２のｎチャネルＭＯＳトランジス
    タは，前記第１のｎチャネルＭＯＳトランジスタよりも
    狭いゲート幅を有する請求項１または２記載の半導体装
    置．
  4. 【請求項４】 さらに、前記素子分離領域によって画定
    された第３の活性領域と，前記第３の活性領域上に形成
    され，前記第１および第２の絶縁ゲートのゲート絶縁膜
    よりも厚いゲート絶縁膜を有する第３の絶縁ゲートと，
    前記第３の絶縁ゲート両側で第３の活性領域に形成さ
    れ，ポケット領域を伴わない第３のエクステンション領
    域とを有する第３のｎチャネルＭＯＳトランジスタと、
    を有する半導体装置。
  5. 【請求項５】 主表面を有するシリコン基板と、 前記シリコン基板の主表面に形成された素子分離領域に
    よって画定された第１、第２活性領域と、 前記第１の活性領域上に形成され、ゲート絶縁膜を備え
    た第１の絶縁ゲートと、前記第１の絶縁ゲートの両側壁
    上に形成された第１の側壁スペーサと、前記第１の絶縁
    ゲート両側の第１の活性領域に形成された第１のエクス
    テンション領域と、前記第１の絶縁ゲートに整列して前
    記第１のエクステンション領域より深い位置で前記第１
    の活性領域内に形成され、第１の濃度のインジウムを添
    加した第１のポケット領域とを有し、前記第１の側壁ス
    ペーサ下方にアモルファス相の領域を含む第１のｎチャ
    ネルＭＯＳトランジスタと、 前記第２の活性領域上に形成され、ゲート絶縁膜を備え
    た第２の絶縁ゲートと、前記第２の絶縁ゲートの両側壁
    上に形成された第２の側壁スペーサと、前記第２の絶縁
    ゲート両側で第２の活性領域に形成された第２のエクス
    テンション領域と、前記第２の絶縁ゲートに整列して前
    記第２のエクステンション領域より深い位置で前記第２
    の活性領域内に形成され、前記第１の濃度より低濃度の
    第２の濃度のインジウムを添加した第２のポケット領域
    とを有し、前記第２の側壁スペーサ下方は前記第１の側
    壁スペーサ下方よりアモルファス相の領域が少ない第２
    のｎチャネルＭＯＳトランジスタと、を有する半導体装
    置。
  6. 【請求項６】 （ａ）主表面を有するシリコン基板に素
    子分離領域を形成し、第１、第２の活性領域を画定する
    工程と、 （ｂ）第１、第２の活性領域上にゲート絶縁膜を形成す
    る工程と、 （ｃ）前記ゲート絶縁膜上に導電性ゲート電極層を形成
    する工程と、 （ｄ）前記ゲート電極層、ゲート絶縁膜をパターニング
    して第１の活性領域上に第１の絶縁ゲート、第２の活性
    領域上に第２の絶縁ゲートを形成する工程と、 （ｅ）前記第１、第２の活性領域にｎ型不純物を第１の
    深さでイオン注入し、第１、第２の絶縁ゲート両側に第
    １、第２のエクステンション領域を形成する工程と、 （ｆ）前記第２の活性領域をマスクして、前記第１の活
    性領域にインジウムを第１のドース量で第１の深さより
    深い第２の深さでイオン注入する工程と、 （ｇ）前記第１の活性領域をマスクして、前記第２の活
    性領域にインジウムを第１のドース量より低い第２のド
    ース量で前記第１の深さより深い第３の深さでイオン注
    入する工程とを含む半導体装置の製造方法。
  7. 【請求項７】 さらに、 （ｈ）前記第１の活性領域をマスクして、前記第２の活
    性領域にボロンを第１の深さより深い第４の深さでイオ
    ン注入する工程、を含む請求項６記載の半導体装置の製
    造方法。
  8. 【請求項８】 さらに、 （ｉ）前記第１、第２の絶縁ゲート側壁上に側壁スペー
    サを形成する工程と、 （ｊ）前記側壁スペーサ外側で前記第１、第２の活性領
    域へｎ型不純物をイオン注入する工程と、 （ｋ）前記第１、第２の活性領域に光を照射し、不純物
    を活性化する工程と、を含む請求項６または７記載の半
    導体装置の製造方法。
  9. 【請求項９】 前記工程（ａ）が、さらに第３の活性領
    域を画定し、さらに、 （ｌ）前記第３の活性領域上に前記ゲート絶縁膜より厚
    い厚膜ゲート絶縁膜を形成する工程を含み、前記工程
    （ｃ）、（ｄ）が前記第３の活性領域上に第３の絶縁ゲ
    ートも形成し、前記工程（ｆ）、（ｇ）が前記第３の活
    性領域をマスクして行われる請求項６〜８のいずれか１
    項記載の半導体装置の製造方法。
  10. 【請求項１０】 前記工程（ａ）が、さらに第４の活性
    領域を画定し、さらに （ｍ）前記第４の活性領域上に第４の絶縁ゲートを形成
    する工程と、 （ｎ）前記第４の活性領域にｐ型不純物を第５の深さで
    イオン注入し、前記第４の絶縁ゲート両側に第４のエク
    ステンション領域を形成する工程と、 （ｏ）前記第４の活性領域に砒素を第５の深さより深い
    第６の深さでイオン注入する工程と、を含む請求項６〜
    ９のいずれか１項記載の半導体装置の製造方法。
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