JP2000040747A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000040747A JP2000040747A JP10205651A JP20565198A JP2000040747A JP 2000040747 A JP2000040747 A JP 2000040747A JP 10205651 A JP10205651 A JP 10205651A JP 20565198 A JP20565198 A JP 20565198A JP 2000040747 A JP2000040747 A JP 2000040747A
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- Japan
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- transistor
- mos
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- gate film
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- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ゲート絶縁膜の異なる２種類のＭＯＳ型トラン
ジスタを内蔵させた半導体装置において、膜厚の厚いゲ
ート膜を使用するＭＯＳ型トランジスタのホットキャリ
ア耐性が低下し、長期信頼性の確保を困難にしていた。 【解決手段】少なくとも膜厚の薄いゲート膜を使用する
ＭＯＳ型トランジスタのソース・ドレイン層端に、短チ
ャネル効果防止用のポケット領域を有し、かつ膜厚の薄
いゲート膜を使用するＭＯＳ型トランジスタのソース・
ドレイン層端にはポケット領域を持たない構造をとる。 【効果】所望のパンチスルー特性を確保したまま、ホッ
トキャリア耐性に優れた、ゲート絶縁膜の異なる２種類
のＭＯＳ型トランジスタを内蔵させた半導体装置を提供
することが可能となる。
ジスタを内蔵させた半導体装置において、膜厚の厚いゲ
ート膜を使用するＭＯＳ型トランジスタのホットキャリ
ア耐性が低下し、長期信頼性の確保を困難にしていた。 【解決手段】少なくとも膜厚の薄いゲート膜を使用する
ＭＯＳ型トランジスタのソース・ドレイン層端に、短チ
ャネル効果防止用のポケット領域を有し、かつ膜厚の薄
いゲート膜を使用するＭＯＳ型トランジスタのソース・
ドレイン層端にはポケット領域を持たない構造をとる。 【効果】所望のパンチスルー特性を確保したまま、ホッ
トキャリア耐性に優れた、ゲート絶縁膜の異なる２種類
のＭＯＳ型トランジスタを内蔵させた半導体装置を提供
することが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置、特
に、ゲート絶縁膜の異なる２種類のＭＯＳ型トランジス
タを内蔵させた半導体装置に関する。
に、ゲート絶縁膜の異なる２種類のＭＯＳ型トランジス
タを内蔵させた半導体装置に関する。
【０００２】
【従来の技術】従来の、ゲート絶縁膜の異なる２種類の
ＭＯＳ型トランジスタを内蔵させた半導体装置を、ＭＯ
Ｓ型トランジスタがＬＤＤ構造（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄＤｒａｉｎ構造）の場合を例にとって図２に示
す。膜厚の薄いゲート膜２０６を使用するＭＯＳ型トラ
ンジスタ２０１、膜厚の厚いゲート膜２０７を使用する
ＭＯＳ型トランジスタ２０２共に、低濃度拡散層２０４
と高濃度拡散層２０３で構成されたソース・ドレイン層
と、ソース・ドレイン層端に、短チャネル効果防止用の
ポケット領域２０５を有していた。このポケット領域２
０５は、主に膜厚の薄いゲート膜２０６を使用するＭＯ
Ｓ型トランジスタ２０１のパンチスルーマージンを向上
することを目的としている。
ＭＯＳ型トランジスタを内蔵させた半導体装置を、ＭＯ
Ｓ型トランジスタがＬＤＤ構造（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄＤｒａｉｎ構造）の場合を例にとって図２に示
す。膜厚の薄いゲート膜２０６を使用するＭＯＳ型トラ
ンジスタ２０１、膜厚の厚いゲート膜２０７を使用する
ＭＯＳ型トランジスタ２０２共に、低濃度拡散層２０４
と高濃度拡散層２０３で構成されたソース・ドレイン層
と、ソース・ドレイン層端に、短チャネル効果防止用の
ポケット領域２０５を有していた。このポケット領域２
０５は、主に膜厚の薄いゲート膜２０６を使用するＭＯ
Ｓ型トランジスタ２０１のパンチスルーマージンを向上
することを目的としている。
【０００３】
【発明が解決しようとする課題】しかし、前述の従来の
技術では、膜厚の薄いゲート膜２０６を使用するＭＯＳ
型トランジスタ２０１のパンチスルーマージンを向上す
ることを目的としているソース・ドレイン層端のポケッ
ト領域２０５が、膜厚の厚いゲート膜２０７を使用する
ＭＯＳ型トランジスタ２０２にも形成されている。この
ため、膜厚の厚いゲート膜２０７を使用するＭＯＳ型ト
ランジスタ２０２を、膜厚の薄いのゲート膜２０６を使
用するＭＯＳ型トランジスタ２０１に比べて高い電圧で
動作させる際に、基板電流が大きくなり、ホットキャリ
ア耐性が低下し、長期信頼性の確保を困難にしていた。
そこで、本発明はこのような長期信頼性に係わる問題点
を解決するもので、その目的は、所望のパンチスルー特
性を持ち、ホットキャリア耐性に優れた、ゲート絶縁膜
の異なる２種類のＭＯＳ型トランジスタを内蔵させた半
導体装置を提供するところにある。
技術では、膜厚の薄いゲート膜２０６を使用するＭＯＳ
型トランジスタ２０１のパンチスルーマージンを向上す
ることを目的としているソース・ドレイン層端のポケッ
ト領域２０５が、膜厚の厚いゲート膜２０７を使用する
ＭＯＳ型トランジスタ２０２にも形成されている。この
ため、膜厚の厚いゲート膜２０７を使用するＭＯＳ型ト
ランジスタ２０２を、膜厚の薄いのゲート膜２０６を使
用するＭＯＳ型トランジスタ２０１に比べて高い電圧で
動作させる際に、基板電流が大きくなり、ホットキャリ
ア耐性が低下し、長期信頼性の確保を困難にしていた。
そこで、本発明はこのような長期信頼性に係わる問題点
を解決するもので、その目的は、所望のパンチスルー特
性を持ち、ホットキャリア耐性に優れた、ゲート絶縁膜
の異なる２種類のＭＯＳ型トランジスタを内蔵させた半
導体装置を提供するところにある。
【０００４】
【課題を解決するための手段】本発明の半導体装置は、
特にＭＯＳ型トランジスタで構成され、ゲート絶縁膜の
異なる２種類のＭＯＳ型トランジスタを内蔵させた半導
体装置において、少なくとも膜厚の薄いゲート膜を使用
するＮチャンネルＭＯＳ型トランジスタのソース・ドレ
イン層端に短チャネル効果防止用のポケット領域を有
し、かつ膜厚の厚いゲート膜を使用するＮチャンネルＭ
ＯＳ型トランジスタのソース・ドレイン層端にはポケッ
ト領域を持たないことを特徴とする。また、ゲート絶縁
膜の異なる２種類のＭＯＳ型トランジスタを内蔵させた
半導体装置において、少なくとも膜厚の薄いゲート膜を
使用するＰチャンネルＭＯＳ型トランジスタのソース・
ドレイン層端に短チャネル効果防止用のポケット領域を
有し、かつ膜厚の厚いゲート膜を使用するＰチャンネル
ＭＯＳ型トランジスタのソース・ドレイン層端にはポケ
ット領域を持たないことを特徴とする。
特にＭＯＳ型トランジスタで構成され、ゲート絶縁膜の
異なる２種類のＭＯＳ型トランジスタを内蔵させた半導
体装置において、少なくとも膜厚の薄いゲート膜を使用
するＮチャンネルＭＯＳ型トランジスタのソース・ドレ
イン層端に短チャネル効果防止用のポケット領域を有
し、かつ膜厚の厚いゲート膜を使用するＮチャンネルＭ
ＯＳ型トランジスタのソース・ドレイン層端にはポケッ
ト領域を持たないことを特徴とする。また、ゲート絶縁
膜の異なる２種類のＭＯＳ型トランジスタを内蔵させた
半導体装置において、少なくとも膜厚の薄いゲート膜を
使用するＰチャンネルＭＯＳ型トランジスタのソース・
ドレイン層端に短チャネル効果防止用のポケット領域を
有し、かつ膜厚の厚いゲート膜を使用するＰチャンネル
ＭＯＳ型トランジスタのソース・ドレイン層端にはポケ
ット領域を持たないことを特徴とする。
【０００５】
【作用】本発明の半導体装置によれば、膜厚の薄いゲー
ト膜を使用するＮチャンネルＭＯＳ型トランジスタのソ
ース・ドレイン層端に短チャネル効果防止用のポケット
領域を有し、かつ膜厚の厚いゲート膜を使用するＮチャ
ンネルＭＯＳ型トランジスタのソース・ドレイン層端に
はポケット領域を持たない構造をとることにより、所望
のパンチスルー特性を確保したまま、ホットキャリア耐
性に優れた、ゲート絶縁膜の異なる２種類のＭＯＳ型ト
ランジスタを内蔵させた半導体装置を提供することが可
能となる。
ト膜を使用するＮチャンネルＭＯＳ型トランジスタのソ
ース・ドレイン層端に短チャネル効果防止用のポケット
領域を有し、かつ膜厚の厚いゲート膜を使用するＮチャ
ンネルＭＯＳ型トランジスタのソース・ドレイン層端に
はポケット領域を持たない構造をとることにより、所望
のパンチスルー特性を確保したまま、ホットキャリア耐
性に優れた、ゲート絶縁膜の異なる２種類のＭＯＳ型ト
ランジスタを内蔵させた半導体装置を提供することが可
能となる。
【０００６】
【発明の実施の形態】図１は、本発明の半導体装置の実
施例における断面図である。以下、図１にしたがって、
本発明の半導体装置を説明する。ここでは、 ＬＤＤ構
造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ構造）を
有したＮチャンネルＭＯＳ型トランジスタついて説明す
る。
施例における断面図である。以下、図１にしたがって、
本発明の半導体装置を説明する。ここでは、 ＬＤＤ構
造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ構造）を
有したＮチャンネルＭＯＳ型トランジスタついて説明す
る。
【０００７】例えば７０オングストロームのゲート膜１
０６を使用するＮチャンネルＭＯＳ型トランジスタ１０
１（以降、トランジスタ１０１と略す）は、Ｎ型の低濃
度拡散層１０４と、Ｎ型の高濃度拡散層１０３で構成さ
れたソース・ドレイン層を有し、さらにソース・ドレイン
層端に、短チャネル効果防止用のＰ型のポケット領域１
０５を有している。Ｎ型の低濃度拡散層１０４は、例え
ばリンを１ｅ１３ｃｍ−２、３０ｋｅＶの加速エネルギ
ーで斜めイオン注入することにより形成する。Ｎ型の高
濃度拡散層１０３は、例えば砒素を５ｅ１５ｃｍ−２、
８０ｋｅＶの加速エネルギーでイオン注入することによ
り、形成する。Ｐ型のポケット領域１０５は、例えば硼
素を５ｅ１２ｃｍ−２、５０ｋｅＶの加速エネルギーで
イオン注入することにより、形成する。
０６を使用するＮチャンネルＭＯＳ型トランジスタ１０
１（以降、トランジスタ１０１と略す）は、Ｎ型の低濃
度拡散層１０４と、Ｎ型の高濃度拡散層１０３で構成さ
れたソース・ドレイン層を有し、さらにソース・ドレイン
層端に、短チャネル効果防止用のＰ型のポケット領域１
０５を有している。Ｎ型の低濃度拡散層１０４は、例え
ばリンを１ｅ１３ｃｍ−２、３０ｋｅＶの加速エネルギ
ーで斜めイオン注入することにより形成する。Ｎ型の高
濃度拡散層１０３は、例えば砒素を５ｅ１５ｃｍ−２、
８０ｋｅＶの加速エネルギーでイオン注入することによ
り、形成する。Ｐ型のポケット領域１０５は、例えば硼
素を５ｅ１２ｃｍ−２、５０ｋｅＶの加速エネルギーで
イオン注入することにより、形成する。
【０００８】また、例えば１５０オングストロームのゲ
ート膜２０８を使用するＮチャンネルＭＯＳ型トランジ
スタ１０２（以降、トランジスタ１０２と略す）も、Ｎ
型の低濃度拡散層１０４と、Ｎ型の高濃度拡散層１０３
で構成されたソース・ドレイン層を有しているが、ソー
ス・ドレイン層端には短チャネル効果防止用のＰ型のポ
ケット領域は持たない。Ｎ型の低濃度拡散層１０４は、
例えばリンを１ｅ１３ｃｍ−２、３０ｋｅＶの加速エネ
ルギーで斜めイオン注入することにより形成する。Ｎ型
の高濃度拡散層１０３は、例えば砒素を５ｅ１５ｃｍ−
２、８０ｋｅＶの加速エネルギーでイオン注入すること
により、形成する。
ート膜２０８を使用するＮチャンネルＭＯＳ型トランジ
スタ１０２（以降、トランジスタ１０２と略す）も、Ｎ
型の低濃度拡散層１０４と、Ｎ型の高濃度拡散層１０３
で構成されたソース・ドレイン層を有しているが、ソー
ス・ドレイン層端には短チャネル効果防止用のＰ型のポ
ケット領域は持たない。Ｎ型の低濃度拡散層１０４は、
例えばリンを１ｅ１３ｃｍ−２、３０ｋｅＶの加速エネ
ルギーで斜めイオン注入することにより形成する。Ｎ型
の高濃度拡散層１０３は、例えば砒素を５ｅ１５ｃｍ−
２、８０ｋｅＶの加速エネルギーでイオン注入すること
により、形成する。
【０００９】さて、トランジスタ１０１を、例えば３Ｖ
で動作させ、トランジスタ１０２をトランジスタ１より
も高い電圧、例えば５Ｖで動作させた場合、トランジス
タ１０１は短チャネル効果防止用のＰ型のポケット領域
１０５の存在により、所望のパンチスルー特性を確保で
きた。また、トランジスタ１０１は動作電圧が３Ｖと低
いため、十分なホットキャリア耐性が得られ、長期信頼
性上の問題とはならない。
で動作させ、トランジスタ１０２をトランジスタ１より
も高い電圧、例えば５Ｖで動作させた場合、トランジス
タ１０１は短チャネル効果防止用のＰ型のポケット領域
１０５の存在により、所望のパンチスルー特性を確保で
きた。また、トランジスタ１０１は動作電圧が３Ｖと低
いため、十分なホットキャリア耐性が得られ、長期信頼
性上の問題とはならない。
【００１０】一方、トランジスタ１０２はＮ型の低濃度
拡散層１０４とＮ型の高濃度拡散層１０３で構成された
ソース・ドレイン層端に、本来のトランジスタ１０１パ
ンチスルーマージンを向上することを目的としているＰ
型のポケット領域を持たないため、基板電流を従来構造
の半分以下に押さえることが出来、その結果、トランジ
スタ１０２のホットキャリア耐性が向上した。
拡散層１０４とＮ型の高濃度拡散層１０３で構成された
ソース・ドレイン層端に、本来のトランジスタ１０１パ
ンチスルーマージンを向上することを目的としているＰ
型のポケット領域を持たないため、基板電流を従来構造
の半分以下に押さえることが出来、その結果、トランジ
スタ１０２のホットキャリア耐性が向上した。
【００１１】続いて、同じく図１にしたがって、本発明
の別の形態の半導体装置を説明する。ここでは、ＬＤＤ
構造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ構造）
を有したＰチャンネルＭＯＳ型トランジスタついて説明
する。
の別の形態の半導体装置を説明する。ここでは、ＬＤＤ
構造（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ構造）
を有したＰチャンネルＭＯＳ型トランジスタついて説明
する。
【００１２】例えば７０オングストロームのゲート膜１
０６を使用するＰチャンネルＭＯＳ型トランジスタ１０
１（以降、トランジスタ１０１と略す）は、Ｐ型の低濃
度拡散層１０４と、Ｐ型の高濃度拡散層１０３で構成さ
れたソース・ドレイン層を有し、さらにソース・ドレイン
層端に、短チャネル効果防止用のＮ型のポケット領域１
０５を有している。Ｐ型の低濃度拡散層１０４は、例え
ば硼素を１ｅ１３ｃｍ−２、２０ｋｅＶの加速エネルギ
ーで斜めイオン注入することにより形成する。Ｐ型の高
濃度拡散層１０３は、例えば硼素を５ｅ１５ｃｍ−２、
６０ｋｅＶの加速エネルギーでイオン注入することによ
り、形成する。Ｎ型のポケット領域１０５は、例えばリ
ンを５ｅ１２ｃｍ−２、３０ｋｅＶの加速エネルギーで
イオン注入することにより、形成する。
０６を使用するＰチャンネルＭＯＳ型トランジスタ１０
１（以降、トランジスタ１０１と略す）は、Ｐ型の低濃
度拡散層１０４と、Ｐ型の高濃度拡散層１０３で構成さ
れたソース・ドレイン層を有し、さらにソース・ドレイン
層端に、短チャネル効果防止用のＮ型のポケット領域１
０５を有している。Ｐ型の低濃度拡散層１０４は、例え
ば硼素を１ｅ１３ｃｍ−２、２０ｋｅＶの加速エネルギ
ーで斜めイオン注入することにより形成する。Ｐ型の高
濃度拡散層１０３は、例えば硼素を５ｅ１５ｃｍ−２、
６０ｋｅＶの加速エネルギーでイオン注入することによ
り、形成する。Ｎ型のポケット領域１０５は、例えばリ
ンを５ｅ１２ｃｍ−２、３０ｋｅＶの加速エネルギーで
イオン注入することにより、形成する。
【００１３】また、例えば１５０オングストロームのゲ
ート膜２０８を使用するＰチャンネルＭＯＳ型トランジ
スタ１０２（以降、トランジスタ１０２と略す）も、Ｐ
型の低濃度拡散層１０４と、Ｐ型の高濃度拡散層１０３
で構成されたソース・ドレイン層を有しているが、ソー
ス・ドレイン層端には短チャネル効果防止用のＮ型のポ
ケット領域は持たない。Ｐ型の低濃度拡散層１０４は、
例えば硼素を２ｅ１３ｃｍ−２、３０ｋｅＶの加速エネ
ルギーで斜めイオン注入することにより形成する。Ｐ型
の高濃度拡散層１０３は、例えば硼素を５ｅ１５ｃｍ−
２、６０ｋｅＶの加速エネルギーでイオン注入すること
により、形成する。
ート膜２０８を使用するＰチャンネルＭＯＳ型トランジ
スタ１０２（以降、トランジスタ１０２と略す）も、Ｐ
型の低濃度拡散層１０４と、Ｐ型の高濃度拡散層１０３
で構成されたソース・ドレイン層を有しているが、ソー
ス・ドレイン層端には短チャネル効果防止用のＮ型のポ
ケット領域は持たない。Ｐ型の低濃度拡散層１０４は、
例えば硼素を２ｅ１３ｃｍ−２、３０ｋｅＶの加速エネ
ルギーで斜めイオン注入することにより形成する。Ｐ型
の高濃度拡散層１０３は、例えば硼素を５ｅ１５ｃｍ−
２、６０ｋｅＶの加速エネルギーでイオン注入すること
により、形成する。
【００１４】さて、トランジスタ１０１を、例えば３Ｖ
で動作させ、トランジスタ１０２をトランジスタ１より
も高い電圧、例えば５Ｖで動作させた場合、トランジス
タ１０１は短チャネル効果防止用のＮ型のポケット領域
１０５の存在により、所望のパンチスルー特性を確保で
きた。また、トランジスタ１０１は動作電圧が３Ｖと低
いため、十分なホットキャリア耐性が得られ、長期信頼
性上の問題とはならない。
で動作させ、トランジスタ１０２をトランジスタ１より
も高い電圧、例えば５Ｖで動作させた場合、トランジス
タ１０１は短チャネル効果防止用のＮ型のポケット領域
１０５の存在により、所望のパンチスルー特性を確保で
きた。また、トランジスタ１０１は動作電圧が３Ｖと低
いため、十分なホットキャリア耐性が得られ、長期信頼
性上の問題とはならない。
【００１５】一方、トランジスタ１０２はＰ型の低濃度
拡散層１０４とＰ型の高濃度拡散層１０３で構成された
ソース・ドレイン層端に、本来のトランジスタ１０１パ
ンチスルーマージンを向上することを目的としているＮ
型のポケット領域を持たないため、基板電流を従来構造
の半分以下に押さえることが出来、その結果、トランジ
スタ１０２のホットキャリア耐性が向上した。
拡散層１０４とＰ型の高濃度拡散層１０３で構成された
ソース・ドレイン層端に、本来のトランジスタ１０１パ
ンチスルーマージンを向上することを目的としているＮ
型のポケット領域を持たないため、基板電流を従来構造
の半分以下に押さえることが出来、その結果、トランジ
スタ１０２のホットキャリア耐性が向上した。
【００１６】本実施例では、 ＬＤＤ構造（Ｌｉｇｈｔ
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ構造）を有したＭＯＳ型
トランジスタに適用した場合ついて説明したが、２重拡
散構造を有したＭＯＳ型トランジスタに適用した場合に
ついても、同様の効果が得られる。
ｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ構造）を有したＭＯＳ型
トランジスタに適用した場合ついて説明したが、２重拡
散構造を有したＭＯＳ型トランジスタに適用した場合に
ついても、同様の効果が得られる。
【００１７】
【発明の効果】以上に述べてきたように、本発明の半導
体装置によれば、膜厚の薄いゲート膜を使用するＮチャ
ンネルＭＯＳ型トランジスタのソース・ドレイン層端に
短チャネル効果防止用のポケット領域を有し、かつ膜厚
の厚いゲート膜を使用するＮチャンネルＭＯＳ型トラン
ジスタのソース・ドレイン層端にはポケット領域を持た
ない構造をとることにより、所望のパンチスルー特性を
確保したまま、ホットキャリア耐性に優れた、ゲート絶
縁膜の異なる２種類のＭＯＳ型トランジスタを内蔵させ
た半導体装置を提供することが可能になった。
体装置によれば、膜厚の薄いゲート膜を使用するＮチャ
ンネルＭＯＳ型トランジスタのソース・ドレイン層端に
短チャネル効果防止用のポケット領域を有し、かつ膜厚
の厚いゲート膜を使用するＮチャンネルＭＯＳ型トラン
ジスタのソース・ドレイン層端にはポケット領域を持た
ない構造をとることにより、所望のパンチスルー特性を
確保したまま、ホットキャリア耐性に優れた、ゲート絶
縁膜の異なる２種類のＭＯＳ型トランジスタを内蔵させ
た半導体装置を提供することが可能になった。
【図１】本発明の半導体装置の実施例を説明するための
断面図である。
断面図である。
【図２】従来の半導体装置を説明するための断面図であ
る。
る。
１０１ 膜厚の薄いゲート膜を使用するＭＯＳ型トラン
ジスタ １０２ 膜厚の厚いゲート膜を使用するＭＯＳ型トラン
ジスタ １０３ 高濃度拡散層 １０４ 低濃度拡散層 １０５ ポケット領域 １０６ 膜厚の薄いゲート膜 １０７ 膜厚の厚いゲート膜 ２０１ 膜厚の薄いゲート膜を使用するＭＯＳ型トラン
ジスタ ２０２ 膜厚の厚いゲート膜を使用するＭＯＳ型トラン
ジスタ ２０３ 高濃度拡散層 ２０４ 低濃度拡散層 ２０５ ポケット領域 ２０６ 膜厚の薄いゲート膜 ２０７ 膜厚の厚いゲート膜
ジスタ １０２ 膜厚の厚いゲート膜を使用するＭＯＳ型トラン
ジスタ １０３ 高濃度拡散層 １０４ 低濃度拡散層 １０５ ポケット領域 １０６ 膜厚の薄いゲート膜 １０７ 膜厚の厚いゲート膜 ２０１ 膜厚の薄いゲート膜を使用するＭＯＳ型トラン
ジスタ ２０２ 膜厚の厚いゲート膜を使用するＭＯＳ型トラン
ジスタ ２０３ 高濃度拡散層 ２０４ 低濃度拡散層 ２０５ ポケット領域 ２０６ 膜厚の薄いゲート膜 ２０７ 膜厚の厚いゲート膜
Claims (4)
- 【請求項１】ゲート絶縁膜厚の異なる２種類のＭＯＳ型
トランジスタが同一基板上に設置される半導体装置にお
いて、少なくとも膜厚の薄いゲート膜を使用するＭＯＳ
型トランジスタのソース・ドレイン層端に短チャネル効
果防止用のポケット領域を有し、かつ膜厚の厚いゲート
膜を使用するＭＯＳ型トランジスタのソース・ドレイン
層端にはポケット領域を持たないことを特徴とする半導
体装置。 - 【請求項２】前記膜厚の薄いゲート膜を使用するＭＯＳ
型トランジスタはＮチャンネル型のＭＯＳ型トランジス
タであり、前記膜厚の厚いゲート膜を使用するＭＯＳ型
トランジスタはＮチャンネル型のＭＯＳ型トランジスタ
であることを特徴とする請求項１記載の半導体装置。 - 【請求項３】前記膜厚の薄いゲート膜を使用するＭＯＳ
型トランジスタはＰチャンネル型のＭＯＳ型トランジス
タであり、前記膜厚の厚いゲート膜を使用するＭＯＳ型
トランジスタはＰチャンネル型のＭＯＳ型トランジスタ
であることを特徴とする請求項１記載の半導体装置。 - 【請求項４】前記ソース・ドレイン層が低濃度拡散層と
高濃度拡散層で構成されることを特徴とする請求項１記
載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205651A JP2000040747A (ja) | 1998-07-21 | 1998-07-21 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10205651A JP2000040747A (ja) | 1998-07-21 | 1998-07-21 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000040747A true JP2000040747A (ja) | 2000-02-08 |
Family
ID=16510429
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10205651A Pending JP2000040747A (ja) | 1998-07-21 | 1998-07-21 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000040747A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017578A (ja) * | 2001-06-29 | 2003-01-17 | Fujitsu Ltd | 半導体装置とその製造方法 |
-
1998
- 1998-07-21 JP JP10205651A patent/JP2000040747A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003017578A (ja) * | 2001-06-29 | 2003-01-17 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP4665141B2 (ja) * | 2001-06-29 | 2011-04-06 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
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