JPS61177776A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔技術分野〕 本発明は高集積化を図ると共に素子動作の高速化を図り
、かつ一方ではソース・ドレイン間の耐圧を向上して信
頼性の向上を図った半導体装置に関するものである。

〔背景技術〕

近年の半導体装置の微細化、高集積化に伴なって、ＭＯ
Ｓ型電界効果トランジスタ（ＭＯＳＦＥＴ）のゲート長
は１μｍ、更にはこれ以下のサブミクロンに向けて短縮
化が進められている。このため、実効チャネル長もこれ
に伴なって短縮され、いわゆるシ、！−トチャネル忙よ
るソース・ドレイン間の耐圧の低下という問題が生じる
。

例えば、ゲート長を単に０．５μｍに短縮したＭＯＳＦ
ＥＴでは、ソース・ドレイン間耐圧が５ｖ以下になるこ
とが実験結果として得られており、電源電圧が５ｖに設
定されている現況の半導体回路システムへの互換性が失
なわれる等半導体装置の実用性が損なわれる。

前記したＭＯＳＦＥＴのショートチャネル化に伴なうソ
ース・ドレイン間耐圧の低下は、本発明者の検討によれ
ば、次のような原因によるものと考えられる。

すなわち、ドレイン電圧の増加に伴なってドレイン領域
の空乏層が基板に向かって伸びて行き。

これがチャネル領域下側の基板内部（バルク）において
ソース領域の空乏層と接する状態になると、ソース・ド
レイン間にパンチスルーが生じる。ショートチャネル化
忙よってソース・ドレイン間の寸法が低減されるため、
比較的に低い電圧でソース・ドレインの各空乏層がバル
ク忙おいて接するよう忙なり、パンチスルーが生じてソ
ース・ドレイン間の耐圧が低下される。

また、他の原因として、ショートチャネル化によってド
レイン領域、チャネル領域、ソース領域とで形成される
ラテラル寄生バイポーラトランジスタの動作が起り易く
なることも考えられる。

このような問題に対する一つの対策として、例えばｓ　
　ＩＥＥＥ　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｂｌｅｃ
ｔｒｏｎ　Ｄｅｖｉｃｅｓ。

Ｖｏｌ、ＥＤ−２９，ＮＺ、４　、１９８２．Ｐ２Ｏ３
〜６１０の°　技術が掲げられる。この技術は、ＭＯＳ
ＦＥＴのソース・ドレイン領域ないしチャネル領域に亘
っ１、ｃ、基板と同一導電型の高濃度領域を形成し、こ
の高濃度領域によっていわゆるショートチャネル効果の
抑制を図るものである。

しかしながら、ここに開示されている数例の構成は、い
ずれも前述の高濃度領域がチャネル領域内忙存在しかつ
ソース・ドレイン領域と直接接触されているために、コ
ンダクタンス（９ｍ）が低下され或いは接合容量が大と
なって動作速度が低下される等の懸念がある。

〔発明の目的〕

本発明の目的は、ゲート長を短縮化したＭＯＳＦＥＴの
ソース・ドレイン間の耐圧を向上し、ＭＯＳＦＥＴの微
細化、高集積化を可能に゛する半導体装置を提供するこ
とにある。

また、本発明の他の目的は、ゲート長を短縮化したＭＯ
ＳＦＥＴのソース・ドレイン間の耐圧を向上し、ＭＯＳ
ＦＥＴの微細化、高集積化を可能にする一方で現況半導
体回路システムへの適用を可能にしてその実用性を高め
ることのできる半導体装置を提供することにある。

さらに、本発明の他の目的は、ＭＯＳＦＥＴのコンダク
タンスを向上しかつ動作の高速化を図ることのできる半
導体装置を提供することＫある。

本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。

〔発明の概要〕

本願忙おいて開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。

すなわち、ＭＯＳＦＥＴのチャネル領域の下側に、基板
と同一導電型でかつ基板よりも高濃度の埋込領域を基板
バルク部の比較的深い位置にまで形成することにより、
チャネル領域下側の特に基板バルク部におけるソース・
ドレイン領域間でのパンチスルーな抑制し、かつ一方で
はソース・ドレイン領域とチャネル領域とのラテラル寄
生バイポーラトランジスタ動作を抑制し、これによりソ
ース・ドレイン領域間の耐圧の高い微細化されたＭＯＳ
ＦＥＴを得ることができる。

また、埋込領域はチャネル領域内忙位置せず、かつソー
ス・ドレイン領域に接触していないので、ＭＯＳＦＥＴ
のコンダクタンスを向上しかつ動作の高速化を達成でき
る。

〔実施例１〕 第１図（４）および（Ｂ）は、夫々、本発明をＮチャネ
ルＭＯＳＦＥＴ（ＮＭＯＳＦＥＴ）Ｋ適用した実施例の
断面図および平面図であり、第１図（２）は第１図（Ｂ
）のＡ−Ａ切断線に沿う断面である。この実施例は、特
にソース・ドレイン領域を一つの不純物の一度の導入で
構成したいわゆるシングルドレイン構造のＭＯＳＦＥＴ
に適用した例である。

第１図（２）および（Ｂ）において、不純物濃度が３×
１０　”ｃｍ−”のＰ型シリコン半導体基板１上に二酸
化シリコン（５ｘＯｔ　）からなるフィールド絶縁膜２
とゲート絶縁膜３を形成している。さらにゲート絶縁膜
３上には多結晶シリコンでゲート長りが０．５μｍのゲ
ート４を形成している。また、ゲート絶縁＠３の下側、
すなわち、基板１の主面にはＮ型不純物としてのリンを
導入したＮ型のソース・ドレイン領域５．５を形成して
いる。なお、リン九代えてヒ素を導入してもよい。この
ソース・ドレイン領域５，５はｌ　Ｘ　１０２０ｃｍ−
”の濃度で基板１との接合深さｘｊを０．１μｍとし、
かつ両者の対向間隔寸法、換言すればチャネル領域６の
長さく実効チャネル長Ｌｅｆｆ）を０．３６μｍとして
いる。

なお、このチャネル領域６は基板１の濃度に比較してイ
オン打込み時のドーズ量に換算して１×１０”ｃｒｎ″
″ｔたけ高濃度となるようにしている。

一方、前記チャネル領域６の下方、つまり基板１のバル
ク部には高濃度のＰ型埋込領域７を形成している。この
Ｐ型埋込領域７は、基板１と同一の導電型であることは
言うまでもないが、その濃度は基板１よりも高いＩ　Ｘ
　１０　”ｃｍ−”としている。

このＰ型埋込領域７は、基板１の水平方向（図示左右方
向）はチャネル領域６内にある。すなわちＰ型領域７の
幅ｄは実効チャネル長Ｌｅｆｆ＝　０．３６μｍと同じ
か、これより狭い。また領域７の上端は基板１表面から
０．２μｍの深さに位置し、また下端は基板１の全深さ
、つまり裏面にまで達している。チャネル領域６下での
断面形状な略方形の領域としている。

さらに、Ｐ型埋込領域７は、Ｐ型チャネルストッパ領域
１２と接する。周知のようにチャネルストッパ領域１２
はフィールド絶縁＠２の下部にフィールド絶縁膜２と略
同−形状で形成される。その濃度は５×１ｏ”ｍ−”で
ある。一方、Ｐ型埋込領域７は、第１図（Ｂ）で斜線を
施して示すように、フィールド絶縁膜２下にも形成され
る。これは、後述するように、フィールド絶縁膜２とゲ
ート４をマスクとして、予め形成されたＰ型高濃度領域
を打ち消して埋込領域７を形成するためのイオン打ち込
みを行うからである。埋込み領域７は、必ずしもチャネ
ルストッパ領域１２に接するように形成する必要はない
。、しかし、本実施例の如く形成した方が、チャネル領
域６、特にその端部での空乏層の伸びな有効に抑えるこ
とができる。

なお、図中、８は層間絶縁膜、９はアルミニウム配線で
あろう この構成によれば、ドレイン電圧ＶＤを増大しても、第
２図に模式的に示すように、ソース・ドレイン領域５の
空乏層１０の伸びが抑制される。

特にドレイン側の空乏層１０ａは、高濃度のＰ型埋込領
域７によって、基板１のバルク部でのチャネル領域６下
方への伸びが抑制されることになる。

このため、Ｐ型埋込領域７がバリアとして作用してバル
ク部でのソース・ドレインの両空乏層１０の接触を抑制
する。これにより、バルク部を通してのソース・ドレイ
ン間のパンチスルーの発生を抑え、その分ソース・ドレ
イン間の耐圧を向上することかできる。このためには、
Ｐ型領域７の上端（表面側端部）は、少なくとも、ドレ
イン領域５にある電圧が印加されたときドレイン領域５
から基板１側に伸びる空乏層と接する程度又はそれ以上
の浅い位置にあるようにされる。ドレイン領域５に印加
される電圧は現状の半導体回路システムにおいては略５
ｖであるが、それ以下の電圧例えば３ｖであってもよい
。また、埋込領域７とチャネルストッパ領域１２とが接
しているので、チャネル領域６の端部でのパンチスルー
の発生ヲ抑・１゜ ′支ることができる。

一方、これと同時に、Ｐ型埋込領域７がチャネル領域６
より下方、換言すればソース・ドレイン領域５の接合深
さｘｊよりも深い部分忙存在すること忙より、ソース・
ドレイン領域５とチャネル領域６との間でのラテラル寄
生バイポーラトランジスタ動作を抑制し、結果的にソー
ス・ドレイ／間耐圧を向上する。

第３図および第４図はその結果としての工。−ｖＤ特性
を示している。ここで工。はドレイン電流、■ｏはドレ
イン電圧（以下同じ）であり、ゲート電圧をいくつかの
値に変化させたときの特性を示している。単にゲート長
を０．５μｍに設定しただけでＰ型埋込領域の存在しな
いＭＯＳＦＥＴの耐圧が第３図のように５Ｖ以下である
のに対し、Ｐ型埋込領域７を備えた本例のものは、第４
図のように、５ｖ以上忙まで向上されている。これＫよ
り、現況の半導体回路システムの５ｖの電源電圧にも対
応でき、微細化したＭＯＳＦＥＴの実用内ツース・ドレ
イ／領域５の接合深さよりも浅い部分ｘは存在せずしか
もソース・ドレイン領域５には直接接触して（・ないの
で、チャネルのコンダクタンスを低下させることもなく
、また接合容量を増加させることもなく動作の高速化を
達成できる。

次に、前記構成のＭＯＳＦＥＴの製造方法の一つを第５
図囚〜■により説明する。なお各部の不純物濃度や寸法
は前述の通りであり、ここでは説明を省略する。

先ず、同図（４）のようにＰ型埋込領域７の濃度と等し
い濃度のＰ型シリコン半導体基板１を用意し、その表面
を選択酸化してフィールド絶縁膜２および基板１より高
濃度のチャネルストッパ領域１２Ａを形成し、続いてゲ
ート絶縁膜３を形成する。

次いで、全面にボロンをイオン打込みし、同図（Ｂ）の
ように、基板１の表面０．１μｍの深さ忙までＰ型のさ
らに高濃度の領域６Ａを形成する。この領域６Ａはイオ
ン打込みドーズ量に換算して１×１０”ｍ″″！だけ基
板１よりも高濃度に設定する。

なお、このイオン打込みは省略することも可能である。

次いで、同図（Ｑのようにゲート絶縁膜３上に多結晶シ
リコンでゲート４を形成した上で数百ＫｅＶ以上のエネ
ルギでリンをイオン打込みする。打込まれたリンはゲー
ト４部分では浅く、その周囲では深（基板１内忙導入さ
れることになり、しかもドーズ量は十分に大きくしてい
るので打込まれた部分（領域）はＰ型の濃度がその分打
消されて低減される。

なお、イオン打込みエネルギを相違させることにより、
この低減領域Ｐ−型領領域形状を図示鎖線のように変化
させることができる。また０、Ｐ−型領域が基板１の裏
面にまで達するようＫするには、基板１の厚さを極めて
薄くする必要がある。

この結果、本例ではゲート４およびフィールド絶縁＠２
下の基板バルク部を除いて低濃度化され、ゲート４下に
相対的に高濃度のＰ型埋込領域７が形成される。したが
って、打込まれた不純物の拡散によって、このＰ型埋込
領域７の図示左右方向の長さは必然的にゲート４の長さ
よりも小さくなる。一方、埋込領域７はチャネルストッ
パ領域１２と接する形で残される。

しかる上で、同図■）のようにひ素なイオン打込みし、
ゲート４をマスクとして利用した自己整合法によって高
濃度のＮ型不純物領域をソース・ドレイン領域５として
形成する。

以下、常法によって層間絶縁膜８、アルミニウム配線９
を形成することＫより、第１図忙示した本例のＭＯＳＦ
ＥＴを完成することができる。

第６図および第７図は前述した実施例の変形例を示して
いる。

これらの変形例は、基板より高濃度の領域すなわち埋込
領域のうちの少なくともチャネル領域６下にある部分が
、本実施例と略同等の効果が得られるような位置に設け
られる。

すなわち、埋込領域７Ａ、７Ｂは、、／−ス・ドレイン
領域５には接しておらず、かつドレイン領域にある所定
の電圧が印加されたときに基板１側に伸びる空乏層と少
なくとも接するようにされる。

また、Ｐ型埋込領域７Ａ、７Ｂのチャネル領域６下の上
端Ａをチャネル領域６内に位置させず（ソース・ドレイ
ン領域５よりも深クシ）、かつ少なくともその上端Ａの
幅をチャネル領域６の左右方向内にのみ位置させる（実
効チャネル長よりもその幅を狭くする）条件を漕だして
いる。この上で、第６図ではその下端部位Ｂは基板１の
裏面忙沿って延設させた構成としている。また、逆忙第
７図では、Ｐａ埋込領域７Ｂの下端Ｃを基板１の裏面〈
まで延長しない構成としている。

これらいずれの例もソース・ドレイン間耐圧の向上やそ
の他の作用効果は前記実施例と同様忙奏することができ
る。

〔実施例２〕 第８図は本発明の他の実施例を示しており、本例はＬ　
Ｄ　Ｄ　（ＬｉｇｈｔｌｙＤｏｐｅｄ　Ｄｒａｉｎ　）
構造のＭＯＳＦＥＴに適用した例である。図中、第１図
と同一部分には同一符号を付している。

この実施例ではＮ型のソース・ドレイン領域５Ａを夫々
高濃度領域５ａと低濃度領域５ｂとでＬＤＤ構造に構成
している。例えばヒ素の高濃度領域５ａは前例と同じｌ
Ｘ１０２０ｃＩｎ″″３の濃度とし、例えばリンの低濃
度領域５ｂはＩ　Ｘ　１０　’　”ｃＷｌ−”のドーズ
量でイオン打込みした濃度としている。なお、低濃度領
域５ｂの長さくスペーサ長）は０．１５μｍである。チ
ャネル領域６、Ｐ型埋込領域７の濃度、形状寸法等は前
例と同じである。図中、１１はＬＤＤ構造を形成する際
に用いたサイドウオールスペーサである。

本例によれば、ＰＷ埋込領域７！／ｃよるソース・ドレ
イン領域５人間の基板バルク部におけるパンチスルーや
チャネル領域６を含めたラテラル寄生バイポーラトラン
ジスタ動作を抑制する作用に加エテ、ＬＤＤ構造による
ドレイン領域端での電界緩和作用が相剰的に行なわれる
ため、ソース・ドレイン間耐圧を前例のものよりも向上
できる。すナワチ、！９図に、：のＭＯＳＦＥＴ（７）
ＩＤ−ｖＤ特性を示すようＫ、ソース・ドレイン間耐圧
を、５ｖを大きく上回る値にまで向上することができる
。

第１０図はこの実施例を更に変形した例を示しており、
図中同一部分には同一符号を付している。

本例ではＰ型埋込領域７Ｃの上端Ａをチャネル領域６の
下縁に接する程度、すなわち高濃度領域５ａの接合深さ
と同程度の基板表面からの深さに配置した点に特徴を有
する。−Ｐ型埋込領域７Ｃの濃度は前述と同じである。

本例によれば、ＰＷ埋込領域７Ｃの上端がチャネル領域
６の直下に位置しているため、基板１のバルク部はもと
よりチャネル部直下でのソース・ドレイン間のパンチス
ルーをも抑止でき、かつチャネル領域６に近接される分
だけラテラル寄生ノくイボーラトランジスタ動作の抑止
効果を向上できる。この効果と前述したＬＤＤ構造の効
果と相俟ってソース・ドレイン間耐圧を更に向上できる
。

本例のＭＯＳＦＥＴのＩｐ−Ｖ、％性はｇＩＩ図の通り
であり、耐圧が更に向上されていることは明らかである
。

〔効果〕

（１）ＭＯＳＦ′ＥＴのチャネル領域の下側に基板バル
ク部の比較的深い位置にまで基板よりも高濃度の埋込領
域を形成しているので、基板バルク部におけるソース・
ドレイン領域の各空乏層の伸びを抑えバルク部における
ソース・ドレイン間のパンチスルーを抑制し、ソース・
ドレイン間耐圧を向上できる。

（２）前記埋込領域忙よってソース・ドレイン領域とチ
ャネル領域との２チラル寄生バイポ一ラトランジスタ動
作を抑制でき、ソース・ドレイン間耐圧を向上できる。

（３）　　ソース・ドレイン領域をＬＤＤ構造とするこ
と釦より、埋込領域による前記（１）　、　（２１の効
果と、ＬＤＤ構造による電界緩和効果とが相俟ってソー
ス・ドレイン耐圧を一層向上することができる。

（４）埋込領域の上端をチャネル領域の直下に位置させ
ること忙より、チャネル領域直下でのパンチスルーをも
抑制できかつラテラル寄生バイポーラトランジスタ動作
の抑制効果も大きくなり、ソース・ドレイン間耐圧を更
に向上することができる。

（５）埋込領域はソース・ドレイン領域忙接触せずまた
これに近接位置することもないので接合容量を増大させ
ることはなく、ＭＯＳＦＥＴの動作の高速化を図ること
ができる。

（６）埋込領域はチャネル領域内に位置していないので
、チャネルのコンダクタンスを低下させることはない。

（７）　　ゲート長を短縮しても十分なソース・ドレイ
ン耐圧を得ることができるので、半導体装置の微細化、
高集積化が達成できると共Ｋ、現況半導体回路システム
への適用が可能となる。

以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。

たとえば、埋込領域はチャネル領域の下側でかつその上
端部がソース・ドレイン領域に近接されなければ、基板
水平方向の寸法は前記各実施例のものよりも小さくても
又大きくてもよい。但し、なるべくはソース・ドレイン
領域の下側には位置しないように構成することが好まし
い０また・埋込領域の濃度は適宜変更できる。

〔利用分野〕

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＮチャネル型ＭＯＳ
ＦＥＴに適用した場合について説明したが、それに限定
されるものではなく、たとえば二重ドレイン構造のＭＯ
ＳＦＥＴ、更にはＰチャネル型ＭＯＳＦＥＴＫも適用す
ることができる。

【図面の簡単な説明】

第１回国および（刊は、夫々、本発明の一実施例の断面
図および平面図、 第２図は作用を説明するための模式的断面図、第３図は
従来構造の特性図、 第４図は本実施例の特性図、 第５図（Ａ）〜（Ｄ）は製造工程を説明するための断面
図、 第６図および第７図は夫々異なる本実施例の変第９図は
その特性図、 第１０図はこの実施例の変形例の断面図、第１１図はそ
の特性図である。 １・・・Ｐ型シリコン基板、２・・・フィールド絶縁膜
、３・・・ゲート絶縁膜、４・・・ゲート、５，５Ａ・
・・Ｎ型ソース・ドレイン領域、５ａ・・・高濃度領域
、５ｂ・・・低濃度領域、６・・・チャネル領域、７，
７Ａ〜７Ｃ・・・Ｐ型埋込領域、８・・・層間絶縁膜、
９・・・アルミニウム配線。 第　　５　　図 第　　８　　図 第　　９　　図 第１０図 第１１図

Claims (1)

1. 【特許請求の範囲】 １、ＭＯＳ型電界効果トランジスタのチャネル領域の下
   側に、基板と同一の導電型でかつ基板よりも高濃度の埋
   込領域を基板バルク部の比較的深い位置にまで形成した
   ことを特徴とする半導体装置。 ２、埋込領域は少なくともその上端部位が基板水平方向
   においてチャネル領域内にのみ位置してなる特許請求の
   範囲第１項記載の半導体装置。 ３、埋込領域の上端はチャネル領域の下端に極めて近接
   し或いは所要の間隔をおいて位置してなる特許請求の範
   囲第１項又は第２項記載の半導体装置。 ４、埋込領域の下端は基板の裏面にまで達し或いは裏面
   に極めて近い位置まで形成してなる特許請求の範囲第１
   項ないし第３項のいずれかに記載の半導体装置。 ５、埋込領域はソース・ドレイン領域に近接ないし接触
   することがない特許請求の範囲第１項ないし第４項のい
   ずれかに記載の半導体装置。 ６、ソース・ドレイン領域はシングルドレイン構造であ
   る特許請求の範囲第１項ないし第５項のいずれかに記載
   の半導体装置。 ７、ソース・ドレイン領域はＬＤＤ構造である特許請求
   の範囲第１項ないし第５項のいずれかに記載の半導体装
   置。