JPS60182171A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS60182171A
JPS60182171A JP59036252A JP3625284A JPS60182171A JP S60182171 A JPS60182171 A JP S60182171A JP 59036252 A JP59036252 A JP 59036252A JP 3625284 A JP3625284 A JP 3625284A JP S60182171 A JPS60182171 A JP S60182171A
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mask layer
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） この発明はＭＩＳ型電界効果半導体装置（以下ＭＩＳ　
トランジスタと称することもある）の製造方法に関し、
詳しくはドレイン側にのみ低濃度拡散層をもった自己整
合型のＭＩＳ型電界効果半導体装置の製造方法に関する
ものである。
（技術的背景） ＭＩＳ　トランジスタは縮小側とよばれる法則に従って
素子の寸法を縮小することにより、素子の特性の改善及
び集積密度の改善を行ってきた。ところがＴＴＬ　（）
ランジスタ・トランジスタ・ロノック）と互換性を維持
する事や、ノイズに対するマーノンを確保する事の必要
性から、電源電圧は従来よｐ５ｖ程度と一定であり縮小
されていない。
との結果ＭＩＳ　）ランソスタのダート長が約１μｍ程
度となると素子の内部にきわめて大きな電界が発生し、
素子の性能に悪影響を力えることになる。
これを防ぐため、１９８２年の［ＤＭにおいて、第１図
に示すよりなＬＤＤ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　
Ｄｒａｉｎ）構造が提案されている（　ＩＥＤＭ　８２
　、　ＰＰ　７１８〜７２１゜Ａ　ＨＡＬＦ　ＭＩＣＲ
ＯＮ　ＭＯＳＦＥＴ　ＵＳＩＮＧ　ＤＯＵＢＬＥ　ＩＭ
ＰＬＡＮＴＬＤＤ　）。第１図は断面図として示してお
り、１はＰ型ソリコン基板、２はＮ型の濃い拡散層、３
はケ゛−ト電極、４はケ゛−ト酸化膜、５は通常サイド
ウオールと呼ばれる絶縁層、６は低濃度Ｎ型拡散層であ
る。
第１図で明らかなように、ケ゛−ト電極３の両脇（（低
濃度Ｎ型拡散層６を設ける事により、高濃度Ｎ型拡散層
２とＰ型基板１間のチャンネル方向の電界を緩和してい
る。また第１図の構造はケゞ−ト電極３を形成後、ケ゛
−ト電極３をマスクとして、低濃度Ｎ型拡散層６をイオ
ン打込法で形成し、その後全面にＣ、Ｖ、Ｄ法（ケミカ
ル・ベー・Ｌ・ディ醪ノション；化学気相成長）で形成
した絶縁膜５（一般には酸化膜）をＲ，１，Ｅ　（リア
クティブ・イオン・エツチング）とよばれる異方性エツ
チングによりエツチングを行い、ケ８−ト電極３の両脇
にサイドウオール５を形成し、Ｎ型の高濃度拡散層２の
形成のためのマスクとしている。つまり、ダート電極と
自己整合的にＬＤＤ構造が得られるという長所をもって
いる。
ところが、低濃度Ｎ型層６を両側にもつため、素子内部
に大きな抵抗をもつことになる。このだめ素子の特性、
特にＩｎ（相互コンダクタンス）は通常の構造でつくら
れたＭＩＳ　）ランノスタと比較すると劣ることになる
。
ＭＩＳ　）ランノスタの拡散層２は一般に片側はキャリ
ヤの供給源ソースとよばれ、片側はキャリヤの送出口ド
レインと呼ばれるが、内部の高電界が問題に々るのはド
レインの方である。そこでドレイン側にのみ低濃度拡散
層を形成しようとすると、従来方法の長所であるケ゛−
ト電極との自己整合性が失われることになる。
（発明の目的） この発明の目的は上記従来技術の問題点を解決すること
にある。即ち、ドレイン側にのみ低濃度拡散層を有し、
且つケ゛−１・電極との自己整合性を有するＭＩＳ型電
界効果半導体装置の製造方法を提供することにある。
（発明の概要） この発明の要点は段差部の側壁にのみ所望の物質層を形
成するサイドウオール形成技術をケ゛−ト電極の形成時
にも使用し、さらにゲート電極の段差部に高濃度拡散層
形成のマスクとなる絶縁層をサイドウオール技術によっ
て形成するという二重のサイドウオール形成によってド
レイン側にのみ低濃度拡散層を持ったＭＩＳ　）ランジ
スタをケ゛−ト電極と自己整合的に形成できることであ
る。
（実施例） 第２図（、）〜（ｄ）は第１の実施例の工程説明図であ
シ、本発明のＭＩＳ型電界効果半導体装置の製造方法を
示す。この第２図（、）〜（ｄ）において第１図と同一
部分には同一符号を付して述べる。
まず、第２図（ａ）に示すようにＰ型シリコン基板１上
にダート絶縁膜として酸化膜４をたとえば２００Ｘ成長
させた後に全面に低濃度Ｎ型拡散層形成時のマスクとな
るマスク層７を形成する。このマスク層は材質を問わな
いが、ここでは例としてシリコン窒化膜をＣＶＤ法によ
り７０００Ｘ堆積させることとする。
次に第２図（ｂ）に示すごとく、マスク層７の所望する
領域（ケ゛−ト電極形成予定位置にその端部が　。
位置する領域）を除去し、ケ゛−ト電極層３を好ましく
けＣＶＤ法によシ、全面に形成する。例えばここでは厚
み７０００Ｘのポリシリコンをダート電極層としてＣＶ
Ｄ法で形成する。
続いて異方性エツチング、例えばＲＩＫを使用してポリ
シリコンを除去すれば、第２図（ｃ）に示すようにマス
ク層７の段差部の側壁にのみケ３−ト電極層３、ここで
はポリシリコンが残ることになる。
ここで全面に低濃度Ｎ型拡散層形成のためのイオン注入
を行うと、第２図（Ｃ）に同じく示されているように、
マスク層７とダート電極層３のない部にのみ低濃度Ｎ型
拡散層６が形成される。ここで低濃度とは１０１６〜１
０１９ｉ５のイオン注入によるものを指し、本実施例で
は１．０Ｘ１０Ｑｎ　のイオン注入を行なった。次いで
サイドウオール形成層５を全面に堆積する。ここではＣ
ＶＤ　５Ｉ０２３０００　Ａ　を使用するがマスク層７
を除去するときに、影響をうけずにダート側壁に残るよ
うな材質の物ならば何でもよい。さらにサイドウオール
形成層５をＲＩＥによシエッチングするとケ゛−ト電極
３の段差部の側壁にのみサイドウオール５が形成される
。この後マスク層７を、ここでは窒化シリコン膜を通常
のプラズマエツチングにより除去し、最後に残されたり
゛−ト電極、７と、サイドウオール５とをマスクとして
イオン注入を行えば高濃度Ｎ型拡散層２を得ることがで
きる。ここで高濃度とは１０ｃｒｎ以上のイオン注入に
よるものを指し、本実施例では１．、ＯＸ］Ｏｃｒｎ　
のイオン注入を行なった。
以上説明したように、第１の実施し１］では、マスク層
７の選択的除去のときの１回のマスク合わせのみで１１
７４７部にのみ低濃度Ｎ型拡散層６を持ったＭＩＳ型電
界効果トランジスタをケ゛−ト電極と自己整合的に形成
することが可能である。また第３図は高濃度Ｎ型拡散層
形成後の平面図であり、８は素子領域と分離領域の境界
線で、８の内部が実際の素子領域である。第３図のよう
に使えば等測的にケゞ−トのｌ］が２倍になったトラン
ジスタとして動作する。必要があれば第３図のａ及びａ
′の部分を分断し、２つのトランジスタとして動作させ
ることもできる。その場合にはマスク合わせを最後に１
回施し、選択的にａ及びａ′の領域を除去すればよい。
第１の実施例では１つの素子領域上にトランジスタを形
成したが間に分離領域をはさんだ、２つの素子領域にわ
たってトランジスタを作成することも可能である。第２
の実施例として０ＭＯ８構造のインバータを例に取シ、
以下に説明する。
第４図（ａ）は高濃度拡散層形成後の平面図であシ、ま
た（ｂ）はＡ−Ａ’間の断面図である。９はＰ型基板上
に形成されたＮウェルでその内部につくられたＭＩＳ）
ランノスタはＰチャネルＭＩＳ　）ランノスタとなる。
第４図（ａ）　、　（ｂ）かられかるようにマスク層２
を選択除去するときに間に素子分離領域１２をはさんだ
２つの素子領域にわたるようにマスク層７を除去すれば
２つの素子領域に同一人カケ゛−トをもつトランジスタ
が形成される。１０は高濃度Ｐ型拡散層、１１は低濃度
Ｐ型拡散層である。Ｐチャネルのソースに電源電圧を、
Ｎチャネルのソースにグラウンド電位を、両トランジス
タのドレインから出力を取るように配線を行えば０ＭＯ
８構造のインバータができる。ＮウェルとＰ型の拡散層
を形成する工程を加えるだけで上記インバータの形成が
可能であり、その他の工程は全て第１の実施例と同一で
ある。こうして形成されたトランジスタもゲート電極に
対し自己整合的にドレイン部にのみ低濃度拡散層を形成
でき、トランジスタ内部に寄生する抵抗は小さく、ドレ
イン部に発生する電界は緩和させることができる。
（発明の効果） 以上のように、この発明の半導体装置の製造方法によれ
ば、ドレイン部にのみ低濃度拡散層をもつＭＩＳ型トラ
ンソスタをダート電極と自己整合的に形成することが可
能で、縮小されたＭＩＳ型トランジスタの内部に発生す
る高電界は緩和され、しかもソース部分に寄生する抵抗
がないという高性能なＭＩＳ型トランノスタを実現する
ことができる。
またケ゛−ト電極と自己整合的に低濃度、高濃度の両波
散層を形成することが可能なので、微小な寸法をマスク
合わせなしに精度よく形成でき、高集積化、高歩留りを
実現できる。
【図面の簡単な説明】
第１図は従来のＬＤＤ構造のＭＩＳ）ランノスタの断面
図、第２図（、）〜（ｄ）は本発明の第１の実施例の説
明図、第３図は第１の実施例の平面図、第４図（、）　
、　（ｂ）は本発明の第２の実施例の説明図である。 １・・・Ｐ型シリコン基板、２・・Ｎ型高濃度拡散層、
３・・・ダート電極、４・・・絶縁層、５・・・サイド
ウオール、６・・・Ｎ型低濃度拡散層、７・・・マスク
層、８・・・素子領域、９・・・Ｎ、ウェル、１０・・
Ｐ型高濃度拡散層、１１・・・Ｐ型低濃度拡散層、Ｉ２
・・分離領域（分離酸化膜）。 特許出願人　沖電気工業株式会社 １　事件の表示 昭和５９年　特　許　願第　３６２５２号２　発明の名
称 半導体装置の製造方法 ３　補正をする者 事件との関係　特　許　出　願　人 件　所（〒１０５）　東京都港区虎ノ門１丁目７番１２
号６　補正の内容 （１）明細書第４頁第２行にｒｇ、Ｊとあるのをｒｇｍ
−１と補正する。 （２）同書第６頁第１２行および第７頁第６行に「のイ
オン注入によるものを」とあるのを「の濃度を」と補正
する。 （３）同書ｖ４４頁第１行および第７頁第７行に「のイ
オン注入を」とあるのを「の濃度となるようにイオン注
入を」と補正する。

Claims (1)

  1. 【特許請求の範囲】 絶縁層が形成された第１導電型の半導体基板上に、ケ゛
    −ト電極形成予定領域にその端部が位置するようにマス
    ク層を選択的に形成する工程と、その後前記基板上に、
    前記マスク層の端部のみに電極層を選択的に形成する工
    程と、 前記マスク層と電極層とをマスクとして、前記基板に低
    濃度の第２導電型の不純物を注入する工程と、 前記電極層の端部にサイドウオールを形成後、前記マス
    ク層を除去する工程と、 その後前記電極層とサイドウオールとヲマスクとして、
    前記基板に高濃度の第２導電型の不純物を注入する工程
    とを含む半導体装置の製造方法。
JP59036252A 1984-02-29 1984-02-29 半導体装置の製造方法 Granted JPS60182171A (ja)

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