DE10260234A1 - Verfahren zur Herstellung einer sublithographischen Gatestruktur für Feldeffekttransistoren, eines zugehörigen Feldeffekttransistors, eines zugehörigen Inverters sowie zugehörige Inverterstruktur - Google Patents

Verfahren zur Herstellung einer sublithographischen Gatestruktur für Feldeffekttransistoren, eines zugehörigen Feldeffekttransistors, eines zugehörigen Inverters sowie zugehörige Inverterstruktur Download PDF

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Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer sublithographischen Gatestruktur, eines zugehörigen Feldeffekttransistors und eines zugehörigen Inverters sowie einer zughörigen Inverterstruktur, wobei an den Seitenwänden einer lithographischen strukturierten Maske (M0, 2) durch konformales Ausbilden einer Gate-Isolationsschicht (3) und einer Gateschicht mit nachfolgend durchgeführtem anisotropem Ätzen eine sublithographische Gatestruktur (SG) mit geringen Schwankungen der kritischen Abmessungen unmittelbar hergestellt werden kann.

Description

  • Verfahren zur Herstellung einer sublithographischen Gatestruktur für Feldeffekttransistoren, eines zugehörigen Feldeffekttransistors, eines zugehörigen Inverters sowie zu gehörige Inverterstruktur
  • Die vorliegende Erfindung bezieht sich auf ein Verfahren zur Herstellung einer sublithographischen Gatestruktur, eines zugehörigen Feldeffekttransistors und eines zugehörigen Inverters sowie auf eine Inverterstruktur und insbesondere auf ein Verfahren zur Herstellung von sublithographischen Metall-Gates mit einer Gatelänge in einem Bereich unterhalb von 100 nm.
  • Bei der Entwicklung von geeigneten Lithographieverfahren zur Herstellung sehr feiner Strukturen in einem Sub-100nm-Bereich ergeben sich außerordentlich große Probleme, die insbesondere aus der sogenannten Resistchemie, der Maskenherstellung und der Komplexität des Lithographiesystems resultieren.
  • Bei der Weiterentwicklung der optischen Lithographie zur Herstellung von sehr feinen Strukturen im Bereich kleiner 100 nm wurde die sogenannte 157nm-Lithographie erreicht. Diese Lithographieverfahren benötigen hierbei neuartige Resistmaterialien, wobei trotz intensivster Bemühungen bisher kein Resist gefunden wurde, der vollständig die technischen Anforderungen hinsichtlich derartig kleiner Strukturen erfüllt. Darüber hinaus sind neben diesen neuen Materialien auch neue Verfahren zur Maskenherstellung notwendig, wobei deren Entwicklung wiederum sehr kostenintensiv ist. Es ergeben sich daher sehr kostenintensive und schwer handhabbare Lithographiesysteme.
  • Als Alternative zu derartigen herkömmlichen optischen Lithographieverfahren wurden daher sogenannte sublithographische Verfahren eingeführt. Bei diesen Verfahren wird z.B. mit einem herkömmlichen Fotoresist eine Struktur auf einer Hilfs schicht abgebildet, diese Hilfsschicht anisotrop geätzt, die Resistmaske entfernt, und anschließend wird mittels eines isotropen Ätzverfahrens die Hilfsschicht von allen Seiten nochmals geätzt und damit verkleinert. Auf diese Weise erhält man sublithographische Maskenstrukturen, die mit üblichen Ätzverfahren zur Ausbildung von beispielsweise sublithographischen Gatestrukturen in eine Gateschicht übertragen werden.
  • In gleicher Weise können derartige sublithographische Maskenstrukturen auch mittels dem sogenannten Spacerverfahren ausgebildet werden, wobei üblicherweise mittels optischer Lithographie zunächst eine erste Maske mit im Wesentlichen senkrechten Seitenwänden ausgebildet und strukturiert wird. Anschließend wird eine sehr dünne weitere Maskenschicht ganzflächig an der Oberfläche der ersten Maske bis zu einer vorbestimmten Dicke abgeschieden. Mittels eines anisotropen Ätzverfahrens werden anschließend die horizontalen Schichtbereiche der weiteren Maskenschicht entfernt, so dass nur noch eine sublithographische Maske an der Seitenwand der ersten Maske übrig bleibt. Abschließend wird die erste Maske entfernt und die allein stehende sublithographische Maske mit ihrer vorbestimmten Dicke bzw. Gatelänge in die darunter liegende Gateschicht zur Ausbildung einer sublithographischen Gatestruktur übertragen.
  • Nachteilig bei derartigen herkömmlichen Verfahren sind jedoch die unerwünschten Schwankungen der kritischen Abmessungen in der auf diese Weise ausgebildeten sublithographischen Gatestruktur, die im Wesentlichen aus verwendeten Resistmaterialien, der Resistchemie und den verwendeten Ätzprozessen herrühren.
  • Mit der fortschreitenden Integrationsdichte werden jedoch zunehmend Halbleiterstrukturen mit beispielsweise einer Gatelänge von kleiner 100 nm (z.B. 25 nm) gefordert und realisiert, wobei die Schwankungen der Gatelänge einen wesentli chen Einfluss auf die elektrischen Eigenschaften eines Halbleiterbauelements ausüben. Ferner besteht in zunehmendem Maße die Notwendigkeit, derartige sublithographische „Kurzkanal"-Gatestrukturen in einen herkömmlichen Standardprozess zur Herstellung von lithographisch ausgebildeten „Langkanal"-Gatestrukturen zu integrieren, um beispielsweise eine Integration von Analogschaltungen und digitalen Logikschaltungen auf einem Halbleiterbaustein zu ermöglichen.
    •
  • Der Erfindung liegt daher die Aufgabe zu Grunde, ein Verfahren zur Herstellung einer sublithographischen Gatestruktur, eines zugehörigen Feldeffekttransistors und eines zugehörigen Inverters sowie eine Inverterstruktur zu schaffen, wobei Schwankungen der kritischen Abmessungen und insbesondere der Gatelänge verringert werden sowie eine Kombination mit herkömmlichen Verfahren zur Herstellung von lithographischen Gatestrukturen auf einfache Weise ermöglicht wird.
  • Erfindungsgemäß wird diese Aufgabe hinsichtlich der Herstellungsverfahren durch die Maßnahmen der Patentansprüche 1, 15 und 16 und hinsichtlich der Inverterstruktur durch die Merkmale des Patentanspruchs 17 gelöst.
  • Insbesondere durch das Ausbilden einer lithographisch strukturierten Maske mit im Wesentlichen senkrechten Seitenwänden an der Oberfläche eines Halbleitersubstrats, dem nachfolgenden konformalen Ausbilden einer Gate-Isolationsschicht zumindest an der Oberfläche des Halbleitersubstrats und dem nachfolgenden konformalen Ausbilden einer Gateschicht zumindest an der Oberfläche der Gate-Isolationsschicht und den Seitenwänden der Maske, kann nach einem abschließenden Durchführen eines anisotropen Ätzverfahrens und dem Entfernen der Maske eine sublithographische Gatestruktur mit geringen Schwankungen der kritischen Abmessungen und ohne zusätzlichen Übertragungsschritt unmittelbar aus einer Gateschicht hergestellt werden, wodurch sich eine verbesserte Kombination mit herkömmlichen Verfahren zur Herstellung von lithographischen Ga testrukturen ergibt. Sublithographische Gatestrukturen, wie sie insbesondere in Logikschaltungen Verwendung finden, können somit auf besonders einfache Weise in einem gleichen Herstellungsverfahren mit herkömmlichen lithographisch ausgebildeten Gatestrukturen, wie sie vorzugsweise in Analogschaltungen Verwendung finden, ausgebildet werden.
  • Insbesondere bei Verwendung eines metallischen Materials für die Gateschicht können erstmals sublithographische Metall-Gatestrukturen unmittelbar ausgebildet werden, wodurch sich die elektrischen Eigenschaften der Feldeffekttransistoren wesentlich verbessern lassen.
  • Vorzugsweise besitzt die Gateschicht eine Mehrfachschichtenfolge mit einer unmittelbar auf der Gate-Isolationsschicht ausgebildeten Anpassungs-Gateschicht zum Anpassen einer Austrittsarbeit der verwendeten Gateschicht an das jeweilige Halbleitermaterial und einer darauf ausgebildeten vorzugsweise metallischen und somit niederohmigen Gateschicht.
  • Als Gate-Isolationsschicht wird vorzugsweise ein Oxid, ein Oxinitrid und/oder ein Dielektrikum mit relativ hoher Dielektrizitätskonstante verwendet, wobei insbesondere bei dielektrischen Materialien mit hoher relativer Dielektrizitätskonstante eine ausreichend hohe Dicke der Gate-Isolationsschicht bei ausreichend großem Kopplungsfaktor realisiert werden kann. Auf diese Weise lassen sich die Leckstromeigenschaften wesentlich verbessern.
  • Insbesondere zur Herstellung eines integrierten Feldeffekttransistor-Inverters mit sublithographischen Gatestrukturen werden demzufolge eine Vielzahl von Feldeffekttransistoren von einem ersten Leitungstyp in einem ersten Wannen-Dotiergebiet und eine Vielzahl von Feldeffekttransistoren vom zweiten Leitungstyp in einem zweiten Wannen-Dotiergebiet vom zweiten Leitungstyp im Halbleitersubstrat ausgebildet, wobei die lithographisch strukturierte Maske im Wesentlichen recht eckförmig derart auf dem Halbleitersubstrat ausgebildet wird, dass ein erster Teilabschnitt auf dem ersten Wannen-Dotiergebiet und ein zweiter Teilabschnitt auf dem zweiten Wannen-Dotiergebiet ausgebildet ist. Ein am Übergang vom ersten zum zweiten Wannen-Dotiergebiet ausgebildeter gemeinsamer Gatekontakt-Auflagebereich verbindet hierbei gegenüberliegende Teilabschnitte der sublithographischen Gatestruktur miteinander, wobei die Sourcekontakte nur außerhalb und die Drainkontakte nur innerhalb der rechteckförmigen sublithographischen Gatestruktur liegen. Auf diese Weise kann mit minimalem Aufwand eine sehr leistungsfähige Inverterstruktur realisiert werden, die minimale Abmessungen aufweist.
  • In den weiteren Ansprüchen sind weitere vorteilhafte Ausgestaltungen der Erfindung gekennzeichnet.
    •
  • Die Erfindung wird nachfolgend anhand von Ausführungsbeispielen unter Bezugnahme auf die Zeichnung näher beschrieben.
  • Es zeigen:
  • 1A und 1B vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer lithographisch strukturierten Maske;
  • 2 eine vergrößerte Schnittansicht einer lithographisch strukturierten Negativmaske;
  • 3 eine vergrößerte Schnittansicht einer lithographisch strukturierten Positivmaske;
  • 4A bis 4C vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer sublithographischen Gatestruktur;
  • 4D eine vereinfachte Draufsicht zur Veranschaulichung eines wesentlichen Verfahrensschritts bei der Teilung der sublithographischen Gatestruktur;
  • 4E bis 4G vereinfachte Schnittansichten wesentlicher Verfahrensschritte bei der Herstellung eines Feldeffekttransistors mit sublithographischen Gatestrukturen;
  • 5A und 5B vereinfachte Draufsichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung von Gatekontakt-Auflagebereichen gemäß einem ersten Ausführungsbeispiel;
  • 6A und 6B eine vereinfachte Schnittansicht und eine vereinfachte Draufsicht zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung von Gatekontakt-Auflagebereichen gemäß einem zweiten Ausführungsbeispiel;
  • 7A bis 7C vereinfachte Draufsichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung eines Feldeffekt-Inverters; und
  • 8 ein vereinfachtes Ersatzschaltbild des in 7 dargestellten Feldeffekt-Inverters.
  • 1A und 1B zeigen vereinfachte Schnittansichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer lithographisch strukturierten Maske, wie sie beispielsweise für die sublithographischen Gatestrukturen gemäß der vorliegenden Erfindung benötigt werden.
  • Gemäß 1A wird unter Verwendung eines Standardverfahrens zunächst ein Halbleitersubstrat 1 in entsprechender Weise vorbereitet, wobei beispielsweise eine Grabenisolierung und insbesondere eine flache Grabenisolierung (STI, Shallow Trench Isolation), eine Grunddotierung des Halbleitersubstrats 1 sowie eine Vielzahl von Wannen-Dotiergebieten im Halbleitersubstrat 1 ausgebildet werden können. Vorzugsweise wird als Halbleitersubstrat 1 monokristallines Silizium verwendet, wobei selbstverständlich auch alternative Materialien wie z.B. III-V-Halbleiter, SOI-Substrate usw. als Halbleitersubstrate verwendet werden können. Eine Dotierung kann beispielsweise mittels Ionenimplantation oder durch Diffusion aus der Gasphase oder einem festen Material erfolgen.
  • Anschließend wird an der Oberfläche des Halbleitersubstrats 1 eine nachfolgend als lithographische Gate-Isolationsschicht 2 bezeichnete Schicht für später auszubildende lithographische Gatestrukturen LG ausgebildet, wobei beispielsweise Siliziumdioxid, Oxinitrid aber auch sogenannte High-k-Materialien, d.h. Dielektrika mit hoher relativer Dielektrizitätskonstante, abgeschieden oder thermisch ausgebildet werden. Zum Ausbilden der lithographischen Gatestrukturen LG an der Oberfläche der lithographischen Gate-Isolationsschicht 2 wird beispielsweise eine lithographische Gateschicht wie z.B. Polysilizium oder SiGe ganzflächig abgeschieden und mittels herkömmlicher Verfahren fotolithographisch strukturiert. Auf diese Weise erhält man unter Verwendung von üblichen Resistmaterialien fotolithographisch hergestellte Gatestapel (Gate Stacks) bzw. Gatestrukturen LG mit einer mittleren bis großen Gatelänge, wie sie insbesondere in analogen Schaltungen verwendet werden.
  • Abschließend wird eine Maskenschicht M0 auf der lithographischen Gate-Isolationsschicht 2 und den lithographischen Gatestrukturen LG ganzflächig ausgebildet und ein Planarisieren zum Freilegen der lithographischen Gatestrukturen LG durchgeführt, wodurch man die in 1A dargestellte Schnittansicht erhält.
  • Ausgehend von dieser klassischen Schichtenfolge, wie sie in einer Vielzahl von Standardverfahren erzeugt wird, können nunmehr die sublithographischen Gatestrukturen realisiert werden.
  • Gemäß 1B wird hierbei unter Verwendung eines zusätzlichen fotolithographischen Verfahrens eine weitere (nicht dargestellte) Resistmaske ausgebildet und ein bestimmter Teilbereich belichtet, wodurch zumindest an einer lithographischen Gatestruktur LG ein Fotore ist gestrippt werden kann und eine dadurch freiliegende lithographische Gatestruktur mittels herkömmlicher Ätzverfahren entfernt wird. In gleicher Weise wird an dieser Stelle auch die lithographische Gate-Isolationsschicht 2 entfernt, wodurch man die in 1B dargestellte Öffnung 0 bzw. lithographisch strukturierte Negativmaske erhält.
  • Somit können auf besonders einfache Art und Weise Gatestrukturen mit mittlerer sowie großer Gatelänge, aber auch sublithographische Gatestrukturen in einem Herstellungsverfahren hergestellt werden.
  • Nachfolgend wird lediglich der Bereich der Öffnung 0 zum Ausbilden der sublithographischen Gatestrukturen dargestellt, wobei gemäß 2 eine der 1B entsprechende vergrößerte Ansicht einer lithographisch strukturierten Negativmaske M0 dargestellt ist und die übrigen Bezugszeichen gleiche Elemente bzw. Schichten bezeichnen, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • In gleicher Weise kann die lithographisch strukturierte Maske jedoch auch die in 3 dargestellte Positivmaske M0-I darstellen. Die Verwendung einer Positivmaske oder einer Negativmaske hängt hierbei im Wesentlichen vom zur Verfügung stehenden Standardprozess ab. Wiederum bezeichnen gleiche Bezugszeichen gleiche oder entsprechende Elemente, weshalb wiederum auf eine detaillierte Beschreibung nachfolgend verzichtet wird.
  • 4A bis 4D zeigen vereinfachte Schnittansichten bzw. eine vereinfachte Draufsicht zur Veranschaulichung wesentli cher Verfahrensschritte bei der Herstellung einer sublithographischen Gatestruktur für Feldeffekttransistoren, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente wie in 1 bis 3 bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 4A wird auf die beispielsweise aus BPSG (Borphosphorsilikatglas) oder einem abgeschiedenen Oxid bestehende lithographisch strukturierte Negativmaske M0 zumindest an der Oberfläche des Halbleitersubstrats 1 eine (sublithographisch zu strukturierende) Gate-Isolationsschicht 3 konformal, d.h. mit gleicher Dicke ausgehend von ihrer Bezugsoberfläche, ausgebildet. Beispielsweise wird hierbei ein Gatedielektrikum wie Siliziumoxid, Oxinitrid und/oder ein Dielektrikum mit hoher relativer Dielektrizitätskonstante (high-k Material) ganzflächig abgeschieden. Neben einem herkömmlichen Abscheidevorgang kann jedoch auch ein thermisches Oxid an den offenen Stellen des Halbleitersubstrats 1 ausgebildet werden, wobei lediglich an diesen Stellen die Gate-Isolationsschicht 3 ausgebildet wird.
  • Vorzugsweise erfolgt jedoch ein ganzflächiges Abscheiden insbesondere von sogenannten High-k-Materialien, d.h. Dielektrika mit hoher relativer Dielektrizitätskonstante. Derartige Dielektrika sind beispielsweise HfO2, HfSiON, usw. Im Gegensatz zu herkömmlichem Siliziumdioxid können derartige Materialien bei gleichen oder verbesserten Gate-Koppeleigenschaften, d.h. verringerte Steuerspannungen, wesentlich höhere Dicken aufweisen, weshalb insbesondere Leckströme wesentlich verringert werden können.
  • Anschließend wird eine Gateschicht 4 zumindest an der Oberfläche der Gate-Isolationsschicht 3 und für den Fall, dass die Gate-Isolationsschicht lediglich an der Oberfläche des Halbleitersubstrats ausgebildet ist, an den Seitenwänden der Maske M0 konformal, d.h. mit im Wesentlichen gleicher Dicke, ausgebildet. Beispielsweise erfolgt hierbei ein konformaler Abscheidevorgang mittels eines Sputter- bzw. PVD-Verfahrens (Physical Vapor Deposition), eines CVD-Verfahrens (Chemical Vapor Deposition) eines ALD-Verfahrens (Atomic Layer Deposition) und/oder ALCVD-Verfahrens (Atomic Layer Chemical Vapor Deposition).
  • Da die Gateschicht 4 nach ihrer Strukturierung lediglich eine sehr geringe Breite bzw. Dicke aufweist, werden neben hochdotiertem polykristallinem Halbleitermaterial vorzugsweise metallische Materialien als Gateschicht 4 verwendet, wie z.B. TaN, Ru, RuO, Pt usw. Derartige metallische Materialien weisen eine ausreichend hohe Leitfähigkeit auf, weshalb sie auch nach einer sublithographischen Strukturierung eine ausreichende Ansteuerung eines Feldeffekttransistors ermöglichen.
  • Das metallische Material wird hierbei in Abhängigkeit von der gewünschten Austrittsarbeit bzw. in Abhängigkeit von der Dotierung des jeweiligen Halbleitermaterials ausgewählt. Die Dicke der metallischen Gateschicht hängt ferner von einer Vielzahl von Parametern wie beispielsweise einer gewünschten Gatelänge, einer gewünschten endgültigen Dicke sowie von einer Konformalität des Metall-Abscheidevorgangs ab. Im Wesentlichen wird jedoch durch ihre Dicke eine Gatelänge der sublithographischen Gatestruktur festgelegt.
  • In gleicher Weise können auch Mehrfachschichtenfolgen als Gateschicht 4 mittels unterschiedlicher Abscheideverfahren ausgebildet werden, wobei insbesondere eine nicht dargestellte Anpassungs-Gateschicht unmittelbar an der Oberfläche der Gate-Isolationsschicht 3 zum Anpassen einer Austrittsarbeit ausgebildet wird und darüber eine möglichst niederohmige Gateschicht abgeschieden wird.
  • Grundsätzlich sei hierbei darauf hingewiesen, dass zur Anpassung der Austrittsarbeiten bzw. zum Festlegen von jeweiligen Schwellwertspannungen der jeweiligen Transistoren entsprechende Materialien verwendet werden, wobei auch ein Mehr schichtaufbau mit einer Vielzahl von Schichten zur Anpassung der Austrittsarbeit und weiteren Schichten zur Realisierung der benötigten hohen Leitfähigkeit denkbar ist.
  • Gemäß 4A wird beispielsweise eine ca. 1 nm dicke Oxinitridschicht (SiON) als Gate-Isolationsschicht 3 ganzflächig am Halbleiterwafer bzw. auf der Maske M0, deren senkrechten Seitenwänden und der Oberfläche des Halbleitersubstrats 1 ausgebildet. Als Gateschicht 4 kann beispielsweise eine ca. 10 bis 50 nm dicke TaN-Anpassungs-Gateschicht zum Anpassen einer Austrittsarbeit an das Halbleitermaterial gefolgt von einer 50 bis 100 nm dicken W- oder WSi-Schicht als niederohmiger Gateschicht abgeschieden werden.
  • Gemäß 4B wird in einem nachfolgenden Verfahrensschritt ein anisotropes Ätzverfahren zum Ausbilden der sublithographischen Gatestruktur SG zumindest entlang der Seitenwände der Maske M0 ausgebildet. Vorzugsweise wird als anisotropes Ätzverfahren reaktives Ionenätzen (RIE, Reactive Ion Etch) an der metallischen Gateschicht 4 durchgeführt, wodurch man die gewünschte sublithographische Spacer- bzw. Gatestruktur SG mit minimalen Schwankungen der kritischen Abmessungen erhält.
  • Anschließend kann auch die Gate-Isolationsschicht 3 in den von der sublithographischen Gatestruktur SG nicht bedeckten Bereichen entfernt werden, wobei beispielsweise in einem Zweischrittverfahren ein nasschemisches Entfernen durchgeführt wird. In gleicher Weise können die Gateschicht 4 und die Gate-Isolationsschicht 3 auch in einem einzigen Verfahrensschritt oder in einer Vielzahl von Verfahrensschritten gemäß 4B strukturiert werden. Optional kann die Gate-Isolationsschicht 3 auch als Streuschicht für eine nachfolgend durchzuführende Ionen-Implantation bestehen bleiben.
  • Abschließend wird gemäß 4C die Hartmaske M0 sowie die darunter liegende lithographische Gate-Isolationsschicht 2 im Bereich der Öffnung 0 entfernt, wodurch die sublithographi sche Gatestruktur SG freigelegt wird. In diesem Fall kann für die weitere Prozessierung eine eventuell vorhandene Gate-Isolationsschicht 3 an der Seitenwand der sublithographischen Gatestruktur SG bestehen bleiben.
  • 4D zeigt eine vereinfachte Draufsicht eines weiteren lithographischen Strukturierungsschritts der sublithographischen Gatestruktur SG mittels einer Teilungsmaske CM (Cutting Mask) zum Zerteilen der einstückigen sublithographischen Gatestruktur SG in eine Vielzahl von sublithographischen Gatestrukturen. Dieser Schritt kann beispielsweise nach einem Verfahrensschritt gemäß 4B erfolgen, wobei optional vor diesem Schritt auch ein Auffüllen und Planarisieren des zwischen der sublithographischen Gatestruktur SG frei liegenden Bereichs zum Zwecke eines Schutzes möglich ist.
  • Gemäß 4D wird beispielsweise lediglich ein mittlerer Bereich einer rechteckförmigen sublithographischen Gatestruktur SG mit ihrer verbleibenden Gate-Isolationsschicht 3 durch die Teilungsmaske CM (Cutting Mask) abgedeckt, weshalb die freiliegenden Bereiche mittels herkömmlicher Ätzverfahren entfernt werden können. Auf diese Weise erhält man zwei gegenüberliegende bzw. parallel liegende sublithographische Gatestrukturabschnitte.
  • Zur Vervollständigung beispielsweise eines Feldeffekttransistors mit derart ausgebildeten sublithographischen Gatestrukturen SG können weiterhin die Verfahrensschritte gemäß 4E bis 4G durchgeführt werden, wobei wiederum gleiche Bezugszeichen gleiche Elemente oder Schichten bezeichnen, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 4E kann demzufolge nach dem Entfernen der Hartmaske M0 mittels beispielsweise eines Nass-Ätzverfahrens oder eines Oxid-Ätzverfahrens eine Seitenwand-Isolationsschicht 5 an den Seitenwänden der sublithographischen Gatestruktur SG bzw. im vorliegenden Fall auch an der Rückseite der Gate-Isolationsschicht 3 ausgebildet werden. Hierbei wird beispielsweise wiederum eine Isolationsschicht konformal ganzflächig abgeschieden und anschließend anisotrop rückgeätzt.
  • Anschließend werden sogenannte Anschluss-Dotiergebiete 6 (Extensions) an der Oberfläche des Halbleitersubstrats 1 unter Verwendung der sublithographischen Gatestruktur SG, der Seitenwand-Isolationsschicht 5 sowie der eventuell senkrecht vorhandenen Gate-Isolationsschicht 3 als Maske ausgebildet, wobei vorzugsweise eine Anschluss-Implantation IA durchgeführt wird. Als Material für die erste Seitenwand-Isolationsschicht 5 wird beispielsweise ein Oxid verwendet.
  • Gemäß 4F wird anschließend eine zweite Seitenwand-Isolationsschicht 7 in gleicher Weise wie die erste Seitenwand-Isolationsschicht 5 an den Seitenwänden der ersten Seitenwand-Isolationsschicht 5 ausgebildet, wobei beispielsweise Si3N4 als Isolationsmaterial verwendet wird. Unter Verwendung dieser zweiten Spacer- bzw. Seitenwand-Isolationsschicht 7 sowie der ersten Seitenwand-Isolationsschicht 5 und der sublithographischen Gatestruktur SG mit ihrer Gate-Isolationsschicht 3 werden anschließend Source-/Drain-Dotiergebiete 8 im Halbleitersubstrat 1 ausgebildet, wobei vorzugsweise eine Source-/Drain-Ionenimplantation IS/D durchgeführt wird.
  • Gemäß 4G wird abschließend eine Passivierungsschicht 9 ganzflächig ausgebildet und mittels eines Planarisierungsschrittes bis zur sublithographischen Gatestruktur SG zurückgebildet, um schließlich die notwendigen Source-, Drain- und Gatekontakte zum Anschließen der Source-/Drain-Dotiergebiete 8 sowie der sublithographischen Gatestruktur SG auszubilden. Als Passivierungsschicht 9 kann beispielsweise BPSG (Borphosphorsilikatglas) oder ein Cxid verwendet werden.
  • Auf diese Weise erhält man im Bereich 0 von 1B die gewünschten Feldeffekttransistoren mit sublithographischen Gatestrukturen.
  • Der Vorteil an diesem neuartigen Herstellungsverfahren liegt insbesondere darin, dass eine Spacerstruktur an der Seitenwand einer lithographisch ausgebildeten Hartmaske nicht als weitere Hartmaske für einen nachfolgenden Ätzschritt zur Herstellung einer sublithographischen Gatestruktur dient, sondern bereits die endgültige sublithographische Gatestruktur darstellt. Demzufolge wird kein zweiter Ätzprozess benötigt, weshalb die Genauigkeit und die Einstellung der kritischen Abmessungen wesentlich verbessert ist.
  • Ein derartiges Herstellungsverfahren ist insbesondere für ultrakurze sublithographische Gatestrukturen in einem Bereich von 10 bis 50 nm und insbesondere unterhalb von 10 nm von Bedeutung. Sogenannte „Gate-Trimm"-Prozesse werden hierbei nicht länger benötigt, wobei grundsätzlich auch planare Transistoren mit unterschiedlich großen sublithographischen Gatelängen hergestellt werden können. Darüber hinaus ermöglicht dieses Verfahren insbesondere für in einem Winkel von beispielsweise 45° angeordnete Strukturlinien eine Realisierung mit minimalem Abstand und höchstmöglicher Genauigkeit für alle Abstandsbereiche (Pitch Ranges). Demzufolge können mit einem Herstellungsverfahren sowohl Gatestrukturen mit außerordentlich großen sowie mittleren als auch sublithographischen ultrakurzen Gatelängen ausgebildet werden.
  • Da die vorstehend beschriebenen sublithographischen Gatestrukturen Probleme bei der Kontaktierung mittels eines Gatekontakts aufweisen, werden nachfolgend Verfahren zur Herstellung von sogenannten Gatekontakt-Auflagebereichen (landing pads) beschrieben.
  • 5A und 5B zeigen vereinfachte Draufsichten einer rechteckförmigen sublithographischen Gatestruktur SG mit an liegender Gate-Isolationsschicht 3 zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung derartiger Gatekontakt-Auflagebereiche gemäß einem ersten Ausführungsbeispiel, wobei gleiche Bezugszeichen gleiche oder entsprechende Elemente bezeichnen und auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 5A kann noch vor einer Teilung der sublithographischen Gatestruktur SG gemäß 4D und insbesondere auch vor einem Entfernen der Maske M0 ein Gatekontakt-Auflagebereich für jeweils eine Längsseite der rechteckförmigen sublithographischen Gatestruktur SG ausgebildet werden.
  • Demzufolge werden mittels einer fotolithographischen Maske PM-A jeweils im wesentlichen quadratische Öffnungen OA in einem Bereich der sublithographischen Gatestruktur SG ausgebildet. Unter Verwendung dieser Maske PM-A wird die lithographisch strukturierte Maske M0 sowie die optional zwischen die sublithographische Gatestruktur SG aufgefüllte Füllschicht entfernt, wodurch die sublithographische Gatestruktur SG im Bereich dieser Öffnung OA vollständig freigelegt wird. Anschließend erfolgt ein Auffüllen der Öffnungen OA mittels eines elektrisch leitenden Materials, wobei vorzugsweise metallisches Material abgeschieden und anschließend bis zur Maske M0 planarisiert wird. Nach diesem vorzugsweise CMP-Verfahren (Chemical Mechanical Polishing) erhält man die in 5B dargestellte Draufsicht der sublithographischen Gatestruktur SG, wobei in den Bereichen der früheren Öffnung OA nunmehr sogenannte Gatekontakt-Auflagebereiche 10A ausgebildet sind, die eine einfache Kontaktierung der sublithographischen Gatestruktur SG ermöglichen.
  • Nachteilig bei einem derartigen Verfahren ist jedoch die hohe Anforderung hinsichtlich der Justiergenauigkeit insbesondere für die fotolithographische Maske PM-A.
  • Gemäß 6A und 6B wird daher eine Schnittansicht sowie eine vereinfachte Draufsicht zur Veranschaulichung eines Verfahrens zur Herstellung von Gatekontakt-Auflagebereichen gemäß einem vereinfachten zweiten Ausführungsbeispiel dargestellt, wobei gleiche Bezugszeichen wiederum gleiche Elemente oder Schichten bezeichnen, weshalb auf eine wiederholte Beschreibung nachfolgend verzichtet wird.
  • Gemäß 6A weist die fotolithographische Maske PM-B gemäß dem zweiten Ausführungsbeispiel nunmehr keine einzelnen Öffnungen OA, sondern eine einzige längliche Öffnung OB auf, die über beide Längsseiten der sublithographischen Gatestruktur SG reicht. Vorzugsweise besitzt diese Öffnung OB eine wesentlich größere Länge als ein Abstand zwischen den gegenüber liegenden Längsseiten der sublithographisch Gatestruktur SG, wodurch die Anforderungen an eine Positioniergenauigkeit der fotolithographischen Maske PM-B wesentlich verringert sind.
  • Zur Vermeidung eines Kurzschlusses zwischen den an den Längsseiten der sublithographischen Gatestruktur SG ausgebildeten Gatekontakt-Auflagebereiche 10B wird jedoch nunmehr ein alternatives Füll-Verfahren durchgeführt.
  • Gemäß 6B kann beispielsweise eine chemische Oxidation oder eine selektive Oxidabscheidung einer Gatekontakt-Isolationsschicht 2A mit einer Dicke von beispielsweise 10 nm an der Oberfläche der Halbleitersubstrats 1 durchgeführt werden. Für den Fall dass die Gatekontakt-Auflagebereiche 10B in einem Halbleiterbereich ausgebildet werden, der bereits eine Grabenisolierung (z.B. STI, Shallow Trench Isolation) aufweist, kann eine derartige Gatekontakt-Isolationsschicht 2A auch entfallen.
  • Anschließend wird wiederum eine elektrisch leitende Schicht ausgebildet und vorzugsweise selektiv auf der Gateschicht der sublithographischen Gatestruktur SG abgeschieden, wobei wiederum eine Metallschicht oder eine hochdotierte Polysilizium schicht ganzflächig abgeschieden wird. Abschließend wird ein anisotropes Ätzverfahren zum Ausbilden der in 6B dargestellten Spacerstruktur durchgeführt, wodurch ein Kurzschluss zwischen den einzelnen Gatekontakt-Auflagebereichen 10B verhindert wird und eine ausreichend große Auflagefläche entsteht.
  • Da dieser Prozess selbstjustierend ist, sind die Anforderungen an die Justiergenauigkeit bei diesem zweiten Ausführungsbeispiel wesentlich verringert.
  • 7A bis 7C zeigen vereinfachte Draufsichten zur Veranschaulichung wesentlicher Verfahrensschritte bei der Herstellung einer integrierten Feldeffekttransistor-Inverterstruktur, wobei die vorstehend beschriebenen sublithographischen Gatestrukturen verwendet werden. Das hier beschriebenen Verfahren eignet sich besonders für SOI- (Silicon on Insulator) Wafer, da in diesem Fall für die unterschiedlichen FETs gleiche Gatematerialien und insbesondere gleiche Metalle verwendet werden können.
  • Gemäß 7A werden zunächst im Halbleitersubstrat 1 ein erstes Wannen-Dotiergebiet 11 vom ersten Leitungstyp n und darin ein zweites Wannen-Dotiergebiet 12 vom zum ersten Leitungstyp entgegengesetzten zweiten Leitungstyp p ausgebildet. Die vorstehend beschriebene lithographisch strukturierte Positivmaske M0-I wird hierbei derart rechteckförmig auf dem Halbleitersubstrat 1 ausgebildet, dass ein erster Teilabschnitt auf dem ersten Wannen-Dotiergebiet 11 und ein zweiter Teilabschnitt auf dem zweiten Wannen-Dotiergebiet 12 ausgebildet wird. Gemäß 1A wird eine Positivmaske M0-I verwendet, die im Wesentlichen zur Hälfte im Wannen-Dotiergebiet 11 und mit ihrer anderen Hälfte im zweiten Wannen-Dotiergebiet 12 liegt.
  • Gemäß 7B wird anschließend entsprechend der vorstehend beschriebenen Verfahrensschritte eine rechteckförmige subli thographische Gatestruktur SG mit ihrer Gate-Isolationsschicht 3 an den Seitenwänden der Positivmaske M0-I ausgebildet und anschließend die Maske entfernt. Ein Zerteilen der sublithographische Gatestruktur SG wird jedoch nicht durchgeführt.
  • Anschließend werden, wie vorstehend beschrieben wurde, Drain-Dotiergebiete im Wesentlichen innerhalb der rechteckförmigen Gatestruktur SG und Source-Dotiergebiete im Wesentlichen außerhalb der rechteckförmigen Gatestruktur SG im ersten und zweiten Wannen-Dotiergebiet 22 und 12 ausgebildet, wobei die Source- und Drain-Dotiergebiete für die jeweiligen Wannen-Dotiergebiete selbstverständlich entsprechend entgegengesetzte Dotierungen aufweisen.
  • Im Bereich eines Übergangs vom ersten zum zweiten Wannen-Dotiergebiet 11 und 12, wird nunmehr ein gemeinsamer Gatekontakt-Auflagebereich 10C ausgebildet, wobei jedoch nunmehr gegenüberliegende Teilabschnitte der Längsseiten der sublithographischen Gatestruktur SG miteinander elektrisch in Verbindung stehen dürfen. Abschließend werden zum Kontaktieren der Source-Dotiergebiete Sourcekontakte S nur außerhalb der rechteckförmigen sublithographischen Gatestruktur SG und Drainkontakte D zum Kontaktieren der Drain-Dotiergebiete nur innerhalb der rechteckförmigen sublithographischen Gatestruktur SG ausgebildet, wobei ein Gatekontakt G auf dem gemeinsamen Gatekontakt-Auflagebereich 10C ausgebildet wird.
  • Auf diese Weise erhält man den in 8 als Ersatzschaltbild vereinfachend dargestellten Feldeffekttransistor-Inverter, der einen besonders einfachen und platzsparenden Aufbau aufweist.
  • Die Erfindung wurde vorstehend anhand einer rechteckförmigen sublithographischen Gatestruktur beschrieben. Sie ist jedoch nicht darauf beschränkt und umfasst in gleicher Weise auch alternative Formen oder Strukturen.
  • Ferner wurde eine Inverterstruktur mit innerhalb der rechteckförmigen Gatestruktur liegenden Drain-Dotiergebieten sowie zugehörigen Drain-Kontakten beschrieben. Diese können jedoch in gleicher Weise auch außerhalb der rechteckförmigen Gatestruktur liegen, wodurch die Source-Dotiergebiete und die zugehörigen Source-Kontakte nach Innen wandern.
    • 1
    Halbleitersubstrat
    2
    lithographische Gate-Isolationsschicht
    3
    Gate-Isolationsschicht
    4
    Gateschicht
    5
    erste Seitenwand-Isolationsschicht
    6
    Anschluss-Dotiergebiet
    7
    Zweite Seitenwand-Isolationsschicht
    8
    Source-/Drain-Dotiergebiet
    9
    Passivierungsschicht
    10A, 10B, 10C
    Gatekontakt-Auflagebereich
    11, 12,
    erstes, zweites Wannen-Dotiergebiet
    SG
    sublithographische Gatestruktur
    LG
    lithographische Gatestruktur
    0, OA, OB
    Maskenöffnung
    M0, M0-I
    lithographisch strukturierte Maske
    PM-A, PM-B
    fotolithographische Maske
    CM
    Teilungsmaske
    S
    Sourcekontakt
    D
    Drainkontakt
    G
    Gatekontakt

Claims (17)

  1. Verfahren zur Herstellung einer sublithographischen Gatestruktur für Feldeffekttransistoren mit den Schritten: a) Vorbereiten eines Halbleitersubstrats (1); b) Ausbilden einer sublithographisch strukturierten Maske (M0, 2; M0-I) mit im Wesentlichen senkrechten Seitenwänden an der Oberfläche des Halbleitersubstrats (1); c) konformales Ausbilden einer Gate-Isolationsschicht (3) zumindest an der Oberfläche des Halbleitersubstrats (1); d) konformales Ausbilden einer Gateschicht (4) zumindest an der Oberfläche der Gate-Isolationsschicht (3) und den Seitenwänden der Maske (M0, 2; M0-I); e) Durchführen eines anisotropen Ätzverfahrens zum Ausbilden der sublithographischen Gatestruktur (SG) an den Seitenwänden der Maske; und f) Entfernen der Maske (M0, 2; M0-I) zum Freilegen der sublithographischen Gatestruktur (SG).
  2. Verfahren nach Patentanspruch 1, dadurch gekennzeichnet, dass in Schritt a) eine Grabenisolierung, eine Grunddotierung und/oder eine Wannendotierung im Halbleitersubstrat (1) ausgebildet wird.
  3. Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass in Schritt b) eine Negativmaske (M0, 2) als lithographisch strukturierte Maske ausgebildet wird.
  4. Verfahren nach Patentanspruch 3, dadurch gekennzeichnet, dass in Schritt b) eine lithographische Gate-Isolationsschicht (2) für lithographische Gatestrukturen (LG) an der Oberfläche des Halbleitersubstrats (1) ausgebildet wird; zumindest eine lithographische Gatestruktur (LG) an der Oberfläche der lithographischen Gate-Isolationsschicht (2) ausgebildet wird; eine Maskenschicht (M0) auf der Gate-Isolationsschicht (2) und den lithographischen Gatestrukturen (LG) ausgebildet wird; eine Planarisierung zum Freilegen der zumindest einen lithographischen Gatestruktur (LG) durchgeführt wird; und zumindest eine lithographische Gatestruktur (LG) mit einer darunter liegenden lithographischen Gate-Isolationsschicht (2) zum Ausbilden der Negativmaske (M0, 2) entfernt wird.
  5. Verfahren nach Patentanspruch 1 oder 2, dadurch gekennzeichnet, dass in Schritt b) eine Positivmaske (M0-I, 2) als lithographisch strukturierte Maske ausgebildet wird.
  6. Verfahren nach einem der Patentansprüche 1 bis 5, dadurch gekennzeichnet, dass in Schritt c) ein Oxid, ein Oxinitrid und/oder ein Dielektrikum mit hoher relativer Dielektrizitätskonstante als Gate-Isolationsschicht (3) ganzflächig ausgebildet wird.
  7. Verfahren nach einem der Patentansprüche 1 bis 6, dadurch gekennzeichnet, dass in Schritt d) die Gateschicht (4) ganzflächig ausgebildet wird.
  8. Verfahren nach einem der Patentansprüche 1 bis 7, dadurch gekennzeichnet, dass die Gateschicht (4) mit metallischem Material ausgebildet wird.
  9. Verfahren nach einem der Patentansprüche 1 bis 8, dadurch gekennzeichnet, dass die Gateschicht (4) als Mehrfachschichtenfolge ausgebildet wird.
  10. Verfahren nach Patentanspruch 9, dadurch gekennzeichnet, dass als Gateschicht (4) eine an der Oberfläche der Gate-Isolationsschicht (3) ausgebildete Anpassungs-Gateschicht zum Anpassen einer Austrittsarbeit und darauf eine niederohmige Gateschicht ausgebildet wird.
  11. Verfahren nach einem der Patentansprüche 1 bis 10, dadurch gekennzeichnet, dass in Schritt e) die Gateschicht (4) und die Gate-Isolationsschicht (3) in einem Verfahrensschritt oder in einer Vielzahl von Verfahrensschritten strukturiert wird.
  12. Verfahren nach einem der Patentansprüche 1 bis 11, dadurch gekennzeichnet, dass vor oder nach Schritt f) ein lithographisches Strukturieren der sublithographischen Gatestruktur (SG) mittels einer Teilungsmaske (CM) zum Zerteilen der einstückigen sublithographischen Gatestruktur (SG) in eine Vielzahl von sublithographischen Teil-Gatestrukturen durchgeführt wird.
  13. Verfahren nach einem der Patentansprüche 1 bis 12, dadurch gekennzeichnet, dass vor Schritt f) zumindest ein elektrisch leitender Gatekontakt-Auflagebereich (10A, 10B) an der sublithographischen Gatestruktur (SG) lithographisch ausgebildet wird.
  14. Verfahren nach Patentanspruch 13, dadurch gekennzeichnet, dass der Gatekontakt-Auflagebereich mittels eines Planarisierungsverfahrens (10A) oder mittels eines Spacerverfahrens (10B) ausgebildet wird.
  15. Verfahren zur Herstellung eines Feldeffekttransistors mit sublithographischer Gatestruktur mit den Schritten: Ausbilden der sublithographischen Gatestruktur (SG) nach einem der Patentansprüche 1 bis 14; Ausbilden einer ersten Seitenwand-Isolationsschicht (5) an den Seitenwänden der sublithographischen Gatestruktur (SG); Ausbilden von Anschluss-Dotiergebieten (6) an der Oberfläche des Halbleitersubstrats (1) unter Verwendung von zumindest der sublithographischen Gatestruktur (SG) und der Seitenwand-Isolationsschicht (5) als Maske; Ausbilden einer zweiten Seitenwand-Isolationsschicht (7) an den Seitenwänden der ersten Seitenwand-Isolationsschicht (5); Ausbilden von Source-/Drain-Dotiergebieten (8) im Halbleitersubstrat (1) unter Verwendung von zumindest der sublithographischen Gatestruktur (SG) sowie der ersten und zweiten Seitenwand-Isolationsschicht (5, 7) als Maske; Ausbilden einer Passivierungsschicht (9) an der Oberfläche des Halbleitersubstrats (1); und Ausbilden von Source-, Drain- und Gatekontakten.
  16. Verfahren zur Herstellung eines integrierten Feldeffekttransistor-Inverters mit sublithographischer Gatestruktur mit den Schritten: Ausbilden einer Vielzahl von Feldeffekttransistoren von einem ersten und einem zum erster entgegengesetzten zweiten Leitungstyp nach Patentanspruch 15, wobei in Schritt a) in einem ersten Wannen-Dotiergebiet (11) vom ersten Leitungstyp (n) ein zweites Wannen-Dotiergebiet (12) vom zweiten Leitungstyp (p) im Halbleitersubstrat (1) ausgebildet wird; in Schritt b) die lithographisch strukturierte Maske (M0-I) im Wesentlichen rechteckförmig derart auf dem Halbleitersubstrat (1) ausgebildet wird, dass ein erster Teilabschnitt auf dem ersten Wannen-Dotiergebiet (11) und ein zweiter Teilabschnitt auf dem zweiten Wannen-Dotiergebiet (12) ausgebildet wird; in Schritt f) eine rechteckförmige sublithographische Gatestruktur (SG) ausgebildet wird, die im ersten und im zweiten Wannen-Dotiergebiet (11, 12) liegt, ein gemeinsamer Gatekontakt-Auflagebereich (10C) am Übergang vom ersten zum zweiten Wannen-Dotiergebiet (11, 12) derart ausgebildet wird, dass gegenüberliegende Teilabschnitte der sublithographischen Gatestruktur (SG) miteinander in Verbindung stehen; und wobei Sourcekontakte (S) nur außerhalb der rechteckförmigen sublithographischen Gatestruktur (SG), Drainkontakte (D) nur innerhalb der rechteckförmigen sublithographischen Gatestruktur (SG) ausgebildet werden und ein Gatekontakt (G) auf dem gemeinsamen Gatekontakt-Auflagebereich (10C) ausgebildet wird.
  17. Integrierte Feldeffekttransistor-Inverterstruktur mit einem in einem Halbleitersubstrat (1) ausgebildeten ersten Wannen-Dotiergebiet (11) vom ersten Leitungstyp (n), welches ein zweites Wannen-Dotiergebiet (12) vom zweiten, zum ersten Leitungstyp entgegengesetzten, Leitungstyp (p) aufweist; einer rechteckförmigen Gatestruktur (SG) mit zugehöriger Gate-Isolationsschicht (3), die an der Oberfläche des ersten und zweiten Wannen-Dotiergebiets (11, 12) ausgebildet ist; einem Gatekontakt-Auflagebereich (10C), der am Übergang vom ersten zum zweiten Wannen-Dotiergebiet gegenüberliegende Teilabschnitte der Gatestruktur (SG) miteinander verbindet; Drain-Dotiergebieten, welche im Wesentlichen innerhalb der rechteckförmigen Gatestruktur (SG) im ersten und zweiten Wannen-Dotiergebiet (11, 12) ausgebildet sind; Source-Dotiergebieten, welche im Wesentlichen außerhalb der rechteckförmigen Gatestruktur (SG) im ersten und zweiten Wannen-Dotiergebiet (11, 12) ausgebildet sind; und Source-, Drain- und Gatekontakten (S, D, G), die jeweils die Source-Dotiergebiete, die Drain-Dotiergebiete und den Gatekontakt-Auflagebereich (10C) kontaktieren.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007038399A2 (en) 2005-09-26 2007-04-05 Cabot Microelectronics Corporation Metal cations for initiating chemical mechanical polishing
US7528065B2 (en) * 2006-01-17 2009-05-05 International Business Machines Corporation Structure and method for MOSFET gate electrode landing pad

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6066861A (ja) * 1983-09-22 1985-04-17 Toshiba Corp 半導体装置の製造方法
EP0675544A1 (de) * 1994-03-31 1995-10-04 France Telecom Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gatter und kurzem Kanal, und entsprechender Transistor
US6008087A (en) * 1998-01-05 1999-12-28 Texas Instruments - Acer Incorporated Method to form high density NAND structure nonvolatile memories

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4358340A (en) * 1980-07-14 1982-11-09 Texas Instruments Incorporated Submicron patterning without using submicron lithographic technique
US4419809A (en) * 1981-12-30 1983-12-13 International Business Machines Corporation Fabrication process of sub-micrometer channel length MOSFETs
JPS60182171A (ja) * 1984-02-29 1985-09-17 Oki Electric Ind Co Ltd 半導体装置の製造方法
DE19536523A1 (de) * 1995-09-29 1997-04-03 Siemens Ag Verfahren zur Herstellung einer Gateelektrode
US5817561A (en) * 1996-09-30 1998-10-06 Motorola, Inc. Insulated gate semiconductor device and method of manufacture
US5950091A (en) * 1996-12-06 1999-09-07 Advanced Micro Devices, Inc. Method of making a polysilicon gate conductor of an integrated circuit formed as a sidewall spacer on a sacrificial material
US6124174A (en) * 1997-05-16 2000-09-26 Advanced Micro Devices, Inc. Spacer structure as transistor gate
JP4527814B2 (ja) * 1997-06-11 2010-08-18 富士通セミコンダクター株式会社 半導体装置の製造方法
US6225201B1 (en) * 1998-03-09 2001-05-01 Advanced Micro Devices, Inc. Ultra short transistor channel length dictated by the width of a sidewall spacer
TW561530B (en) * 2001-01-03 2003-11-11 Macronix Int Co Ltd Process for fabricating CMOS transistor of IC devices employing double spacers for preventing short-channel effect

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6066861A (ja) * 1983-09-22 1985-04-17 Toshiba Corp 半導体装置の製造方法
EP0675544A1 (de) * 1994-03-31 1995-10-04 France Telecom Verfahren zur Herstellung eines Feldeffekttransistors mit isoliertem Gatter und kurzem Kanal, und entsprechender Transistor
US6008087A (en) * 1998-01-05 1999-12-28 Texas Instruments - Acer Incorporated Method to form high density NAND structure nonvolatile memories

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Widmann, Mader, Friedrich, Technolog. hochintegr. Schaltungen, S. 312-313, 1996 *

Also Published As

Publication number Publication date
WO2004057660A3 (de) 2005-03-31
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