DE10107125B4

DE10107125B4 - Verfahren zum Ausbilden von Kontaktlöchern in einer integrierten Schaltungsvorrichtung durch selektives Ätzen einer Isolationsschicht, um die zu einem Halbleiterbereich benachbarte selbstausrichtende Kontaktfläche zu vergrößern, und dadurch ausgebildeter Kontakt in einer integrierten Schaltungsvorrichtung

Info

Publication number: DE10107125B4
Application number: DE10107125A
Authority: DE
Inventors: Jae-Goo Lee; Gwan-Hyeob Koh
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2000-03-17
Filing date: 2001-02-15
Publication date: 2004-02-26
Anticipated expiration: 2021-02-16
Also published as: US20040058522A1; KR100352909B1; CN1173396C; JP4808319B2; DE10107125A1; KR20010091723A; US6870268B2; CN1314707A; GB0101467D0; JP2001284452A; GB2366076B; TW478108B; GB2366076A; US6649490B1

Abstract

Kontakt in einer integrierten Schaltungsvorrichtung mit einem Substrat (51) und
– mit einer Mehrzahl von Verbindungsleitungen (62a, 62b) bestehend aus einer Gateisolationsschicht (55) auf dem Substrat (51), einer Leitungsschicht (57, 57a) und einer Deckisolation (59, 59a); und
– mit Halbleiterbereichen (65, 65a, 65b) im Substrat (51) zwischen den Verbindungsleitungen (62a),
– mit einer Ätzstopschicht (67) zumindest an Seitenwänden der Verbindungsleitungen (62a,62b) und auf dem Substrat (51); und
– mit einer Zwischenschichtisolation (79, 85, 87) und mit elektrischen Kontakten (83a, 83b) durch die Zwischenschichtisolation (79, 85, 87) zu den Halbleiterbereichen (65, 65a, 65b); und
– mit weiteren Isolationsschichten (69a', 69b', 71a, 71b) an der Ätzstopschicht (67) an den Verbindungsleitungen (62a,62b)
dadurch gekennzeichnet, dass
die an die Ätzstopschicht (67) an den Verbindungsleitungen (62a, 62b) angrenzenden weiteren Isolationsschichten (69a', 69b', 71a, 71b) in einem unteren Bereich zum Substrat hin aus einem ersten Material gebildet sind und im oberen Bereich aus einem zweiten Material, wobei das zweite Material eine größere Schichtdicke hat als das erste Material und das zweite Material eine überhängende Seitenwandisolation (71a, 71b) bildet.

Description

Die vorliegende Erfindung betrifft einen Kontakt in einer integrierten Schaltungsvorrichtung nach dem Anspruch 1, sowie ein Verfahren zum Ausbilden von Kontaktlöchern in einer integrierten Schaltungsvorrichtung nach dem Anspruch 6.
Nachdem integrierte Schaltungsvorrichtungen (im folgenden der Einfachheit halber als "integrierte Schaltungen" bezeichnet) immer höher integriert werden und immer feinere Abmessungen beinhalteten, hat sich ebenso die Breite und der Abstand zwischen den Verbindungen verringert. Ein Selbstausrichtungs-Kontaktverfahren wird zum Verbessern der Ausrichtung der Ränder verwendet, wenn Photolithographie zum Ausbilden von Kontaktöffnungen in vorbestimmten Bereichen zwischen den Verbindungen verwendet wird.
1 zeigt einen Zellenanordnungsbereich (cell array) eines herkömmlichen DRAMs mit einer Vielzahl von aktiven Bereichen 1, welche auf einem Halbleitersubstrat ausgebildet sind und wiederholt entlang der X- und Y-Achsen angeordnet sind. Eine Vielzahl von parallelen Wortleitungsmustern 3 überkreuzen die aktiven Bereiche 1, wobei einer der aktiven Bereiche 1' zwei Wortleitungsmuster 3 kreuzt. Eine Vielzahl von Kontaktmustern 5 kann zum Bestimmen von selbstausrichtenden Lötaugenkontaktöffnungen verwendet werden und sind jeweils an einer Seite jedes aktiven Bereiches 1 angeordnet. Jedes der Kontaktmuster 5 kann eine Ätzmaske (d.h., ein Photolackmuster) aufweisen, welches dazu verwendet werden kann, die selbstausrichtende Kontaktöffnung auszubilden.
Die 2–3, 4A, 4B und 5–7 zeigen ein herkömmliches Verfahren, das zum Ausbilden einer selbstausrichtenden Kontaktstruktur verwendet werden kann. In jeder der Figuren bezeichnen die Bezugszeichen „A" und „B" einen Speicherzellenbereich bzw. einen peripheren bzw. äußeren Schaltungsbereich. Die Speicherzellenbereiche A in 2–3, 4A und 5–7 sind Querschnittsansichten, die entlang der Linie I-I der 1 gemacht worden sind, und 4B zeigt eine Querschnittsansicht, die entlang der Linie 11-11 in 1 gemacht worden ist. Zur Vereinfachung der Beschreibung ist ein einziger NMOS-Transistor in dem peripheren Schaltungsbereich B dargestellt.
Im Folgenden wird auf die 2 Bezug genommen. Eine Isolationsschicht 13 ist in einem vorbestimmten Bereich eines Halbleitersubstrates 11 ausgebildet, um darin aktive Bereiche zu bestimmen. Eine Gate-Oxidschicht 15, eine leitende Schicht bzw. Leitungsschicht 17, eine Deckisolationsschicht 19 und eine Hartmaskenschicht 21 werden aufeinanderfolgend auf der gesamten Oberfläche der resultierenden Struktur ausgebildet, wo die Isolationsschicht 13 ausgebildet ist. Die Deckisolationsschicht 19 und die Hartmaskenschicht 21 bestehen typischerweise aus Siliziumnitrid (SiN) bzw. Siliziumoxid (SiO₂). Die Hartmaskenschicht 21, die Deckisolationsschicht 19 und die Leitungsschicht 17 sind nacheinander gemustert, um eine Vielzahl von Wortleitungsmustern 23a auf den aktiven Bereichen und der Isolationsschicht 13 in dem Speicherzellenbereich A auszubilden und um ebenso ein Gate-Muster 23b auf dem aktiven Bereich in dem peripheren Schaltungsbereich B auszubilden. Demgemäß weist jedes Wortleitungsmuster 23a eine Wortleitung 17a, eine Deckisolationsschichtmuster 19 und eine Hartmaskenmuster 21 auf, welche wie dargestellt aufeinanderfolgend gestapelt sind. In ähnlicher Weise weist jedes Gate-Muster 23b eine Gateelektrode 17b, eine Deckisolationsschichtmuster 19 und eine Hartmaskenmuster 21 auf.
Unter Verwendung der Wortleitungsmuster 23a, des Gate-Musters 23b und der Isolationsschicht 13 als eine Ionenimplantierungsmaske, werden Störstellen vom N-Typ in den aktiven Bereichen implantiert, um Bereiche 24, 24a und 24b mit einer niedrigen Störstellenkonzentration, d.h., gering dotierte Störstellenbereiche, auszubilden. In dem Speicherzellenbereich A entspricht der Bereich 24b, mit einer niedrigen Störstellenkonzentration der an einer Mitte des aktiven Bereichs ausgebildet ist, einem gemeinsamen Drain-Bereich. Die Bereiche 24a mit einer niedrigen Störstellenkonzentration entsprechen den Source-Bereichen.
Im Folgenden wird auf die 3 Bezug genommen. Eine Siliziumnitridschicht (SiN-Schicht) ist auf der gesamten Oberfläche der resultierenden Struktur ausgebildet und anschließend anisotrop geätzt, um Abstandhalter 25 an den Seitenwänden der Wortleitungsmuster 23a und des Gate-Muster 23b auszubilden. Unter Verwendung des Gate-Musters 23b, der Abstandhalter 25 und der Isolationsschicht 13 als Ionenimplantierungsmasken, sind Störstellen vom N-Typ selektiv in den aktiven Bereich des peripheren Schaltungsbereichs B implantiert, wodurch auf gegenüberliegenden Seiten des Gate-Musters 23b LDD-Source/Drain-Bereiche 26 ausgebildet sind. Typischerweise werden die Störstellen unter Verwendung einer hohen Dosis von ungefähr 1×10¹⁵ Zonenatome/cm² implantiert.
Eine Ätz-Stop-Schicht 27 wird anschließend auf der gesamten Oberfläche der resultierenden Struktur ausgebildet. Die Ätz-Stop-Schicht 27 weist typischerweise einen Isolator, wie beispielsweise Siliziumnitrid (SiN), auf. Als nächstes wird eine Zwischenisolationsschicht 29 auf der gesamten Oberfläche der resultierenden Struktur ausgebildet, um Lückenbereiche zwischen den Wortleitungsmustern 23a zu füllen, wie in 3 gezeigt. Die Zwischenisolationsschicht 29 wird typischerweise bei einer Temperatur von 800°C oder weniger ausgebildet, um eine Verschlechterung der MOS-Transistoren zu verhindern. Insbesondere die Bereiche 24a und 24b mit einer niedrigen Störstellenkonzentration in dem Speicherzellenbereich A und die Source/Drain-Bereiche 26 in dem peripheren Schaltungsbereich B können rediffundiert werden, um die Kanallänge der Transistoren zu verringern, wenn die Zwischenisolationsschicht 29 aus Borophosphorsilikatglas (BSPG) hergestellt ist, das bei einer hohen Temperatur von ungefähr 850°C bis 950°C wieder geschmolzen wurde. Die Zwischenisolationsschicht 29 ist daher typischerweise aus einem hochdichten Plasma-(HDP)-Oxid hergestellt, das in der Lage ist, die Lückenbereiche zwischen den Wortleitungsmustern 23a ohne Gitterfehlstellen bei einer Temperatur von 800°C oder weniger aufzufüllen. Weiterhin ist die Zwischenisolationsschicht 29 bei einem vorgegebenen Ätzmittel einem Ätzen zugänglicher als die Ätz-Stop-Schicht 27.
Wenn die Zwischenisolationsschicht 29 aus einem HDP-Oxid hergestellt ist, muß jedoch im allgemeinen die Leistung einer High-Density-Plasma-Vorrichtung erhöht werden, um die Lückenbereiche zwischen den Wortleitungsmustern 23a zu füllen. Wenn die Ätz-Stop-Schicht 27 eine Dicke von ungefähr 200 Å oder weniger aufweist, kann unglücklicherweise das für das High-Density-Plasma-Verfahren verwendete Reaktionsgas die Ätz-Stop-Schicht 27 infiltrieren. Folglich neigt die Ätz-Stop-Schicht 27 dazu, sich von dem Substrat 11 abzuheben. Um dieses Abhebephänomen zu unterdrükken, kann die Ätz-Stop-Schicht 27 bis zu einer Dicke von mindestens 200 Å ausgebildet werden. Wenn jedoch die Dicke der Ätz-Stop-Schicht 27 erhöht wird, dann kann die untere Breite einer selbstausrichtenden Kontaktöffnung, welche wie hierin im folgenden beschrieben ausgebildet ist, verringert werden. Dementsprechend kann es schwierig sein, die Dicke der Ätz-Stop-Schicht 27 zu optimieren.
Obgleich die Zwischenisolationsschicht 29 eingeebnet ist, kann eine globale Stufendifferenz S1 zwischen dem Speicherzellenbereich A und dem peripheren Schaltungsbereich B erzeugt werden, wie es in 3 gezeigt ist. Genauer gesagt ist eine obere Oberfläche der Zwischenisolationsschicht 29 in dem Speicherzellenbereich A niedriger als in dem peripheren Schaltungsbereich B. Das High-Density-Plasma-Verfahren, welches aus einer sich abwechselnden und wiederholenden Durchführung eines Sputter-Ätz-Verfahrens und eines Abscheidungsverfahrens besteht, kann eine Ursache für die Stufendifferenz S1 sein. Das Sputter-Ätz-Verfahren kann eine wirksamere Ätzeigenschaft bei einem hervorstehenden Bereich als bei einem planaren Bereich aufweisen. Folglich kann die Zwischenisolationsschicht 29 bis zu einer dünneren Dicke in dem Speicherzellenbereich A, welcher eine relativ hohe Musterdichte aufweist, als in dem peripheren Schaltungsbereich B geätzt werden.
Im Folgenden wird auf die 4A und 4B Bezug genommen. Ein vorbestimmter Bereich der Zwischenisolationsschicht 29 in dem Speicherzellenbereich A wird unter Verwendung einer Photomaske, auf welcher die in 1 gezeigten Kontaktmuster 5 gezeichnet sind, anisotrop geätzt. Dann wird die Ätz-Stop-Schicht 27 geätzt, um selbstausrichtende Lötaugenkontaktöffnungen H1 und H2 auszubilden, welche die SourceBereiche 24a und den gemeinsamen Drain-Bereich 24b in dem Speicherzellenbereich A freilegen. Nach dem Ätzen der Ätz-Stop-Schicht 27 zum Ausbilden der Lötaugenkontaktöffnungen H1 und H2, können einige Ätz-Stop-Schicht-Reste 27a an einer unteren Seitenwand der selbstausrichtenden Lötaugenkontaktöffnungen H1 und H2 bestehen bleiben. Unglücklicherweise kann ein Erhöhen der Dicke der Ätz-Stop-Schicht 27 ebenso die Breite des Ätz-Stop-Schicht-Restes 27a erhöhen. Dies kann die freigelegten Flächen der Source-Bereiche 24a und der gemeinsamen Drain-Bereiche 24b verringern, was eine Ausrichtungsgrenze bzw. -toleranz zwischen den Wortleitungsmustern 23a und den aktiven Bereichen verringern kann.
Während das photolithographische Verfahren zum Bestimmen der selbstausrichtenden Lötaugenkontaktöffnungen H1 und H2 durchgeführt wird, kann ebenso eine Fehlausrichtung entlang der in 1 gezeigten X-Achse auftreten. Wie in 4B gezeigt, kann in diesem Fall der Source-Bereich 24a und die dazu benachbarte Isolationsschicht 13 durch die selbstausrichtende Lötaugenkontaktöffnung H1 freigelegt werden.
Wenn die Zwischenisolationsschicht 29 zum Erhöhen bzw. Vergrößern der freigelegten Fläche der Source-Bereiche 24a und des gemeinsamen Drain-Bereichs 24b isotrop geätzt wird, dann kann ein Kantenabschnitt R der freigelegten Isolationsschicht 13 sich vertiefen, wodurch eine Seitenwand eines Source-Bereichs 24a freigelegt wird. Dies kann zu einer Erhöhung eines Übergangsleckstrom zwischen dem Halbleitersubstrat 11 und einem leitenden Lötauge, das die selbstausrichtende Lötaugenkontaktöffnung ausfüllt, führen.
Im Folgenden wird auf 5 Bezug genommen. Eine Leitungsschicht 31 (z.B. eine Polysiliziumschicht) ist auf einer gesamten Oberfläche einer resultierenden Struktur, die in 4a gezeigt ist, ausgebildet, in welcher die selbstausrichtenden Lötaugenkontaktöffnungen H1 und H2 ausgebildet sind. Eine globale Stufendifferenz S1 zwischen der oberen Oberfläche der Leitungsschicht 31 in dem Speicherzellenbereich A und der oberen Oberfläche der Leitungsschicht 31 in dem peripheren Schaltungsbereich B kann ebenso ausgebildet sein, wie in 5 gezeigt.
Im Folgenden wird auf 6 Bezug genommen. Die Leitungsschicht 31 und die Zwischenisolationsschicht 29 werden bis zu einer oberen Oberfläche der Wortleitungsmuster 23a des Speicherzellenbereichs A unter Verwendung beispielsweise eines Chemisch-Mechanischen-Einebenungverfahrens (CMP-Verfahren) heruntergeätzt. Wie es in 6 gezeigt ist, kann eine obere Oberfläche des Wortleitungsmusters 23a, die nahe an der Mitte des Speicherzellenbereichs A gelegen ist, früher freigelegt werden, als ein Wortleitungsmuster 23a, das zu dem peripheren Schaltungsbereich B benachbart liegt. Dies kann durch die globale Stufendifferenz S1, welche in 5 gezeigt ist, und einem „Dishing"-Phänomen, das das CMP-Verfahren begleiten kann, verursacht sein.
Im Folgenden wird auf 7 Bezug genommen. Das CMP-Verfahren, das zum Ätzen der Leitungsschicht 31 unter der Zwischenisolationsschicht 29 verwendet wird, um die elektrisch isolierten leitenden Lötaugen 31a und 31b in den Öffnungen H1 bzw. H2 auszubilden, kann ebenso die Wortleitungen 17a freilegen, wie in 7 gezeigt. Eine obere Zwischenisolationsschicht 33 wird dann auf der Oberfläche der resultierenden Struktur ausgebildet, wo die leitenden Lötaugen 31a und 31b ausgebildet sind. Die obere Zwischenisolationsschicht wird dann gemustert, um Speicherknoten-Kontaktöffnungen 35 auszubilden, welche die leitenden Lötaugen 31a freilegen, welche in Kontakt mit den Source-Bereichen 24a stehen.
Wie später noch gezeigt wird, kann es schwierig sein, eine geeignete Dicke für die Ätz-Stop-Schicht 27 auszuwählen, da sie sich von dem Substrat 11 während des HDP-Verfahrens zum Ausbilden der Zwischenisolationsschicht 29 abheben kann, wenn die Ätz-Stop-Schicht 27 zu dünn ist, und sich andererseits die untere Breite der selbstausrichtenden Lötaugenkontaktöffnungen H1 und H2 verringern kann, wenn die Ätz-Stop-Schicht 27 zu dick ist. Zudem kann es ebenso schwierig sein, zwischen den aktiven Bereichen und den Wortleitungsmustern 23a und zwischen den leitenden Lötaugen 31a, 31b und den Speicherknoten-Kontaktöffnungen 35 den Kontaktlötaugenwiderstand zu verringern und die Ausrichtungstoleranzen zu erhöhen.

Aus der DE 42 32 621 C1 ist ein Herstellungsverfahren für ein selbstjustierendes Kontaktloch und eine Halbleiterstruktur bekannt, bei dem zum Ausgleich eines Niveau-Unterschiedes einer in einem Zellenfeld dickeren und in der Peripherie eines DRAM dünneren BPSG-Schicht weitere Zwischenschichten vorgesehen, sind, die derart geätzt werden, daß sich der Niveau-Unterschied verringert, aber die BPSG-Schicht im Zellenbereich immer noch dicker bleibt als in. der Peripherie. Dazu wird die Zwischenschicht anisotrop zurückgeätzt, so daß in Abhängigkeit von den Abständen von Leitungen die leitenden Gebiete entweder teilweise freigelegt werden und sich an den Seiten der Leitungen zusätzliche isolierende Spacer bilden oder in den schmalen Zwischenräumen eine isolierende Auffüllung verbleibt.

Aus der DE 41 18 380 C2 ist es bekannt, durch Seitenwandabstandsschichten zwischen Metallleitungen eine Planarisierung aufliegender Isolierschichten also einen Niveauausgleich für DRAMs zu erreichen.

Aus der EP 0 335 459 A2 ist ein Verfahren zur Herstellung von elektronischen Vorrichtungen wie Halbleitervorrichtungen bekannt, wonach bei der Herstellung einer Halbleitervorrichtung eine Opferisolationsschicht auf einem Siliziumnitridätzstop zwischen zwei Leitungen in einem unteren Lückenbereich zwischen den Leitungen durch Ätzbehandlung ausgebildet wird, um eine planare Oberfläche für eine Isolationsschicht aus PECVD-SiO2 zu schaffen.

Aus der DE 198 60 769 A1 ist ein Verfahren zur Ausbildung eines selbst positionierenden Kontakts in einem Halbleiterbauelement bekannt. Gemäß diesem bekannten Verfahren wird eine Bitleitungskontaktstelle und eine Speicherknotenkontaktstelle durch die Verwendung einer Fotoresistschichtstruktur, die einen T-förmigen Öffnungsbereich aufweist, der mindestens zwei Kontaktbereiche einschließt, gleichzeitig ausgebildet. Das bekannte Verfahren umfasst die Ausbildung einer Ätzstopschicht über einem Halbleitersubstrat und über einem Transistor, das Ausbilden einer dielektrischen Zwischenschicht über der Ätzstopschicht, wobei die dielektrische Zwischenschicht eine planare obere Oberfläche aufweist. Ferner umfasst das bekannte Verfahren die Ausbildung einer Maskenstruktur über der dielektrischen Zwischenschicht, so daß der aktive Bereich und ein Teil des inaktiven Bereichs freigelegt wird, wobei die Maskenstruktur einen T-förmigen Öffnungsbereich aufweist, ferner das aufeinander folgende Ätzen der dielektrischen Zwischenschicht und der Ätzstopschicht bis zu einer oberen Oberfläche des Halbleitersubstrats unter Verwendung der Maskenstruktur, um dadurch eine selbst positionierende Kontaktöffnung auszubilden, die eine obere Oberfläche des Halbleitersubstrats freilegt. Dabei kann die Zwischenschicht eine im hoch dichten Plasma gebildete Oxidschicht (HDP) sein, die mittels chemisch-mechanischem Polieren (CMP) planarisiert wird.

Aus der JP 04-215 476 A ist ein weiteres Herstellungsverfahren für eine Halbleitervorrichtung bekannt, bei dem zur Verhinderung einer Verschlechterung der Eigenschaften der untere Teil einer Seitenwand mit einer primären Schicht abgedeckt wird, dann darauf ein isolierender Film auflaminiert wird und ein anisotroper Ätzvorgang durchgeführt wird, um dadurch Überhänge an dem oberen Bereich der Seitenwand auszubilden.

Aus der US 6,010,954 ist ein Verfahren zur Herstellung einer pilzförmig gestalteten Gatestruktur bekannt. Gemäß diesem bekannten Verfahren wird eine Gatestruktur über dem Halbleitersubstrat ausgebildet, wobei die Gatestruktur eine Gateoxidschicht, einen Zentrums-Gateabschnitt und eine Hartmaske aufweist. Der Zentrums-Gateabschnitt besitzt Seitenwände und ist aus einer ersten leitenden Schicht gebildet.

Auf dem Halbleitersubstrat und auf der Gatestruktur wird ein erster isolierender Film oder Schicht ausgebildet, es werden dann Abschnitte der ersten isolierenden Schicht entfernt, um die Hartmaske freizulegen, es wird dann die Hartmaske entfernt und die erste isolierende Schicht gemäß einer ersten Dicke geätzt, um Seitenwände des Zentrums-Gateabschnitts freizulegen. Ferner wird auf der ersten isolierenden Schicht und dem Zentrums-Gateabschnitt eine zweite leitende Schicht ausgebildet und es wird die zweite leitende Schicht geätzt, um abgerundete obere Gatefortsätze an den Seitenwänden des Zentrumsgateabschnitts auszubilden. Die abgerundeten oberen Gateabschnitte und der Zentrums-Gateabschnitt bilden dann eine pilzartig gestaltete Gatestruktur. Es wird dann die erste isolierende Schicht unter Verwendung der abgerundeten oberen Gatefortsätze als Ätzmaske anisotrop geätzt, um untere rechteckförmige Seitenwand-Abstandshalter an den Seitenwänden des Zentrums-Gateabschnitts auszubilden.

Aufgabe der Erfindung ist es, einen verbesserten Kontakt in einer integrierten Schaltungsvorrichtung sowie ein Verfahren zum Ausbilden von Kontaktlöchern in einer integrierten Schaltungsvorrichtung zu schaffen, mit dem Niveau- bzw. Schichtdickenunterschiede einer Isolierzwischenschicht im Speicherzellenbereich im Vergleich zum peripheren Schaltungsbereich vermieden und eine verbesserte Planarität der Isolierzwischenschicht erreicht wird.

Die wesentlichen Merkmale des erfindungsgemäßen Kontaktes in einer integrierten Schaltungsvorrichtung ergeben sich aus dem Kennzeichnungsteil des Anspruches 1. Besonders vorteilhafte Ausgestaltungen und Weiterbildungen ergeben sich aus den Unteransprüchen 2 bis 5.

Die wesentlichen Schritte gemäß dem erfindungsgemäßen Verfahren zum Ausbilden von Kontaktlöchern in einer integrierten Schaltungsvorrichtung ergeben sich aus dem Anspruch 6, wobei vorteilhafte Ausgestaltungen des erfindungsgemäßen Verfahrens aus den Ansprüchen 7 bis 16 hervorgehen.

Ausführungsformen der vorliegenden Erfindung können integrierte Schaltungen und Verfahren zu ihrer Herstellung beinhalten, in welchen eine Isolationsschicht selektiv geätzt wird, um die zu einem Halbleiterbereich benachbarte selbstausrichtende Kontaktfläche zu vergrößern. Z.B. kann ein Paar von Verbindungsleitungen auf einem Substrat ausgebildet werden, wobei das Substrat einen Halbleiterbereich aufweist, der zwischen den Verbindungsleitungen angeordnet ist. Anschließend kann eine Ätz-Stop-Schicht auf dem Paar von Verbindungsleitungen und dem Substrat ausgebildet werden, gefolgt durch die Ausbildung einer Opferisolation auf dem Paar von Verbindungsleitungen und auf dem Halbleiterbereich. Die Opferisolationsschicht wird dann selektiv geätzt, um Abschnitte der Ätz-Stop-Schicht freizulegen, die sich auf den Oberflächen des Paares von Verbindungsleitungen erstrecken. Seitenwandisolations-Abstandshalter, welche aus einem zu der Opferisolationsschicht unterschiedlichen Material hergestellt sind, können anschließend auf den Seitenwandabschnitten des Paars von Verbindungsleitungen in einem oberen Lückenbereich zwischen den Verbindungsleitungen und auf einem Abschnitt der Opferisolationsschicht, die den Halbleiterbereich abdeckt, ausgebildet werden. Der Abschnitt der Opferisolationsschicht, der den Halbleiterbereich abdeckt, kann dann selektiv geätzt werden, um unter Verwendung der Seitenwandisolations-Abstandshalter als eine Ätzmaske Vertiefungen unterhalb der Seitenwandisolations-Abstandshalter zu bestimmen. Vorteilhafterweise können die Ausrichtungstoleranzen der Verbindungsleitungen erhöht werden.

In Übereinstimmung mit anderen Ausführungsformen der vorliegenden Erfindung wird der Abschnitt der Ätz-Stop-Schicht geätzt, der freigelegt ist, wenn die Opferisolationsschicht zum Bestimmen der Vertiefungen unterhalb der SeitenwandisolationsAbstandshalter selektiv geätzt wird. Ein leitendes erstes Material aus SiO₂ kann anschließend zwischen den Verbindungsleitungen derart ausgebildet werden, daß das leitende Material aus SiO₂ mit dem Halbleiterbereich in Eingriff steht. Da die Lücke zwischen dem Paar von Verbindungsleitungen nahe dem Substrat aufgrund der Vertiefungen, die unterhalb der Seitenwandisolations-Abstandshalter bestimmt sind, breiter ist, kann der Kontaktfleckwiderstand verringert werden.

Wenn bei besonderen Ausführungsformen der vorliegenden Erfindung der Abschnitt der Opferisolationsschicht, die den Halbleiterbereich bedeckt, zum Bestimmen von Vertiefungen unterhalb der Seitenwandisolations-Abstandshalter geätzt wird, wird die Opferisolationsschicht an den Seitenwänden der Verbindungsleitungen aufrecht erhalten. Der Rest der Opferisolationsschicht, der an den Seitenwänden der Verbindungsleitungen übrig bleibt, kann eine parasitäre Kapazität zwischen beispielsweise einer Wortleitung und einer Deckisolation, das jedes Verbindungsleitungen aufweist, verringern. In Übereinstimmung mit anderen Ausführungsformen der vorliegenden Erfindung wird die Opferisolationsschicht so lange geätzt, bis sie von den Seitenwänden der Verbindungsleitungen entfernt worden ist.

In Übereinstimmung mit weiteren anderen Ausführungsformen der vorliegenden Erfindung sind die Ätz-Stop-Schicht und die Seitenwandisolations-Abstandshalter aus dem gleichen Material, wie beispielsweise Siliziumnitrid (SiN), ausgebildet. Weiterhin ist die Ätz-Stop-Schicht vorzugsweise bis zu einer Dicke von ungefähr 20 nm bis 100 nm ausgebildet. Die verglichen mit den Ätz-Stop-Schichten, die typischerweise bei herkömmlichen selbstausrichtenden Kontaktverfahren verwendet werden, erhöhte Dicke der Ätz-Stop-Schicht kann die Tendenz der Ätz-Stop-Schicht, sich während der Ausbildung der Opferisolationsschicht von dem Substrat abzuheben, verringern. Überdies kann die erhöhte Dicke der Ätz-Stop-Schicht den Source-Bereich oder Drain-Bereich vor einer Beschädigung schützen, wenn die Opferisolationsschicht von der unteren Lückenschicht geätzt wird.

In Übereinstimmung mit anderen Ausführungsformen der vorliegenden Erfindung kann die Opferisolationsschicht ein Material aufweisen, das aus der Gruppe von HighDensity-Plasma-Oxid (HDP-Oxid), Plasma-enhanced Tetraethyl-Ortho-Silikat (PETEOS) und undotiertem Siliziumglas (USG) ausgewählt ist. Überdies kann die Opferisolationsschicht bei einer Temperatur von weniger als ungefähr 800°C ausgebildet werden. Vorteilhafter Weise kann eine Rediffusion des Halbleiterbereichs verringert werden.

In Übereinstimmung mit weiteren Ausführungsformen der vorliegenden Erfindung kann eine integrierte Schaltung durch Ausbilden einer Isolationsschicht in einem Substrat zum Bestimmen eines Speicherzellbereichs und eines peripheren Schaltungsbereichs hergestellt werden. Ein Paar von Wortleitungsmustern kann auf dem Substrat in dem Speicherzellenbereich ausgebildet werden und ein Gate-Muster kann in dem peripheren Schaltungsbereich ausgebildet werden. Eine Opferisolationsschicht kann dann zwischen dem Paar von Wortleitungsmustern derart ausgebildet werden, daß eine Lücke zwischen dem Paar von Wortleitungsmustern im wesentlichen gefüllt ist. Die Opferisolationsschicht wird derart geätzt, daß die Opferisolationsschicht einen unteren Lückenbereich, der nahe dem Substrat liegt, füllt. Eine Zwischenschichtisolation wird dann auf dem Speicherzellenbereich und dem peripheren Schaltungsbereich derart ausgebildet, daß ein Abstand von einer oberen Oberfläche der Zwischenisolationsschicht zu der Substratoberfläche in dem Speicherzellbereich größer ist als der Abstand von der oberen Oberfläche der Zwischenschichtisolation zu dem Substrat in dem peripheren Schaltungsbereich. Diese Stufendifferenz bei der Zwischenschichtisolation zwischen dem Speicherzellbereich und dem peripheren Schaltungsbereich wird durch die Opferisolationsschicht verursacht, die den unteren Lückenbereich zwischen dem Paar von Wortleitungsmustern füllt. Die Stufendifferenz kann vorteilhafterweise die „Dishing"-Effekte während darauffolgender Chemisch-Mechanischer-Einebenungs-Vorgängen (CMP-Vorgängen) verringern, die zum Zurückätzen der Leitungsschicht und der Zwischenschichtisolation verwendet werden, um selbstausrichtende leitenden Kontaktflecke zwischen den Wortleitungsmustern zu erzeugen.

In Übereinstimmung mit anderen Ausführungsformen der vorliegenden Erfindung kann die Zwischenschichtisolation von dem Speicherzellenbereich geätzt werden. Außerdem kann die Opferisolationsschicht zum Freilegen des Substrats zwischen den Wortleitungsmustern geätzt werden. Eine Leitungsschicht kann dann auf dem Speicherzellenbereich und dem peripheren Schaltungsbereich derart ausgebildet werden, daß ein Abstand von einer oberen Oberfläche der Leitungsschicht zu der Substratoberfläche in dem Speicherzellbereich größer ist als ein Abstand von der oberen Oberfläche der Leitungsschicht zu dem Substrat in dem peripheren Schaltungsbereich.

In Übereinstimmung mit weiteren anderen Ausführungsformen der vorliegenden Erfindung kann die Leitungsschicht in dem Speicherzellbereich und die Leitungsschicht und die Zwischenschichtisolation in dem peripheren Schaltungsbereich beispielsweise unter Verwendung von CMP geätzt werden, um ein leitendes Kontaktflecke in der Lücke zwischen dem Paar von Wortleitungsmustern auszubilden.

Daher kann die vorliegende Erfindung zum Herstellen von integrierten Schaltungen mit verbesserten Ausrichtungstoleranzen für darauf ausgebildete Verbindungsleitungen verwendet werden. Außerdem kann die vorliegende Erfindung zur Herstellung von integrierten Schaltkreisen mit einem selbstausrichtenden Kontakt verwendet werden, der einen verbesserten Kontaktfleckwiderstand aufweist. Obgleich die vorliegende Erfindung vorstehend hauptsächlich in Bezug auf Verfahrensaspekte der Erfindung beschrieben worden ist, ist es offensichtlich, daß die vorliegende Erfindung als Verfahren und/oder integrierte Schaltungsvorrichtungen ausgeführt werden kann.

Andere Merkmale der vorliegenden Erfindung werden ohne weiteres aus der folgenden detaillierten Beschreibung ihrer spezifischen Ausführungsformen verständlich, wenn sie in Zusammenhang der begleitenden Zeichnung gelesen werden. Es zeigt:
1 ein Layoutdiagramm, daß einen Abschnitt eines Zellenarraybereichs auf einer integrierten Speicherschaltung darstellt;
2, 3, 4A, 5, 6 und 7 erste Querschnittsansichten einer herkömmlichen integrierten Speicherschaltung in verschiedenen Herstellungsstufen, die entlang einer Linie I-I in 1 gemacht worden sind;
4B eine zweite Querschnittsansicht der herkömmlichen integrieren Speicherschaltung in 4A, die entlang einer Linie 11-11 in 1 gemacht worden ist;
8–13, 14A, 15A, 16A, 17A erste Querschnittsansichten einer integrierten Speicherschaltung in verschiedenen Herstellungsstufen in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung, die entlang einer Linie I-I in 1 gemacht worden sind;
14B, 15B, 16B und 17B zweite Querschnittsansichten einer integrierten Speicherschaltung in verschiedenen Herstellungsstufen in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung, die entlang einer Linie II-11 in 1 gemacht worden sind; und
18 eine Querschnittsansicht, die eine integrierte Speicherschaltung darstellt, die einen selbstausrichtenden Kontakt aufweist, in Übereinstimmung mit Ausführungsformen der vorliegenden Erfindung.
Obgleich die Erfindung für zahlreiche Modifikationen und alternative Formen empfänglich ist, werden beispielhaft spezifische Ausführungsformen davon in der Zeichnung gezeigt, und im Folgenden hierin im Detail beschrieben. Es sollte jedoch verstanden werden, daß es nicht beabsichtigt ist, die Erfindung auf diese bestimmten offenbarten Formen zu limitieren, sondern im Gegenteil, daß die Erfindung all diese Modifikationen, Äquivalente und Alternativen, die in dem Inhalt und dem Umfang der Erfindung fallen, wie sie durch die Ansprüche beschrieben sind, abdeckt. In der Zeichnung ist die Dicke der Schichten zur Klarheit vergrößert. Gleiche Bezugszeichen beziehen sich in der Beschreibung durchgehend auf die gleichen Elemente. Überdies enthält jede hierin beschriebene und dargestellte Ausführungsform ebenso ihre Ausführungsform des komplementären Leitungstyps. Es sollte ebenso verstanden werden, daß wenn eine Schicht oder ein Bereich als „auf" anderen Schicht, Bereich oder Substrat bezeichnet wird, diese direkt auf der anderen Schicht, Bereich oder Substrat liegen kann oder dazwischen liegende Schichten oder Bereiche vorhanden sein können. Wenn im Gegensatz dazu eine Schicht oder eine Region als „direkt auf" einer anderen Schicht, Bereich oder Substrat bezeichnet wird, sind keine dazwischen liegende Schichten oder Bereiche vorhanden.
Im Folgenden wird auf die 1, 8–13,14A, 14B, 15A, 15B, 16A, 16B, 17A, 17B und 18 Bezug genommen und es werden integrierte Schaltungen mit einer selbstausrichtenden Kontaktstruktur und Verfahren zu ihrer Herstellung in Übereinstimmung mit Ausführungsformen der vorliegen Erfindung beschrieben. In jeder der Figuren bezeichnen die Bezugszeichen „A" und „B" einen Speicherzellenbereich bzw. eine peripheren Schaltungsbereich. Die Speicherzellenbereiche A in 8–13, 14A, 15A, 16A und 17A sind Querschnittsansichten, die an einer Linie I-I in 1 gemacht worden sind und 14B, 15B, 16B und 17B sind Querschnittsansichten, die entlang einer Linie II-II in 1 gemacht worden sind. Um die Beschreibung zu vereinfachen, wird in dem peripheren Schaltungsbereich B ein einziger NMOS-Transistor dargestellt.
Im Folgenden wird auf die 8 Bezug genommen. Eine Isolationsschicht 53 ist an einem vorbestimmten Bereich eines Halbleitersubstrats 11, wie beispielsweise eines P-Typs-Siliciumstubstrat, ausgebildet, um aktive Bereiche zu bestimmen. Die Isolationsschicht 53 kann unter Verwendung einer Photomaske, auf welcher das aktive Bereichsmuster 1 in 1 gezeichnet ist, ausgebildet werden. Die Isolationsschicht 53 kann unter Verwendung eines herkömmlichen Isolationsverfahren, wie beispielsweise lokalen Siliziumoxidationsverfahren (LOCOS) oder einem Trench-Isolationsverfahren, ausgebildet werden. Als nächstes kann eine Gate-Isolationsschicht 55 auf der gesamten Oberfläche der resultierenden Struktur ausgebildet werden, wo die Isolationsschicht 53 ausgebildet worden ist. Die Gate-Isolationsschicht 55 kann unter Verwendung eines herkömmlichen thermischen Oxidationsverfahren ausgebildet werden. Eine Leitungsschicht 57 und eine Schutzschicht sind dann darauffolgend auf der gesamten Oberfläche der resultierenden Struktur ausgebildet, wo die Gate-Isolationsschicht 55 ausgebildet worden ist. Die Leitungsschicht 57 kann aus Polysilizium oder aus Metallsiliziden (metal polycide) hergestellt sein. Vorzugsweise wird die Schutzschicht durch aufeinanderfolgendes Stapeln einer Deckisolationsschicht und einer Hartmaskenschicht ausgebildet.
Alternativ kann die Schutzschicht ausschließlich die Deckisolationsschicht aufweisen. Die Deckisolationsschicht kann einen Isolator wie beispielsweise Siliziumnitrid (SiN) aufweisen, welcher einem Ätzen durch ein vorgegebenes Ätzmittel weniger zugänglich ist als Siliziumoxid (SiO₂), das als eine Zwischenschichtisolation verwendet werden kann. Die Hartmaskenschicht kann einen Isolator wie beispielsweise Siliziumoxid aufweisen, welches einem Ätzen mit einem vorgegebenen Ätzmittel mehr zugänglich als die Deckisolationsschicht ist.
Ein erstes Photolackmuster 63 ist dann auf der Schutzschicht unter Verwendung einer Photomaske, auf welcher das Wortleitungsmuster 3 in 1 gezeichnet ist, ausgebildet. Zu beachten ist, daß das erste Photolackmuster 63 ein Photolackmuster enthalten kann, das einen vorbestimmten Bereich des peripheren Schaltungsbereichs B abdeckt, wie in 8 gezeigt. Unter Verwendung des ersten Photolackmusters 63 als eine Ätzmaske wird die Schutzschicht zum Ausbilden eines Schutzschichtmusters auf einem vorbestimmten Bereich der Leitungsschicht 57 geätzt. Wie in 8 gezeigt, weist das Schutzschichtmuster Deckisolation 59a und 59b und Hartmaskenmuster 61a und 61b auf, welche nacheinander einer auf den anderen gestapelt sind. Weiterhin können die Schutzschichtmuster in dem Speicherzellenbereich A im wesentlichen parallel zueinander sein.
Im Folgenden wird auf 9 Bezug genommen. Das erste Photolackmuster 63 wird entfernt und dann wird unter Verwendung der Hartmaskenmuster 61a und 61b als Ätzmaske die Leitungsschicht 57 zum Ausbilden von parallelen Wortleitungen 57a, welche die aktiven Bereiche des Speicherzellenbereichs überqueren, und einer Gate-Elektrode 57b, welche den aktiven Bereich des peripheren Schaltungsbereichs B überqueren, geätzt. Obgleich der Ätzvorgang der Leitungsschicht typischerweise die Gate-Isolationsschicht 55 von den geätzten Bereichen entfernt, können Abschnitte der Gate-Isolationsschicht 55 auf dem Halbleitersubstrat 51 zwischen den Wortleitungen 57a und in der Nähe der Gate-Elektrode 57b übrig bleiben. Die Wortleitung 57a, das Deckisolationsschichtmuster 59a und das Hartmaskenmuster 61a, welche nacheinander in dem Speicherzellbereich A gestapelt worden sind, können eine Verbindungsleitung oder ein Wortleitungsmuster 62a gemeinsam aufweisen. In ähnlicher Weise können die Gate-Elektrode 57b, das Deckisolation 59b und das Hartmaskenmuster 61b, welche in dem peripheren Schaltungsbereich B nacheinander geschichtet sind, ein Gatemuster 62b gemeinsam ausbilden.
Unter Verwendung der Wortleitungsmuster 62a und dem Gatemuster 62b als eine Ionenimplantatmaske werden N-Typ-Störstellen, wie beispielsweise Phosphorionen, in die aktiven Bereiche mit einer niedrigen Dosis von ungefähr 1 × 10¹² bis 1 × 10¹⁴ Ionenatome/cm² implantiert, um die Halbleiterbereiche oder Störstellenbereiche 65, 65a und 65b mit einer niedrigen Konzentration (d.h. niedrig bzw. gering dotierte Störstellenbereiche) auszubilden. In dem Speicherzellbereich A korrespondiert der Störstellenbereich 65b mit einer niedrigen Konzentration, der in der Mitte des aktiven Bereichs ausgebildet ist, mit einem gemeinsamen Source-Bereich eines Paars von Zellentransistoren. Die Störstellenbereiche 65a mit einer niedrigen Konzentration entsprechen jeweiligen Source-Bereichen des Paars von Zellentransistoren. Eine Ätz-Stop-Schicht 67 ist dann auf der gesamten Oberfläche der resultierenden Struktur ausgebildet, wo die Störstellenbereiche 65, 65a, 65b mit einer niedrigen Konzentration ausgebildet sind.
Vorzugsweise bestehen die Ätz-Stop-Schicht 67 und die Deckisolation 58a und 59b aus dem gleichen Material, beispielsweise Siliziumnitrid (SiN).
Im Folgenden wird auf 10 Bezug genommen. Eine Opferisolationsschicht 69 ist auf der gesamten Oberfläche der resultierenden Struktur ausgebildet, um die Lückenbereiche zwischen den Wortleitungsmustern 62a aufzufüllen. Vorzugsweise besteht die Opferisolationsschicht 69 aus einem Isolationsmaterial, das eine gute Füllungseigenschaft aufweist, und ist bei einer Temperatur von 800°C oder weniger ausgebildet, um eine Verschlechterung der MOS Transistoren zu verhindern. Daher kann die Opferisolationsschicht 69 eine High-Density-Plasma-Oxidschicht (HDP-Schicht), eine Plasmaenhanced Tetraethyl-Ortho-Siliziumschicht (PE-TEOS) oder eine undotierte Siliziumglasschicht (USG-Schicht) aufweisen. Wenn die Opferisolationsschicht aus Borophosphatsilikatglas (BSPG) hergestellt ist, das bei einer Temperatur von ungefähr 850°C bis 950°C wieder geschmolzen (re-flowed) worden ist, können zum Verringern der Kanallänge der Transistoren die Störstellenbereiche 65, 64a und 65b mit einer niedrigen Konzentration rediffundiert werden. Die Opferisolationsschicht 69 ist daher zumeist bevorzugt aus einem HDP-Oxid hergestellt, das in der Lage ist, die engen und tiefen Lückenbereiche zwischen den Wortleitungsmustern 62a ohne Blasen bzw. Gitterfehlstellen bei einer Temperatur von 800°C oder weniger zu füllen.
Um das Phänomen zu vermeiden, bei welchem die Ätz-Stop-Schicht 67 sich von dem Substrat 51 während eines Ausbildens der Opferisolationsschicht 69 abhebt, ist die Ätz-Stop-Schicht 67 vorzugsweise bis zu einer Dicke von ungefähr 20 nm bis 100 nm ausgebildet. Obwohl die Ätz-Stop-Schicht 67 verglichen mit der herkömmlichen selbstausrichtenden Kontakttechnologie dicker sein kann, können der Kontaktfleckwiderstand und die Ausrichtungstoleranzen trotzdem verbessert werden, wie es hier im Folgenden beschrieben wird. Abgesehen von der mit der herkömmlichen selbstausrichtenden Kontakttechnologie verglichenen erhöhten Dicke der Ätz-Stop-Schicht 67 kann der Ionenimplantatvorgang zum Ausbilden von Störstellenbereichen 65, 65a und 65b mit einer niedrigen Konzentration nach einem Ausbilden der Ätz-Stop-Schicht 67 durchgeführt werden.
Im Folgenden wir auf die 11 Bezug genommen. Die Opferisolationsschicht 69 wird zum Ausbilden von ersten Opferisolationsmustern 69a in unteren Lückenbereichen zwischen den Wortleitungsmustern 62a zurückgeätzt. Vorzugsweise wird zum Zurückätzen der Opferisolationsschicht 69 ein isotropes Ätzverfahren, wie beispielsweise ein Naßätzverfahren, verwendet. Als Ergebnis des Ätzvorgangs ist die Ätz-Stop-Schicht 67 an den oberen Oberflächen und den oberen Seitenwänden der Wortleitungsmuster 62a freigelegt, wie es in 11 gezeigt ist. In dem peripheren Schaltungsbereich B ist ein zweites Opferisolationsschichtmuster 69b derart ausgebildet, daß die Ätz-Stop-Schicht 67 an der oberen Oberfläche und der oberen Seitenwand des Gatemusters 62b freigelegt ist. Zu beachten ist jedoch, daß wenn die Opferisolationsschicht 69 aus einem HDP-Oxid hergestellt ist, eine obere Oberfläche des ersten Opferisolationsschichtmusters 69a niedriger als eine obere Oberfläche des zweiten Opferisolationsschichtmusters 69b sein kann, wie es in 11 gezeigt ist. Dies kann durch ein Sputter-Ätz-Verfahren oder ein Abscheidungsverfahren verursacht sein, die abwechselnd und wiederholt während der Durchführung eines HDP-Verfahrens ausgeführt werden. Das Sputter-Ätz-Verfahren kann eine wirksamere Ätzeigenschaft in einem hervorstehenden Bereich als in einem ebenen Bereich aufweisen, wie es vorhergehend bereits erläutert wurde. Folglich kann eine HDP-Oxidschicht, die auf einem Bereich mit einer hohen Musterdichte (z.B. dem ersten Opferisolationsschichtmuster 69a in dem Speicherzellenbereich A) ausgebildet ist, dünner sein als die, die auf einem Bereich mit einer niedrigen Musterdichte (z.B. dem zweiten Opferisolationsschichtmuster 69b in dem peripheren Schaltungsbereich B) sein.
Eine konforme Abstandshalterisolationsschicht 71 wird dann auf der resultierenden Struktur ausgebildet, wo die ersten und zweiten Opferisolationsschichtmuster 69a und 69b ausgebildet sind. Vorzugsweise besteht die Abstandshalterisolationsschicht 71 und die Ätz-Stop-Schicht 67 aus dem gleichen Material, beispielsweise Siliziumnitrid (SiN). Im Folgenden wird auf 12 Bezug genommen. Die Abstandshalterisolationsschicht 71 kann zum Ausbilden von ersten oberen Abstandshalter 71a in einem oberen Lückenbereich zwischen einem Paar von Wortleitungsmustern 62a (d.h., auf den oberen Seitenwänden der Wortleitungsmuster 62a) isotrop geätzt werden. Außerdem ist ein zweiter oberer Abstandshalter 71b auf den oberen Seitenwänden des Gatemusters 62b ausgebildet. Ein zweites Photolackmuster 73 wird dann ausgebildet, welches den Speicherzellenbereich A abdeckt.
Im Folgenden wird auf 13 Bezug genommen. Unter Verwendung des in 12 gezeigten zweiten Photolackmusters als eine Ätzmaske werden zum Ausbilden eines Abstandshalters 75 auf jeder Seitenwand des Gatemusters 62b das zweite Opferisolationsschichtmuster 69b und die Ätz-Stop-Schicht 67 in dem peripheren Schaltungsbereich B nacheinander und anisotrop geätzt. Der Abstandshalter 75 besteht aus einer Ätz-Stop-Zwischenschicht 67b, die an der Seitenwand des Gatemusters 62b übrig geblieben ist, aus einem zweiten oberen Abstandshalter 71b, welcher an der oberen Seitenwand der Ätz-Stop-Zwischenschicht 67b ausgebildet ist, und aus einem Rest 69b' von der zweiten Opferisolationsschicht 69b, welche an der unteren Seitenwand der Ätz-Zwischenschicht 67a übrig geblieben ist, wie in 13 gezeigt.
Unter Verwendung des Gatemusters 62b und dem Abstandshalter 75 als Ionenimplantatmaske, sind Störstellenionen vom N-Typ, wie beispielsweise Arsen-(As)Ionen, in den aktiven Bereich des peripheren Schaltungsbereichs B implantiert worden, wodurch Störstellenbereiche 77 mit einer hohen Konzentration (d.h. hoch dotierter Bereich) auf gegenüberliegenden Seiten des Gatemusters 62b ausgebildet worden sind. Vorzugsweise werden die Störstellen unter Verwendung einer hohen Dosis von ungefähr 1 × 10¹⁴ bis 1 × 10¹⁶ Ionenatomen/cm² implantiert. Nach dem Ausbilden der hoch dotierten Störstellenbereiche 77 wird das zweite Photolackmuster 73 entfernt.
Nach einem Entfernen des zweiten Photolackmusters 73 wird eine Zwischenschichtisolation 79 auf der gesamten Oberfläche der resultierenden Struktur ausgebildet. Die Zwischenschichtisolation 79 ist vorzugsweise aus dem gleichen Material wie die Opferisolationsschicht 69 hergestellt, die vorhergehend in Bezug auf 10 erläutert worden ist. Dies kann eine zusätzliche Diffusion in den niedrig dotierten Störstellenbereichen 65a und 65b und den LDD-Source/Drain-Bereichen 78 verringern.
Die Zwischenschichtisolation 79 kann dann eingeebnet werden. Vorteilhafterweise kann eine globale Stufendifferenz S2 zwischen dem Speicherzellbereich A und dem peripheren Schaltungsbereich B ausgebildet sein. Das heißt, ein Abstand von einer oberen Oberfläche der Zwischenschichtisolationen 79 zu dem Substrat 51 ist in dem Speicherzellenbereich A größer als er in dem peripheren Schaltungsbereich B ist. Diese Stufendifferenz S2 wird durch die ersten Opferisolationsschichtmuster 69a verursacht, die in den Lückenbereichen zwischen den Wortleitungsmustern 62a übrig geblieben sind.
Im Folgenden wird auf die 14a und 14b Bezug genommen. Ein drittes Photolackmuster 80 ist auf der Zwischenschichtisolation 79 in den peripheren Schaltungsbereich B unter Verwendung einer Photomaske ausgebildet, auf welcher die Kontaktmuster 5 in 1 gezeichnet sind. Unter Verwendung des dritten Photolackmusters 80, der ersten oberen Abstandshalter 71a und der Ätz-Stop-Schicht 67 als Ätzmasken, werden die Zwischenisolationsschicht 79 und die ersten Opferisolationsschichtmuster 69 zum Ausbilden von Öffnungen 81, die vorbestimmte Bereiche zwischen den Wortleitungsmustern 62a durchdringen, anisotrop geätzt. Vorteilhafterweise kann die Ätz-Stop-Schicht 67 dicker als die bei einer herkömmlichen selbstausrichtenden Kontakttechnologie (z.B. die Ätz-Stop-Schicht 27 in 3) verwendete sein. Das Freilegen der niedrig dotierten Störstellenbereiche 65a und 65b kann daher auch dann vermieden werden, wenn eine Gleichförmigkeit und Selektivität des Ätzens während des anisotropen Ätzprozesses zum Ausbilden der Öffnungen 81 schwach bzw. gering sind. Außerdem kann ebenso ein Freilegen der Isolationsschicht 53 auch dann vermieden werden, wenn das dritte Photolackmuster 80 entlang der x-Achse in 1 fehlerhaft ausgerichtet ist.
Die ersten Opferisolationsschichtmuster 69a und die Zwischenschichtisolation 79, welche durch die Öffnungen 81 freigelegt ist, werden zum Vergrößern der Öffnungen 81 isotrop geätzt. Folglich können Reste 69a' von den ersten Opferisolations schichtmustern 69a an den unteren Seitenwänden der Wortleitungsmuster 62a in den unteren Lückenbereichen zwischen den Wortleitungsmustern 62a übrigbleiben. Alternativ können die ersten Opferisolationsschichtmuster 69a derart vollständig geätzt werden, daß die Ätz-Stop-Schicht 67 an den unteren Seitenwänden der Wortleitungsmuster 62a in den unteren Lückenbereichen zwischen den Wortleitungsmustern 62a freigelegt ist. Wie in 14b gezeigt ist die endgültige Breite W2 der vergrößerten Öffnung 81 größer als ihre ursprüngliche Breite W1, da die Breite der Reste des ersten Opferisolationsschichtmusters 69a' kleiner als die ersten oberen Abstandhalter 71a sind. Vorzugsweise wird unter Verwendung von Hydrofluoridsäure (HF) oder eines gepufferten Oxidätzmittels (BOE = buffered oxide etchant) durchgeführt.
Im Folgenden wird auf die 15a und 15b Bezug genommen. Das in den 14a und 14b gezeigte dritte Photolackmuster 80 ist entfernt. Die Ätz-Stop-Schicht 67, welche an dem Boden der Öffnungen 81 freigelegt ist, wird dann zum Ausbilden von selbstausrichtenden Kontaktflecköffnungen, die die niedrig dotierten Störstellenbereiche 65a und 65b freilegen, geätzt. Eine Ätz-Stop-Zwischenschicht 67a bleibt an den Seitenwänden der Wortleitungsmuster 62a übrig und liegt zwischen den Resten des Opferisolationsschichtmusters 69a' und dem Substrat 51. Obgleich die Isolationsschicht 53 durch die selbstausrichtenden Kontaktflecköffnungen, wie in 15b gezeigt, freigelegt werden kann, kann ein Überätzen der freigelegten Isolationsschicht 53 durch Verwenden eines Ätzmittels, daß die Ätz-Stop-Schicht 67 leichter als die Isolationsschicht 53 ätzt, trotzdem verringert werden. Auch wenn eine Fehlausrichtung während der photolithographischen Verfahren auftritt, die zum Ausbilden der Wortleitungsmuster 62a und der selbstausrichtenden Kontaktflecköffnungen verwendet werden, können vorteilhafterweise die Flächen der niedrig dotierten Störstellenbereiche 65a und 65b, die durch die selbstausrichtenden Kontaktöffnungen freigelegt sind, trotzdem größer als die durch die herkömmliche selbstausrichtende Kontakttechnologie vorgesehenen (Flächen) gemacht werden. Folglich kann der Kontaktfleckwiderstand verringert werden. Kehrt man zu 15a zurück, so ist dort eine Leitungsschicht 83 auf der gesamten Oberfläche der resultierenden Struktur ausgebildet, wo die selbstausrichtenden Lötaugenkontaktöffnungen ausgebildet sind.
Im Folgenden wird auf die 16a und 16b Bezug genommen. Die Leitungsschicht 83 und die Zwischenschichtisolation 79 werden solange zurückgeätzt, bis die Deckisolation 59a und die Wortleitungsmuster 62a freigelegt sind, wo durch ein leitendes erstes Material aus SiO₂ und ein zweites Material aus SiN 83a und 83b in den selbstausrichtenden Kontaktflecköffnungen ausgebildet sind. Wie es in 16a gezeigt ist, sind die leitenden Lötaugen 83a und 83b voneinander isoliert. Das auf die Leitungsschicht 83 und die Zwischenschichtisolation 79 angewendete Rückätzverfahren wird vorzugsweise unter Verwendung eines Chemisch-Mechanischen-Einebenungsverfahren (CMP-Verfahren) durchgeführt. In Übereinstimmung mit der vorliegenden Erfindung kann es möglich sein, die „Dishing"-Effekte in dem Speicherzellenbereich A zu verringern. Dies ist deshalb möglich, da ein Abstand von einer oberen Oberfläche der Zwischenschichtisolation 79 und dem Substrat 51. in dem Speicherzellenbereich A größer ist als er in dem peripheren Schaltungsbereich B ist, wie es vorhergehend bereits in Bezug auf 13 erläutert worden ist. Dementsprechend kann es möglich sein, nach einem Ausbilden der leitenden Materialien 83a und 83b die Freilegung der Wortleitungen 57a zu vermeiden. Das leitende Material 83b, welches elektrisch mit dem gemeinsamen Drain-Bereich 65b verbunden ist, kann ein Bitleitungskontaktfleck realisieren, und das leitende Material 83a, welches elektrisch mit dem Source-Bereich 65a verbunden ist, kann ein Speicherknotenpunkt-Kontaktfleck realisieren.
Um eine parasitäre Kapazität zwischen den leitenden Materialien 83a, 83b und den Wortleitungen 57a zu verringern, wird es bevorzugt, wenn beim Ätzen der ersten Opferisolationsschichtmuster 69a ein Rest 69a' unter den ersten oberen Abstandshaltern 71a übrig gelassen wird. Um überdies die parasitäre Kapazität zwischen der Wortleitung 57a und dem Deckisolation 59a zu verringern, überlappt das erste Opferisolationsschichtmuster 69a vorzugsweise eine Trennfläche zwischen der Wortleitung 57a und dem Deckisolation 59a.
Im Folgenden wird auf die 17a und 17b Bezug genommen. Eine erste obere Zwischenschichtisolation 85 ist auf der gesamten Oberfläche der resultierenden Struktur ausgebildet, wo die leitenden Materialien 83a und 83b ausgebildet sind. Obgleich nicht in 17a gezeigt, kann die erste obere Zwischenschichtisolation 85 zum Ausbilden von Bitleitungs-Kontaktöffungen, die das leitende Material 83b freilegen, gemustert werden. Eine Bitleitung kann dann unter Verwendung von herkömmlichen Verfahren ausgebildet werden. Als nächstes wird eine zweite obere Zwischenisolationsschicht 87 auf der gesamten Oberfläche der resultierenden Struktur ausgebildet, wo die Bitleitung ausgebildet worden ist. Die zweite und die erste obere Zwischenschichtisolation 87 und 85 werden zum Ausbilden von Speicherknoten-Kontaktöffnungen 89, die das leitende Material 83a der Speicherknoten freilegen, aufeinanderfolgen gemustert. Auch wenn die Speicherknoten-Kontaktöffnungen 89 in Bezug auf die leitenden Materialien 83a und 83b fehlerhaft ausgerichtet sind, kann die Wahrscheinlichkeit für die Freilegung der Wortleitungen 47a und der Zwischenschichtisolation 79 trotzdem verringert werden, da die vorliegende Erfindung die „Dishing"-Effekte während eines CMP-Ätzens der Leitungsschicht 83 und der Zwischenschichtisolation 79 verringert, wie es vorhergehend bereits im Bezug auf 16a und 16b erläutert worden ist.
Im Folgenden werden selbstausrichtende Kontaktstrukturen in Übereinstimmung mit der vorliegenden Erfindung erläutert und auf 18 Bezug genommen. Eine Vielzahl von isolierten Verbindungsleitungen 60 (z.B. eine Vielzahl von isolierten Wortleitungsmustern) werden auf dem Halbleitersubstrat 51 angeordnet. Die Vielzahl von Verbindungsleitungen 60 sind im wesentlichen zueinander parallel, wobei jede der Verbindungsleitungen 60 eine Verbindungsleitung (z.B. Wortleitung) 57a und ein Muster aus einer Schutzschicht 59a (z.B. Deckisolationsschicht) aufweist, die aufeinanderfolgend gestapelt bzw. geschichtet sind. Die Verbindungsleitung weist typischerweise ein leitendes Muster bzw. ein Leitungsmuster auf. Eine Isolationsschicht 55 kann zwischen jeder der Verbindungsleitungen 60 und dem Halbleitersubstrat 51 dazwischengelegt sein. Störstellenbereiche 65a und 65b mit einem zu dem Leitungstyp des Halbleitersubstrats unterschiedlichen Leitungstyp, sind in dem Halbleitersubstrat 51 zwischen der Vielzahl der Verbindungsleitungen 60 ausgebildet.
Die Seitenwände jeder der Verbindungsleitungen 60 sind mit einem Abstandshalter 75 bedeckt, welcher eine Ätz-Stop-Zwischenschicht 67a, einen Rest 69a' einer Opferisolationsschicht und einen oberen Abstandshalter 71a aufweist. Die Ätz-Stop-Zwischenschicht 67a ist direkt an den Seitenwänden des Verbindungsleitungen 60 angeordnet, wobei der Rest der Opferisolationsschicht 69a' und der obere Abstandshalter 71a jeweils auf der Ätz-Stop-Zwischenschicht 67a in den unteren Seitenwandbereichen bzw. oberen Seitenwandbereichen angeordnet ist. Weiterhin ist der ausgedehnte Abschnitt der Ätz-Stop-Zwischenschicht (etch-stop liner) 67a zwischen dem Rest 69a' der Opferisolationsschicht und dem Halbleitersubstrat angeordnet. Wie es in 18 gezeigt ist, ist eine Lücke zwischen einem Paar von Verbindungsleitungen 60 nahe dem Halbleitersubstrat 51 breiter und weiter entfernt von dem Halbleitersubstrat 51 enger. Vorteilhafterweise kann die freigelegte Fläche der Störstellenbereiche 65a und 65b vergrößert werden, wodurch ein verbesserter Kontaktlötaugenwiderstand und verbesserte Ausrichtungstoleranzen möglich sind. Schließlich werden die Lücken zwischen den Verbindungsleitungen 60 mit leitenden Lötaugen 83a und 83b gefüllt, welche jeweils elektrisch mit den Störstellenbereichen 65a bzw. 65b verbunden sind.
Aus dem Vorhergehenden ist es ohne weiteres ersichtlich, daß in Übereinstimmung mit der vorliegenden Erfindung durch Ausbilden der niedrig dotierten Störstellenbereiche 65a und 65b und der LDD-Source/Drain-Bereiche 78 in einem Halbleitersubstrat 51 und dann Ausbilden der Opferisolationsschicht 69 und der Zwischenschichtisolation 79 bei einer niedrigen Temperatur ein Hochleistungs-MOS-Transistor realisiert werden kann. Außerdem kann die Breite der selbstausrichtenden Kontaktöffnung nahe der niedrig dotierten Störstellenbereiche 65a und 65b ohne einem Beschädigen der Isolationsschicht 53 und der Störstellenbereiche 65a und 65b durch Verwendung eines Ätzmittels, das die Ätz-Stop-Schicht 67 leichter als die Isolationsschicht 53 und die Störstellenbereiche 65a und 65b ätzt, vergrößert werden. Folglich können die Ausrichtungstoleranzen der Wortleitungsmuster 62 und die Speicherknoten-Kontaktöffnungen 89 vergrößert werden und Übergangsleckstromeigenschaften verbessert werden.
Am Ende dieser detaillierten Beschreibung sollte es jedoch beachtet werden, daß verschiedene Variationen und Modifikationen bei dem bevorzugten Ausführungsformen möglich sind, ohne im wesentlichen von den Grundlagen der vorliegenden Erfindung abzuweichen. Alle diese Variationen und Modifikationen sollten daher als im Umfang der vorliegenden Erfindung enthalten verstanden, wie er durch die nachfolgenden Ansprüche bestimmt ist, enthalten sein.

Claims

Kontakt in einer integrierten Schaltungsvorrichtung mit einem Substrat (51) und – mit einer Mehrzahl von Verbindungsleitungen (62a, 62b) bestehend aus einer Gateisolationsschicht (55) auf dem Substrat (51), einer Leitungsschicht (57, 57a) und einer Deckisolation (59, 59a); und – mit Halbleiterbereichen (65, 65a, 65b) im Substrat (51) zwischen den Verbindungsleitungen (62a), – mit einer Ätzstopschicht (67) zumindest an Seitenwänden der Verbindungsleitungen (62a,62b) und auf dem Substrat (51); und – mit einer Zwischenschichtisolation (79, 85, 87) und mit elektrischen Kontakten (83a, 83b) durch die Zwischenschichtisolation (79, 85, 87) zu den Halbleiterbereichen (65, 65a, 65b); und – mit weiteren Isolationsschichten (69a', 69b', 71a, 71b) an der Ätzstopschicht (67) an den Verbindungsleitungen (62a,62b) dadurch gekennzeichnet, dass die an die Ätzstopschicht (67) an den Verbindungsleitungen (62a, 62b) angrenzenden weiteren Isolationsschichten (69a', 69b', 71a, 71b) in einem unteren Bereich zum Substrat hin aus einem ersten Material gebildet sind und im oberen Bereich aus einem zweiten Material, wobei das zweite Material eine größere Schichtdicke hat als das erste Material und das zweite Material eine überhängende Seitenwandisolation (71a, 71b) bildet.
Kontakt nach Anspruch 1, wobei die weiteren Isolationsschichten (69a', 69b) aus dem ersten Material gebildet sind, welches aus der Gruppe von High-Density-Plasma-Oxid (HDP-Oxid), Plasma-enhanced Tetraethyl-Orthosilikat (PE-TEOS) und undotiertes Silikatglas (USG) ausgewählt ist.
Kontakt nach Anspruch 1, wobei die weiteren Isolationsschichten (71a, 71b) aus dem zweiten Material gebildet sind, welches Siliziumnitrid (SiN) ist.
Kontakt nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die integrierte Schaltungsvorrichtung Speicherzellenbereiche (A) mit Paaren von Zellentransistoren, und periphere Schaltungsbereiche (B) in Form von NMOS Transistoren aufweist.
Kontakt nach Anspruch 1 oder 4, dadurch gekennzeichnet, dass die Verbindungsleitungen (62a, 62b) Wortleitungsmuster bilden.
Verfahren zum Ausbilden von Kontaktlöchern in einer integrierten Schaltungsvorrichtung mit den Schritten: – Bereitstellen eines Substrates (51) mit einer Mehrzahl von Verbindungsleitungen (62a, 62b) bestehend aus einer Gateisolationsschicht (55) auf dem Substrat (51), einer Leitungsschicht (57, 57a) und einer Deckisolation (59, 59a) und mit Halbleiter-bereichen (65, 65a, 65b) im Substrat (51) zwischen mindestens einem Paar der Verbindungsleitungen (62a); – Ausbilden einer Ätzstopschicht (67) auf der Oberfläche und den Seitenwänden zumindest des Paars der Verbindungsleitungen (62a) und dem Substrat (51); – Ausbilden einer Opferisolationsschicht (69) aus einem ersten Material auf der ganzen Oberfläche; – Selektives Rückätzen der Opferisolationsschicht (69) zum Freilegen der Ätzstopschicht (67) auf der Oberfläche und auf Teilen der Seitenwände des Paars von Verbindungsleitungen (62a); – Ausbilden von Seitenwandisolationen (71a, 71b) aus einem zweiten Material auf der Ätzstopschicht (67) an den freigelegten Seitenwänden des Paars von Verbindungsleitungen (62a) und auf der Opferisolationsschicht (69); – Selektives Ätzen der Opferisolationsschicht (69) unter Verwendung der Seitenwandisolationen (71a, 71b) als Ätzmaske, wobei durch Unterätzen der Seitenwandisolationen (71a, 71b) eine Vertiefung unterhalb der dann überhängenden Seitenwandisolationen (71a, 71b) gebildet wird.
Verfahren nach Anspruch 6, mit den weiteren anschließenden Schritten: – Ätzen der Ätzstopschicht (67) und Freilegen der Halbleiterbereiche (65, 65a, 65b); – Ausbilden der elektrischen Kontakte (83a, 83b) zu den Halbleiterbereichen (65, 65a, 65b) zwischen dem Paar von Verbindungsleitungen (62a).
Verfahren nach Anspruch 6, wobei das selektive Ätzen der Opferisolationsschicht (69) derart ausgeführt wird, dass Reste (69a', 69b) der Opferisolationsschicht (69) in einem unteren Lückenbereich zwischen Seitenwandisolation (71a, 71b) und dem Substrat erhalten bleiben.
Verfahren nach Anspruch 8, wobei das selektive Ätzen der Opferisolationsschicht (69) derart ausgeführt wird, dass auch die Reste (69a', 69b) der Opferisolationsschicht (69) entfernt werden.
Verfahren nach Anspruch 6, wobei die Ätzstopschicht (67) eine Dicke von 20nm bis 100nm aufweist.
Verfahren nach Anspruch 6, wobei die Ätzstopschicht (67) aus dem zweiten Material besteht.
Verfahren nach Anspruch 6, wobei das erste Material aus der Gruppe High-Density-Plasma-Oxid (HDP-Oxid), Plasma-enhanced Tetraethyl-Ortho-Silikat (PE-TEOS) und undo-tiertes Silikatglas (USG) ausgewählt ist.
Verfahren nach Anspruch 12, wobei das Ausbilden der Opferisolationschicht (69) bei einer Temperatur von weniger als ungefähr 800°C durchgeführt wird.
Verfahren nach Anspruch 6, wobei das zweite Material Siliziumnitrid (SiN) aufweist.
Verfahren nach Anspruch 6, wobei das selektive Rückätzen der Opferisolationsschicht (69) zum Freilegen der Ätzstopschicht (67) auf der Oberfläche und auf Teilen der Seitenwände des Paars von Verbindungsleitungen (62a) durch isotropes Ätzen erfolgt.
Verfahren nach Anspruch 6, wobei das selektive Ätzen der Opferisolationsschicht (69) unter Verwendung der Seitenwandisolationen (71a, 71b) als Ätzmaske durch anisotropes Ätzen erfolgt.