JP4360780B2 - 半導体装置の製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
この発明は、一般的には半導体装置の製造方法に関し、より特定的には、セルフアライン法で形成されたパッドコンタクトを備える半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の集積度が向上しメモリセルが微細化されるに伴い、配線に短絡させることなくフォトレジストマスクのみで配線の間隙にコンタクトを形成することが困難となってきている。配線と短絡することなく配線の間隙にコンタクトを形成する方法の一つとしてセルフアライン法が良く知られており、このような方法を用いた半導体素子の自己整合コンタクト技術が、特開２００１−２８４４５２に従来の技術として記載されている。
【０００３】
図４７から図５２は、特開２００１−２８４４５２に記載されている半導体素子の自己整合コンタクト技術の工程を示しており、図４７、図４８および図５０から図５２は断面図であり、図４９は平面図である。
【０００４】
図４７を参照して、ＡおよびＢで示されている領域はそれぞれ、ＤＲＡＭ（dynamic random-access memory）素子のメモリセル領域および周辺回路領域を示す。半導体基板１１１の所定領域に活性領域を限定する素子分離膜１１３を形成する。素子分離膜１１３が形成された半導体基板１１１上に、ゲート酸化膜１１５、導電体からなるワードライン１１７、キャッピング絶縁膜１１９およびハードマスクパターン１２１を順次形成する。キャッピング絶縁膜１１９およびハードマスクパターン１２１は、シリコン窒化膜およびシリコン酸化膜からなる。これにより、メモリセル領域および周辺回路領域には、ワードライン１１７、キャッピング絶縁膜１１９およびハードマスクパターン１２１から構成されるワードラインパターン１２３ａおよびワードラインパターン１２３ｂがそれぞれの領域に形成される。ワードラインパターン１２３ａおよび１２３ｂ、ならびに素子分離膜１１３をマスクとして、活性領域にｎ型不純物を注入し低濃度不純物領域１２４ａ、１２４ｂおよび１２４を形成する。
【０００５】
図４８を参照して、ワードラインパターン１２３ａおよび１２３ｂの側壁上にシリコン窒化膜からなるスペーサ１２５を形成する。周辺回路領域において、ワードラインパターン１２３ｂ、スペーサ１２５および素子分離膜１１３をマスクとして、ｎ型不純物を高注入量で注入しＬＤＤ型ソース／ドレイン領域１２６を形成する。半導体基板１１１、スペーサ１２５およびハードマスクパターン１２１を覆うように、後工程で形成される層間絶縁膜１２９に対して一定以上のエッチング選択比を有する絶縁膜としてのシリコン窒化膜からなるエッチング阻止膜１２７を形成する。エッチング阻止膜１２７を覆うように、たとえば高密度酸化膜からなる層間絶縁膜１２９を形成する。なお、高パターン密度のメモリセル領域上に相対的に薄い膜厚の層間絶縁膜１２９が形成される。
【０００６】
図４９は、半導体基板１１１のメモリセル領域を表面側から見た平面図である。図４９中のＬ−Ｌ線上に沿った断面が、図４７、図４８および図５０から図５２中に示すメモリセル領域の断面に相当する。図４９を参照して、半導体基板１１１に複数の活性領域１０１が形成されている。活性領域１０１を横切るように複数のワードラインパターン１２３ａが形成されている。層間絶縁膜１２９上にバー（ｂａｒ）形態のマスクパターン１０５を有するエッチングマスクを形成する。
【０００７】
図５０を参照して、マスクパターン１０５を有するエッチングマスクを使用して、層間絶縁膜１２９の異方性エッチングを行なう。続けて、エッチング阻止膜１２７をエッチングして自己整合パッドコンタクトホールＨ１およびＨ２を形成する。
【０００８】
図５１を参照して、自己整合パッドコンタクトホールＨ１およびＨ２を充填し、かつワードラインパターン１２３ａ上を覆うようにして、たとえばポリシリコンからなる導電膜１３１を形成する。
【０００９】
図５２を参照して、メモリセル領域のワードラインパターン１２３ａの上面部が露出されるまで、導電膜１３１および層間絶縁膜１２９を化学的機械研磨で全面エッチングする。これにより、メモリセル領域には導電性パッド１３１ａおよび１３１ｂが形成される。導電性パッド１３１ａおよび１３１ｂ、ならびにワードラインパターン１２３ａ上に上部層間絶縁膜１３３を形成する。上部層間絶縁膜１３３をパターニングして、導電性パッド１３１ａに達するストレージノードコンタクト１３５を形成する。
【００１０】
このようなセルフアライン法による自己整合コンタクト技術によれば、層間絶縁膜１２９の異方性エッチングを行なう工程において、エッチング阻止膜１２７は層間絶縁膜１２９に対して一定以上のエッチング選択比を有するため、ゲート配線のワードライン１１７はエッチング阻止膜１２７によりエッチングから保護される。さらに、エッチング阻止膜１２７をエッチングする工程の後においても、ゲート配線のワードライン１１７の頂面および両側面には、キャッピング絶縁膜１１９、ハードマスクパターン１２１およびスペーサ１２５が十分な厚さを有して残っている。このため、ゲート配線のワードライン１１７に短絡させることなく、自己整合パッドコンタクトホールＨ１およびＨ２内に導電性パッド１３１ａおよび１３１ｂを形成することができる。
【００１１】
また、上述の自己整合コンタクト技術の工程では、ワードラインパターン１２３ａの上面部が露出されるまで、導電膜１３１および層間絶縁膜１２９を化学的機械研磨で全面エッチングしている。このような工程により、各ワードラインパターン１２３ａの間に形成された導電性パッド１３１ａおよび１３１ｂは互いに電気的に分離され、パッドコンタクト間での短絡を防止することができる。
【００１２】
【発明が解決しようとする課題】
上述の自己整合コンタクト技術では、自己整合パッドコンタクトホールＨ１およびＨ２を形成する際に、化学的機械研磨で導電膜１３１および層間絶縁膜１２９を同時に研磨しなければならない。したがって、層間絶縁膜１２９の膜厚のばらつきを考慮してメモリセル領域のワードラインパターン１２３ａの上面部が露出される位置まで研磨を行なう必要がある。層間絶縁膜１２９の膜厚のばらつきが大きく所定の位置まで研磨を行なえなかった場合、ワードラインパターン１２３ａの上面部に導電膜１３１が残り、導電性パッド１３１ａおよび１３１ｂが互いに短絡するおそれがある。
【００１３】
また、所定の位置よりさらに低い位置まで研磨を行なった場合、保護膜であるキャッピング絶縁膜１１９およびハードマスクパターン１２１がすべて削れてワードライン１１７が露出するおそれがある。このようなワードライン１１７の露出により、ワードライン１１７と、導電性パッド１３１ａおよび１３１ｂとが短絡する。
【００１４】
特にメモリセルの微細化が進んでいる今日においては、ワードラインパターン１２３ａ間の距離は短くなっている。このような状況において、自己整合パッドコンタクトホールＨ１およびＨ２のアスペクト比を小さくするために、ワードラインパターン１２３ａの高さを可能な限り低く設定する必要がある。このため、キャッピング絶縁膜１１９およびハードマスクパターン１２１の膜厚は制約を受ける場合が多く、このような理由によりワードライン１１７と、導電性パッド１３１ａおよび１３１ｂとが短絡する危険性がさらに高まる。
【００１５】
そこで、この発明の目的は、上記の課題を解決することであり、パッドコンタクトとゲート配線とが短絡せず、かつパッドコンタクト同士が短絡しない構造を有する半導体装置の製造方法を提供することである。
【００１６】
【課題を解決するための手段】
この発明の１つの局面に従った半導体装置の製造方法は、平面的に規定されるメモリセル領域および周辺回路領域を有する半導体基板の主表面上で、メモリセル領域に複数のゲート電極を形成する工程と、ゲート電極の頂面と側面とを覆うゲート保護膜を形成する工程と、ゲート電極の両側に位置する半導体基板の主表面に、第１導電型の不純物領域を形成する工程と、半導体基板およびゲート保護膜を覆うように、所定のエッチャントを用いた場合にゲート保護膜よりエッチングされやすい層間絶縁膜を形成する工程と、ゲート保護膜の頂面が露出するまで層間絶縁膜を除去する工程と、露出したゲート保護膜の少なくとも一部分を露出させる開口部を有するマスク膜を層間絶縁膜上に形成する工程と、マスク膜をマスクとして層間絶縁膜とゲート保護膜とを所定のエッチャントを用いてエッチングし、不純物領域に達する孔であって、その孔を規定する側面の少なくとも一部がゲート保護膜により構成される孔を形成する工程と、孔を充填し、かつ層間絶縁膜を覆うように導電膜を形成する工程と、孔内に導電膜の一部分を残存させ、かつ導電膜の他の部分を除去することにより、孔内にパッドコンタクトを形成する工程とを備える。半導体装置の製造方法は、マスク膜を形成する前に、層間絶縁膜上に、層間絶縁膜と同一材質の絶縁膜を形成する工程をさらに備える。マスク膜を形成する工程は、マスク膜を絶縁膜上に形成する工程を含む。パッドコンタクトを形成する工程は、層間絶縁膜と同一材質の絶縁膜を除去し、ゲート保護膜の頂面から底面までの間で導電膜の研磨を停止する工程を含む。
【００１７】
このように構成された半導体装置の製造方法によれば、層間絶縁膜を形成した後にその層間絶縁膜をゲート保護膜の頂面が露出するまで除去している。このため、孔内に導電膜の一部分を残存させ、かつ導電膜の他の部分を除去する工程において、層間絶縁膜を除去することなく導電膜のみを除去すればよい。したがって、層間絶縁膜の膜厚のばらつきを考慮せずに導電膜の膜厚のばらつきのみを考慮して導電膜を除去することができる。これにより、層間絶縁膜の膜厚のばらつきが大きいことを理由に、孔内以外の部分に導電膜を残存させてしまい、隣り合うパッドコンタクト同士が短絡することを防止できる。また、同様の理由から、孔内の導電膜を除去する際にゲート電極の頂面上のゲート保護膜を全て除去してしまい、ゲート電極とパッドコンタクトとが短絡することを防止できる。
また、層間絶縁膜とゲート保護膜とをエッチングし、不純物領域に達する孔を形成する工程において、露出したゲート保護膜上には層間絶縁膜と同一材質の絶縁膜が形成されている。このようにエッチングの初期段階においてゲート保護膜が露出しておらず、ある程度エッチングが進んでからゲート保護膜が露出するように絶縁膜を形成しておくことによって、ゲート電極の頂面上に位置するゲート保護膜の削れ量を抑制することができる。これにより、ゲート電極とパッドコンタクトとが短絡することを防止できる。
【００１９】
この発明の別の局面に従った半導体装置の製造方法は、平面的に規定されるメモリセル領域および周辺回路領域を有する半導体基板の主表面上で、メモリセル領域に複数のゲート電極を形成する工程と、ゲート電極の頂面と側面とを覆うゲート保護膜を形成する工程と、ゲート電極の両側に位置する半導体基板の主表面に、第１導電型の不純物領域を形成する工程と、半導体基板およびゲート保護膜を覆うように、所定のエッチャントを用いた場合にゲート保護膜よりエッチングされやすい層間絶縁膜を形成する工程と、ゲート保護膜の頂面が露出するまで層間絶縁膜を除去する工程と、露出したゲート保護膜の少なくとも一部分を露出させる開口部を有するマスク膜を層間絶縁膜上に形成する工程と、マスク膜をマスクとして層間絶縁膜とゲート保護膜とを所定のエッチャントを用いてエッチングし、不純物領域に達する孔であって、その孔を規定する側面の少なくとも一部がゲート保護膜により構成される孔を形成する工程と、孔を充填し、かつ層間絶縁膜を覆うように導電膜を形成する工程と、孔内に導電膜の一部分を残存させ、かつ導電膜の他の部分を除去することにより、孔内にパッドコンタクトを形成する工程とを備える。マスク膜を層間絶縁膜上に形成する工程は、シリコンを含むマスク膜を層間絶縁膜上に形成する工程を含む。パッドコンタクトを形成する工程は、シリコンを含むマスク膜を除去し、ゲート保護膜の頂面から底面までの間で導電膜の研磨を停止する工程を含む。
このように構成された半導体装置の製造方法によれば、上記と同様の理由により、隣り合うパッドコンタクト同士が短絡することや、ゲート電極とパッドコンタクトとが短絡することを防止できる。また、シリコンを含むマスク膜をマスクとして層間絶縁膜とゲート保護膜とをエッチングし、不純物領域に達する孔を形成する。たとえば、不純物領域に達する孔を形成する工程で酸化膜である層間絶縁膜をエッチングする場合、シリコンを含むマスク膜は、感光性物質、ベース樹脂および有機溶剤からなる一般的なフォトレジストと比較して５倍程度もエッチングされにくい。また、フォトレジストをマスクとして用いた場合、エッチング中にマスクの側壁がエッチングされマスク膜に形成されている開口部が広がってしまう。結果、形成される不純物領域に達する孔の形状がテーパ−形状になるおそれがある。このようにシリコンを含むマスク膜をマスクとして用いることでマスク膜自身がエッチングされにくくなるので、形成される孔同士がつながったり、孔がテーパー形状に形成されることを防止できる。
【００２０】
また好ましくは、ゲート電極を形成する工程は、半導体基板の主表面上で、周辺回路領域に複数のゲート電極を形成する工程を含み、ゲート保護膜を形成する工程は、周辺回路領域に形成されたゲート電極の頂面と側面とを覆うゲート保護膜を形成する工程を含み、不純物領域を形成する工程は、周辺回路領域に形成されたゲート電極の両側に位置する半導体基板の主表面に、第１導電型の不純物領域を形成する工程を含み、層間絶縁膜を形成する工程は、半導体基板および周辺回路領域に形成されたゲート保護膜を覆うように、層間絶縁膜を形成する工程を含み、層間絶縁膜を除去する工程は、周辺回路領域に形成されたゲート保護膜の頂面が露出するまで層間絶縁膜を除去する工程を含み、マスク膜を形成する工程は、周辺回路領域に形成され、露出したゲート保護膜の少なくとも一部分を露出させる開口部を有するマスク膜を層間絶縁膜上に形成する工程を含み、孔を形成する工程は、マスク膜をマスクとして、層間絶縁膜と、周辺回路領域に形成されたゲート保護膜とを所定のエッチャントを用いてエッチングし、不純物領域に達する孔を形成する工程を含み、導電膜を形成する工程は、周辺回路領域に形成された孔を充填し、かつ層間絶縁膜を覆うように導電膜を形成する工程を含み、パッドコンタクトを形成する工程は、周辺回路領域に形成された孔内に導電膜の一部分を残存させ、かつ導電膜の他の部分を除去することにより、孔内にパッドコンタクトを形成する工程を含む。
【００２１】
このように構成された半導体装置の製造方法によれば、半導体基板の周辺回路領域においても、ゲート電極とパッドコンタクトとが短絡すること、およびパッドコンタクト同士が短絡することを防止することができる。また、半導体基板のメモリセル領域において第１導電型の半導体装置を製造する工程に並行して、周辺回路領域において第１導電型の半導体装置を製造する工程を進行しているので、半導体装置の製造工程を削減することができる。
【００２２】
また好ましくは、周辺回路領域に形成されるマスク膜の開口部の開口率を、メモリセル領域に形成されるマスク膜の開口部の開口率に近似させる。このように構成された半導体装置の製造方法によれば、所定領域、たとえば任意に選択した約１μｍ四方辺に囲まれた領域において、マスク膜に開口部が形成されている領域の割合である開口率（マスク膜に開口部が形成されている領域の面積／（１μｍ）2）が周辺回路領域とメモリセル領域とで近似している。一般的に、開口率が大きい場合と小さい場合とでは、エッチング選択比の大小またはテーパー角の大きさなどのエッチング特性が大きく変わる。たとえば、開口率が大きい場合所定の材質に対してエッチング選択比を大きくとることができるが、開口率が小さい場合エッチング選択比は小さくなる。このように周辺回路領域とメモリセル領域とでマスク膜の開口率を近似させることによって、エッチング条件を双方の領域で最適なものとして層間絶縁膜とゲート保護膜とをエッチングし、不純物領域に達する孔を形成することができる。
【００２３】
また好ましくは、層間絶縁膜を除去する工程において、層間絶縁膜を化学的機械研磨法により除去し、パッドコンタクトを形成する工程において、導電膜を化学的機械研磨法により除去する。このように構成された半導体装置の製造方法によれば、化学的機械研磨法により層間絶縁膜を除去した後における層間絶縁膜の表面の平坦性を向上させることができる。層間絶縁膜の表面の平坦性が優れていれば、その上に成膜される導電膜も、より平坦に形成される。これにより、導電膜の膜厚のばらつきをほとんど考慮しなくてもいいので、その後の工程で孔内以外の部分に導電膜を残存させたり、ゲート保護膜を全て除去してしまうことなく適切に導電膜を除去することができる。また、層間絶縁膜をゲート保護膜の頂面が露出するまで除去する際に、ゲート保護膜の頂面上に凹部が形成され、その凹部に導電膜が残存して隣り合うパッドコンタクト同士が短絡することを防止できる。さらに導電膜を化学的機械研磨法により除去しているので、ゲート保護膜の頂面上に導電膜が残存せず、かつゲート保護膜が全て除去されない適切な位置まで導電膜を除去することが容易となる。
【００２４】
【発明の実施の形態】
この発明の実施の形態について、図面を参照して説明する。
【００２５】
（実施の形態１）
図１は、この発明の実施の形態１における半導体装置を示す断面図である。図１を参照して、この発明の実施の形態１に従った半導体装置は、主表面１ａを有する半導体基板としてのシリコン基板１と、シリコン基板１の主表面１ａに形成された分離絶縁膜としての分離酸化膜２と、分離酸化膜２上に形成された第１のゲート電極としてのゲート電極４ａおよび４ｄと、シリコン基板１の主表面１ａ上に形成された第２のゲート電極としてのゲート電極４ｂおよび４ｃと、ゲート電極４ａ、４ｂ、４ｃおよび４ｄを覆うように形成されたゲート保護膜５と、分離酸化膜２上からゲート電極４ａおよび４ｄの側面にまで延在する絶縁膜１１と、絶縁膜１１を覆うように形成された層間絶縁膜１４と、ゲート電極４ａ、４ｂ、４ｃおよび４ｄの間に形成されたパッドコンタクト２１とを備える。
【００２６】
シリコン基板１の主表面１ａからパッドコンタクト２１の頂面２１ａまでの距離が、シリコン基板１の主表面１ａからゲート保護膜５の頂面５ａまでの距離以下となるように、パッドコンタクト２１の頂面２１ａと、ゲート保護膜５の頂面５ａとは同一平面に形成されている。
【００２７】
シリコン基板１の主表面１ａには、互いに距離を隔てて複数の分離酸化膜２が形成されている。シリコン基板１上には、シリコン酸化膜からなるゲート絶縁膜３を介してゲート電極４が形成されている。ゲート絶縁膜３の膜厚は２ｎｍから１０ｎｍ程度である。
【００２８】
ゲート電極４は、ゲート絶縁膜３上から順にポリシリコンなどからなる導電膜２５、および金属膜などからなる導電膜２６が積層して形成されている。導電膜２５および２６の膜厚はそれぞれ２０ｎｍから１５０ｎｍ程度である。シリコン基板１上で分離酸化膜２が形成されている領域である分離領域上には、ゲート電極４ａおよび４ｄが、シリコン基板１上で分離酸化膜２が形成されていない領域である活性領域上には、ゲート電極４ｂおよび４ｃが形成されている。隣り合うゲート電極４の間に位置するシリコン基板１の主表面１ａには、ｎ型の不純物領域７が相対的に浅く形成されている。
【００２９】
導電膜２６上には、窒化膜などからなる絶縁膜６が膜厚２０ｎｍから１００ｎｍ程度で形成されている。ゲート電極４および絶縁膜６の両側面には、窒化膜からなるサイドウォール９が形成されている。絶縁膜６およびサイドウォール９からゲート保護膜５が構成されている。隣り合うサイドウォール９の間に位置するシリコン基板１の主表面１ａには、ｎ型の不純物領域１０が相対的に深く形成されている。
【００３０】
ゲート電極４ｂおよび４ｃと対峙しないゲート電極４ａおよび４ｄの側面に位置するサイドウォール９から分離酸化膜２までを覆って延在するように、窒化膜などからなる絶縁膜１１が形成されている。
【００３１】
絶縁膜１１を覆うようにシリコン酸化膜からなる層間絶縁膜１４が形成されている。ゲート電極４ａ、４ｂ、４ｃおよび４ｄの間には、ｎ型の不純物領域７および１０に達するように形成されたパッドコンタクトホール１９が形成されている。パッドコンタクトホール１９は、側壁としてのサイドウォール９を含んで形成されている。このパッドコンタクトホール１９を充填するように、リンまたはヒ素などを注入したポリシリコンまたはアモルファスシリコンからなるパッドコンタクト２１が形成されている。ゲート保護膜５の頂面５ａ、パッドコンタクト２１の頂面２１ａおよび層間絶縁膜１４の頂面は同一平面にある。
【００３２】
ゲート保護膜５の頂面５ａ、パッドコンタクト２１の頂面２１ａおよび層間絶縁膜１４の頂面を覆うように、シリコン酸化膜からなる層間絶縁膜４１が形成されている。層間絶縁膜４１には、ゲート電極４ｂおよび４ｃの間に形成されたパッドコンタクト２１の頂面２１ａに達するビット線コンタクトホール４４が形成されている。ビット線コンタクトホール４４を充填し、かつ層間絶縁膜４１を覆うように金属膜４５および４６が順に堆積されており、所定形状のビット線が形成されている。
【００３３】
このように構成された半導体装置によれば、シリコン基板１の分離酸化膜２上であって、ゲート電極４ａおよび４ｄの側面側に位置する場所には、絶縁膜１１および層間絶縁膜１４が形成されている。これにより、ゲート電極４ａおよび４ｄから層間絶縁膜１４への電流のリークを防止することができる。また、分離酸化膜２と層間絶縁膜１４との間の電気的な接続を完全になくすことができる。
【００３４】
パッドコンタクト２１は、ゲート保護膜５によってゲート電極４と分離している。これにより、パッドコンタクト２１とゲート電極４とが短絡することはない。また、パッドコンタクト２１の頂面２１ａと、ゲート保護膜５の頂面５ａとは同一平面にある。このため、ゲート保護膜５の頂面５ａ上に導電膜は存在せず層間絶縁膜４１が覆っているので、隣り合うパッドコンタクト２１同士が短絡することはない。
【００３５】
次に、図１中で示す半導体装置の製造方法について説明する。図２から図１９は、図１に示す半導体装置の製造方法の各工程を示しており、図２から図９、および図１１から図１９は断面図であり、図１０は平面図である。
【００３６】
図２を参照して、シリコン基板１上には、メモリセル領域および周辺回路領域が規定されており、後に続く半導体装置の製造工程をメモリセル領域および周辺回路領域で同時に進行してゆく。なお、図中の周辺回路領域は、ｎ型のトランジスタが形成される領域を示しているものする。
【００３７】
シリコン基板１の主表面１ａに分離酸化膜２を熱酸化膜および酸化膜の埋込み法などにより形成する。分離酸化膜２によって分離領域が形成され、この分離領域以外の領域が活性領域となる。ゲート絶縁膜３を膜厚２ｎｍから１０ｎｍ程度で形成し、その上から配線となる導電膜２５および２６を形成する。
【００３８】
ゲート絶縁膜３は、熱酸化膜であるか、または減圧および常圧ＣＶＤ（chemical vapor deposition）法を用いて堆積したドープしていないシリコン酸化膜である。導電膜２５は、リン（Ｐ）、ヒ素（Ａｓ）またはホウ素（Ｂ）をドープしたポリシリコンまたはアモルファスシリコンによって形成する。導電膜２６は、窒化チタン（ＴｉＮ）またはタングステン（Ｗ）などの高融点金属膜、またはこれらのシリサイド膜によって形成する。
【００３９】
導電膜２６上に配線の保護を目的とする絶縁膜６を形成する。絶縁膜６は、酸化膜にＲＩＥ（reactive ion etching）法などのドライエッチングを行なった場合に一定以上の選択比を有する膜であり、窒化膜または窒化酸化膜、これらの重ね膜、もしくは酸化膜と窒化膜との２層膜から形成する。
【００４０】
所定の開口パターンを有するレジスト膜をマスクとして、絶縁膜６にＲＩＥ（reactive ion etching）法などのドライエッチングを行ない、絶縁膜６を所定のパターンに形成する。絶縁膜６をマスクとして、導電膜２５および２６にＲＩＥ法などのドライエッチングを行ない、所定形状のゲート電極４を形成する。なお、導電膜２５および２６に行なうエッチングは酸化膜に対して一定以上の選択比を有するので、ゲート絶縁膜３の途中でエッチングは止まりゲート絶縁膜３は残存する。
【００４１】
ゲート電極４上に形成された絶縁膜６をマスクとして、シリコン基板１の主表面１ａに注入量１×１０13／ｃｍ2から１×１０14／ｃｍ2でリンまたはヒ素などの不純物を注入し、ｎ型の不純物領域７を形成する。なお一般的には、次に熱酸化処理を行ない配線および基板上を熱酸化膜で覆う。
【００４２】
図３を参照して、シリコン基板１、ゲート電極４および絶縁膜６の両側面、ならびに絶縁膜６の頂面を覆うように、配線の側壁の保護を目的とする絶縁膜８を形成する。絶縁膜８は、酸化膜にＲＩＥ法などのドライエッチングを行なった場合に一定以上の選択比を有する膜で、窒化膜または窒化酸化膜で形成する。絶縁膜８の膜厚は１０ｎｍから１００ｎｍとする。
【００４３】
図４を参照して、絶縁膜８にドライエッチングを全面に行ない、サイドウォール９をゲート電極４および絶縁膜６の両側面に形成する。なお、絶縁膜８に行なうエッチングは酸化膜に対して一定以上の選択比を有するので、ゲート絶縁膜３の途中でエッチングは止まりゲート絶縁膜３は残存する。このサイドウォール９と絶縁膜６とがゲート保護膜５を構成する。
【００４４】
図５を参照して、絶縁膜６およびサイドウォール９をマスクとして、シリコン基板１の主表面１ａに注入量１×１０13／ｃｍ2から１×１０14／ｃｍ2でリンまたはヒ素などの不純物を注入し、ｎ型の不純物領域１０を形成する。この際、ｎ型の不純物領域７が形成される深さよりもｎ型の不純物領域１０が形成される深さの方が深くなるように、ｎ型の不純物領域１０を形成する。これにより、特にメモリセル領域における接合緩和、およびトランジスタのショートチャネル効果の抑制などの効果を得ることができる。
【００４５】
図６を参照して、シリコン基板１、サイドウォール９および絶縁膜６を覆うように、絶縁膜１１を形成する。絶縁膜１１は、酸化膜にＲＩＥ法などのドライエッチングを行なった場合に一定以上の選択比を有する膜で、窒化膜または窒化酸化膜で形成する。絶縁膜１１は、主にシリコン基板１の主表面１ａに形成された分離酸化膜２の保護を目的として形成されている。後に続く工程において、分離領域上の層間絶縁膜にも開口部が形成される場合があり、この際、絶縁膜１１によって分離酸化膜２がエッチングされるのを防ぐことができる。
【００４６】
図７を参照して、メモリセル領域全体で絶縁膜１１を覆うようにレジスト膜１３を形成する。周辺回路領域において、絶縁膜６、サイドウォール９および絶縁膜１１をマスクとして、シリコン基板１の主表面１ａに注入量１×１０14／ｃｍ2から１×１０15／ｃｍ2でリンまたはヒ素などの不純物を注入し、ｎ型の不純物領域１２を形成する。この際、ｎ型の不純物領域１０が形成される深さよりもｎ型の不純物領域１２が形成される深さの方が深くなるように、ｎ型の不純物領域１２を形成する。その後レジスト膜１３を除去する。
【００４７】
図８を参照して、絶縁膜１１を覆うようにして層間絶縁膜１４を膜厚３００ｎｍから１０００ｎｍで形成する。層間絶縁膜１４は、埋め込み特性および平坦性に優れていることから、リンおよびホウ素をドープしたシリコン酸化膜（ＰＢＴＥＯＳ）、またはリンをドープしたシリコン酸化膜（ＰＴＥＯＳ）などで形成する。配線間での埋め込み性および段差部での平坦性を向上させるために、層間絶縁膜１４に熱処理を行なう。
【００４８】
図９を参照して、化学的機械研磨法（ＣＭＰ；Chemical Mechanical Polishing）により、層間絶縁膜１４を絶縁膜６の頂面６ａが露出するまで研磨する。なお、本発明において、絶縁膜６の頂面６ａは、図２に示す工程で形成された絶縁膜６の頂面のみを意味するものではなく、本工程の研磨による研磨面として絶縁膜６の頂面６ａが形成され、この頂面６ａが露出すればよい。
【００４９】
図１０を参照して、図中のメモリセル領域および周辺回路領域のそれぞれに示されたＸＩ−ＸＩ線上に沿った断面が図１１に示す断面に相当する。シリコン基板１上には、活性領域５３と、ゲート電極４およびサイドウォール９からなるゲート配線５４が形成されている。
【００５０】
図１０および図１１を参照して、研磨された層間絶縁膜１４および絶縁膜６の頂面を覆うように、所定の開口パターンを有するレジスト膜１５を形成する。メモリセル領域において、レジスト膜１５は複数の不純物領域をまたぐように形成されたバー（ｂａｒ）形状の開口部１７を有し、周辺回路領域において、レジスト膜１５は不純物領域をまたぐように形成されたホール形状の開口部１８を有する。
【００５１】
図１２を参照して、レジスト膜１５をマスクとして、層間絶縁膜１４にＲＩＥ法などのドライエッチングを行なう。酸化膜である層間絶縁膜１４に行なうエッチングは窒化膜に対して一定以上の選択比を有するので、窒化膜である絶縁膜６および１１の途中でエッチングを止めることができる。メモリセル領域では、ホール形状ではなく開口部分が大きいバー形状の開口部１７がレジスト膜１５に形成されているため、エッチングの際の選択比を大きくすることができる。このため、メモリセルの微細化のため、ゲート配線間の距離がより狭く形成された場合であっても所望のエッチングを行なうことができる。
【００５２】
図１３を参照して、レジスト膜１５を除去した後、絶縁膜１１にＲＩＥ法などのドライエッチングを行ない残存している絶縁膜１１を除去する。隣接するゲート電極４の間には、サイドウォール９を側壁に有しシリコン基板１の不純物領域に達するパッドコンタクトホール１９が形成される。
【００５３】
図１４を参照して、パッドコンタクトホール１９を充填し、かつ層間絶縁膜１４および絶縁膜６を覆うように導電膜２０をＣＶＤ法により堆積する。導電膜２０は、リンまたはヒ素をドープしたポリシリコンまたはアモルファスシリコンで、膜厚を１００ｎｍから４００ｎｍ程度として形成する。
【００５４】
図１５を参照して、化学的機械研磨法によって、ゲート保護膜５の頂面５ａが形成されるまで導電膜２０を研磨する。つまり、絶縁膜６が残存するように絶縁膜６の頂面６ａから底面までの間で導電膜２０の研磨を止める。これにより、パッドコンタクトホール１９内にはパッドコンタクト２１が形成される。本工程により、ゲート保護膜５の頂面５ａ上には導電膜２０が残存せず、隣り合うパッドコンタクト２１同士が短絡することがない。
【００５５】
図１６を参照して、層間絶縁膜１４、パッドコンタクト２１および絶縁膜６を覆うようにシリコン酸化膜からなる層間絶縁膜４１を膜厚５０ｎｍから５００ｎｍで形成する。層間絶縁膜４１は、減圧および常圧ＣＶＤ法を用いて堆積したドープしていないシリコン酸化膜、またはリンおよびホウ素をドープしたシリコン酸化膜である。
【００５６】
図１７を参照して、層間絶縁膜４１上からビット線コンタクトを形成する所定の位置に開口部４３を設けたレジスト膜４２を形成する。
【００５７】
図１８を参照して、レジスト膜４２をマスクとして、層間絶縁膜４１にＲＩＥ法などのドライエッチングを行ない、ビット線コンタクトホール４４を形成する。
【００５８】
図１９を参照して、ビット線コンタクトホール４４を充填し、かつ層間絶縁膜４１を覆うように金属膜４５および４６を順に堆積する。金属膜４５は、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなり、膜厚２０ｎｍから１００ｎｍ程度で形成する。金属膜４６は、タングステン（Ｗ）などの高融点金属膜のシリサイド膜、これらの重ね膜、もしくはタングステン（Ｗ）またはアルミニウム（Ａｌ）などの導電性金属膜からなり、膜厚５０ｎｍから２００ｎｍ程度で形成する。その後、所定形状の開口パターンを有するレジスト膜を形成する。これをマスクとして金属膜４５および４６にＲＩＥ法などのドライエッチングを行ない、所望のビット線形状を形成する。
【００５９】
この発明の実施の形態１に従った半導体装置の製造方法は、平面的に規定されるメモリセル領域および周辺回路領域を有する半導体基板としてのシリコン基板１の主表面１ａ上で、メモリセル領域に複数のゲート電極４を形成する工程と、ゲート電極４の頂面と側面とを覆うゲート保護膜５を形成する工程と、ゲート電極４の両側に位置するシリコン基板１の主表面１ａに、第１導電型の不純物領域としてのｎ型の不純物領域７および１０を形成する工程と、シリコン基板１およびゲート保護膜５を覆うように、所定のエッチャントを用いた場合にゲート保護膜５よりエッチングされやすい層間絶縁膜１４を形成する工程と、ゲート保護膜５の頂面としての絶縁膜６の頂面６ａが露出するまで層間絶縁膜１４を除去する工程と、露出したゲート保護膜５の少なくとも一部分を露出させる開口部１７を有するマスク膜としてのレジスト膜１５を層間絶縁膜１４上に形成する工程と、レジスト膜１５をマスクとして層間絶縁膜１４とゲート保護膜５とを所定のエッチャントを用いてエッチングし、不純物領域７および１０に達する孔であって、その孔を規定する側面の少なくとも一部がゲート保護膜５により構成される孔としてのパッドコンタクトホール１９を形成する工程と、パッドコンタクトホール１９を充填し、かつ層間絶縁膜１４を覆うように導電膜２０を形成する工程と、パッドコンタクトホール１９内に導電膜２０の一部分を残存させ、かつ導電膜２０の他の部分を除去することにより、パッドコンタクトホール１９内にパッドコンタクト２１を形成する工程とを備える。
【００６０】
ゲート電極４を形成する工程は、シリコン基板１の主表面１ａ上で、周辺回路領域に複数のゲート電極４を形成する工程を含み、ゲート保護膜５を形成する工程は、周辺回路領域に形成されたゲート電極４の頂面と側面とを覆うゲート保護膜５を形成する工程を含み、ｎ型の不純物領域７および１０を形成する工程は、周辺回路領域に形成されたゲート電極４の両側に位置するシリコン基板１の主表面１ａに、第１導電型の不純物領域としてのｎ型の不純物領域７、１０および１２を形成する工程を含み、層間絶縁膜１４を形成する工程は、シリコン基板１および周辺回路領域に形成されたゲート保護膜５を覆うように、層間絶縁膜１４を形成する工程を含み、層間絶縁膜１４を除去する工程は、周辺回路領域に形成された絶縁膜６の頂面６ａが露出するまで層間絶縁膜１４を除去する工程を含み、レジスト膜１５を形成する工程は、周辺回路領域に形成され、露出したゲート保護膜５の少なくとも一部分を露出させる開口部１８を有するレジスト膜１５を層間絶縁膜１４上に形成する工程を含み、パッドコンタクトホール１９を形成する工程は、レジスト膜１５をマスクとして、層間絶縁膜１４と、周辺回路領域に形成されたゲート保護膜５とを所定のエッチャントを用いてエッチングし、不純物領域７、１０および１２に達するパッドコンタクトホール１９を形成する工程を含み、導電膜２０を形成する工程は、周辺回路領域に形成されたパッドコンタクトホール１９を充填し、かつ層間絶縁膜１４を覆うように導電膜２０を形成する工程を含み、パッドコンタクト２１を形成する工程は、周辺回路領域に形成されたパッドコンタクトホール１９内に導電膜２０の一部分を残存させ、かつ導電膜２０の他の部分を除去することにより、パッドコンタクトホール１９内にパッドコンタクト２１を形成する工程を含む。
【００６１】
層間絶縁膜１４を除去する工程において、層間絶縁膜１４を化学的機械研磨法により除去し、パッドコンタクト２１を形成する工程において、導電膜２０を化学的機械研磨法により除去する。
【００６２】
このように構成された半導体装置の製造方法によれば、導電膜２０を形成する前に一度層間絶縁膜１４を絶縁膜６の頂面６ａが露出するまで研磨しており、研磨後の層間絶縁膜１４の研磨面は平坦に形成されている。その後この研磨面上に導電膜２０を形成することで、導電膜２０の平坦性を向上させることができる。このため、導電膜２０を所定位置まで研磨する際に、層間絶縁膜１４の膜厚を考慮する必要はなく、平坦に形成された導電膜２０の膜厚のばらつきのみを考慮して研磨を行なえばよい。これにより、導電膜２０を所定位置まで研磨しなかったために層間絶縁膜１４上に導電膜２０が残存し、隣り合うパッドコンタクト２１同士が短絡することを防止できる。また、導電膜２０を所定位置よりさらに低い位置まで研磨して、ゲート電極４の頂面上の絶縁膜６を全て除去してしまいゲート電極４が露出するという事態を回避できる。これによりゲート電極４とパッドコンタクト２１とが短絡することを防止できる。また、化学的機械研磨法により層間絶縁膜１４を研磨することによって、絶縁膜６の頂面６ａに凹部が形成され、この凹部に導電膜２０が残存して隣り合うパッドコンタクト２１同士が短絡するという事態を回避できる。
【００６３】
なお、ゲート電極間の距離を短くしてメモリセル部の微細化を図る今日においては、配線間の埋め込み性を向上させるためパッドコンタクトホール１９の深さはあまり深くできない。これにより絶縁膜６の高さが制約を受けるため、上述のように絶縁膜６上に形成される膜の膜厚をほとんど考慮せずに、絶縁膜６の所定位置まで導電膜２０を除去できる工程を持つ半導体装置の製造方法が有用となる。
【００６４】
また、シリコン基板１のメモリセル領域においてｎ型の不純物領域を有する半導体装置を製造する工程に並行して、周辺回路領域においてｎ型の不純物領域を有する半導体装置を同時に製造しているため、半導体装置の製造工程を削減することができる。
【００６５】
（実施の形態２）
図２０から図２５は、この発明の実施の形態２において、図１に示す半導体装置の製造方法の工程を示す断面図である。実施の形態２における半導体装置の製造方法では、実施の形態１における半導体装置の製造方法の図２から図９に示す工程の後に、図２０から図２５に示す工程が続く。さらにこの後に、実施の形態１における半導体装置の製造方法の図１６から図１９に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【００６６】
図２０を参照して、層間絶縁膜１４および絶縁膜６を覆うようにシリコン酸化膜６１を膜厚５０ｎｍから１５０ｎｍで形成する。シリコン酸化膜６１は、減圧および常圧ＣＶＤ法を用いて堆積したドープしていないシリコン酸化膜、またはリンおよびホウ素をドープしたシリコン酸化膜である。
【００６７】
図２１を参照して、メモリセル領域でバー（ｂａｒ）形状の開口部６３を有し、周辺回路領域でホール形状の開口部６５を有するレジスト膜６２をシリコン酸化膜６１上に形成する。レジスト膜６２が有する開口部６３および６５の開口パターンは、実施の形態１において図１０および図１１に示すレジスト膜１５が有する開口部１７および１８の開口パターンと同一である。
【００６８】
図２２を参照して、レジスト膜６２をマスクとして、シリコン酸化膜６１および層間絶縁膜１４にＲＩＥ法などのドライエッチングを行なう。酸化膜である層間絶縁膜１４およびシリコン酸化膜６１に行なうエッチングは窒化膜に対して一定以上の選択比を有するので、窒化膜である絶縁膜６および１１の途中でエッチングを止めることができる。
【００６９】
図２３を参照して、レジスト膜６２を除去した後、絶縁膜１１にＲＩＥ法などのドライエッチングを行ない残存している絶縁膜１１を除去する。隣接するゲート電極４の間には、サイドウォール９を側壁に有しシリコン基板１の不純物領域に達するパッドコンタクトホール６７が形成される。
【００７０】
図２４を参照して、パッドコンタクトホール６７を充填し、かつ絶縁膜６およびシリコン酸化膜６１を覆うように導電膜６８をＣＶＤ法により堆積する。導電膜６８は、リンまたはヒ素をドープしたポリシリコンまたはアモルファスシリコンで、膜厚を１００ｎｍから４００ｎｍ程度として形成する。
【００７１】
図２５を参照して、化学的機械研磨法によって、ゲート保護膜５の頂面５ａが形成されるまで導電膜６８を研磨する。つまり、絶縁膜６が残存するように絶縁膜６の頂面６ａから底面までの間で導電膜６８の研磨を止める。この際、途中からシリコン酸化膜６１も同時に研磨することとなるが、化学的機械研磨の機械的な作用によりシリコン酸化膜６１をも研磨することができる。これにより、パッドコンタクトホール６７内にはパッドコンタクト２１が形成される。その後、実施の形態１における図１６に示す工程へと続く。
【００７２】
この発明の実施の形態２に従った半導体装置の製造方法は、マスク膜としてのレジスト膜６２を形成する前に、層間絶縁膜１４上に、層間絶縁膜１４と同一材質の絶縁膜としてのシリコン酸化膜６１を形成する工程をさらに備える。レジスト膜６２を形成する工程は、レジスト膜６２をシリコン酸化膜６１上に形成する工程を含む。
【００７３】
このように構成された半導体装置の製造方法によれば、実施の形態１に記載の効果を奏することができる。加えて実施の形態２では、レジスト膜６２をマスクとして、層間絶縁膜１４およびシリコン酸化膜６１にエッチングを行なう工程において、ゲート保護膜５上にはシリコン酸化膜６１が形成されている。このようにエッチングの初期段階においてゲート保護膜５が露出しておらず、ある程度エッチングが進行してからゲート保護膜５が露出するようにしておくことによって、ゲート電極４を覆うゲート保護膜５の削れ量を抑制することができる。これにより、ゲート電極４とパッドコンタクト２１とが短絡することを防止できる。また、パッドコンタクト２１を形成するため導電膜６８を研磨する際に、膜厚が大きく形成された層間絶縁膜１４を研磨する場合と比較すれば、膜厚を小さくして形成したシリコン酸化膜６１を研磨する方が膜厚のばらつきを考慮しなくて済む。
【００７４】
なお、たとえば層間絶縁膜１４とシリコン酸化膜６１に注入するリンおよびホウ素の注入量を変えるなどしておけば、層間絶縁膜１４とシリコン酸化膜６１とのエッチングレートに差を設けることができる。このため、パッドコンタクト２１を形成するため導電膜６８を研磨する工程において所定のスラリーを選択することによって、ゲート電極間に位置する層間絶縁膜１４を削れにくくすることができる。このため、層間絶縁膜１４の上面には凹部が形成されない。これにより、後に続く工程で、層間絶縁膜１４上で精度良くフォトリソグラフィを行なうことができる。
【００７５】
（実施の形態３）
図２６から図３２は、この発明の実施の形態３において、図１に示す半導体装置の製造方法の工程を示す断面図である。実施の形態３における半導体装置の製造方法では、実施の形態１における半導体装置の製造方法の図２から図９に示す工程の後に、図２６から図３２に示す工程が続く。さらにこの後に、実施の形態１における半導体装置の製造方法の図１６から図１９に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【００７６】
図２６を参照して、層間絶縁膜１４および絶縁膜６を覆うようにシリコン膜７１を膜厚５０ｎｍから２００ｎｍで形成する。シリコン膜７１は、ＣＶＤ法を用いて堆積したリンおよびヒ素などをドープしたポリシリコンまたはアモルファスシリコンである。
【００７７】
図２７を参照して、メモリセル領域でバー（ｂａｒ）形状の開口部７３を有し、周辺回路領域でホール形状の開口部７５を有するレジスト膜７２をシリコン膜７１上に形成する。レジスト膜７２が有する開口部７３および７５の開口パターンは、実施の形態１において図１０および図１１に示すレジスト膜１５が有する開口部１７および１８の開口パターンと同一である。
【００７８】
図２８を参照して、レジスト膜７２をマスクとして、シリコン膜７１にＲＩＥ法などのドライエッチングを行なう。シリコン膜７１に行なうエッチングは窒化膜および酸化膜に対して一定以上の選択比を有するので、絶縁膜６および層間絶縁膜１４の頂面でエッチングは止まる。
【００７９】
図２９を参照して、レジスト膜７２を除去した後、シリコン膜７１をマスクとして、層間絶縁膜１４にＲＩＥ法などのドライエッチングを行なう。酸化膜である層間絶縁膜１４に行なうエッチングは窒化膜に対して一定以上の選択比を有するので、窒化膜である絶縁膜６および１１の途中でエッチングを止めることができる。
【００８０】
図３０を参照して、絶縁膜１１にＲＩＥ法などのドライエッチングを行ない残存している絶縁膜１１を除去する。隣接するゲート電極４の間には、サイドウォール９を側壁に有しシリコン基板１の不純物領域に達するパッドコンタクトホール７６が形成される。
【００８１】
図３１を参照して、パッドコンタクトホール７６を充填し、かつ絶縁膜６およびシリコン膜７１を覆うように導電膜７７をＣＶＤ法により堆積する。導電膜７７は、リンまたはヒ素をドープしたポリシリコンまたはアモルファスシリコンで、膜厚を１００ｎｍから４００ｎｍ程度として形成する。
【００８２】
図３２を参照して、化学的機械研磨法によって、ゲート保護膜５の頂面５ａが形成されるまで導電膜７７を研磨する。つまり、絶縁膜６が残存するように絶縁膜６の頂面６ａから底面までの間で導電膜７７の研磨を止める。これにより、パッドコンタクトホール７６内にはパッドコンタクト２１が形成される。その後、実施の形態１における図１６に示す工程へと続く。
【００８３】
この発明の実施の形態３に従った半導体装置の製造方法は、マスク膜を層間絶縁膜１４上に形成する工程は、シリコンを含むマスク膜としてのシリコン膜７１を層間絶縁膜１４上に形成する工程を含む。
【００８４】
このように構成された半導体装置の製造方法によれば、実施の形態１に記載の効果を奏することができる。加えて実施の形態３ではシリコン膜７１をマスクとして、層間絶縁膜１４にエッチングを行なっている。一般的に、酸化膜である層間絶縁膜をエッチングする場合、シリコン膜７１は、感光性物質、ベース樹脂および有機溶剤からなるフォトレジストと比較して５倍程度もエッチングされにくい。また、フォトレジストをマスクとして用いた場合、エッチング中にマスクの側壁がエッチングされマスク膜に形成されている開口部が広がってしまう。結果、形成されるパッドコンタクトホール７６の形状がテーパ−形状になるおそれがある。シリコン膜７１をマスク膜として用いることでマスク膜自身がエッチングされにくくなる。これにより、所望の形状を有するパッドコンタクトホール７６を形成することができる。
【００８５】
（実施の形態４）
図３３から図３８は、この発明の実施の形態４における半導体装置の製造方法の工程を示す断面図である。実施の形態４における半導体装置の製造方法では、実施の形態１の図１５に示す工程の後に図３３から図３８に示す工程が続く。
【００８６】
図３３に示す断面は、実施の形態１の図１５に示す断面に相当する。図３３を参照して、メモリセル領域、周辺回路領域でｎ型トランジスタが形成される領域、および周辺回路領域でｐ型トランジスタが形成される領域が示されている。周辺回路領域でｐ型トランジスタが形成される領域には、隣り合うゲート電極４の間に位置するシリコン基板１の主表面１ａに、ｐ型の不純物領域３１から３３がそれぞれ異なる深さで形成されている。このｐ型の不純物領域３１から３３は、実施の形態１における図２、図５および図７に示す工程において、以下に示す工程を同時に行なうことによって形成される。
【００８７】
図２を参照して、メモリセル領域、および周辺回路領域でｎ型トランジスタが形成される領域を覆うようにマスク膜としてのレジスト膜を形成する。このような状態で、周辺回路領域でｐ型トランジスタが形成される領域においてゲート電極４上に形成された絶縁膜６をマスクとして、シリコン基板１の主表面１ａに注入量１×１０13／ｃｍ2から１×１０14／ｃｍ2でホウ素（Ｂ）などの不純物を注入し、ｐ型の不純物領域３１を形成する。なお、実施の形態１においてｎ型の不純物領域７を形成する際、周辺回路領域でｐ型トランジスタが形成される領域には、マスク膜としてのレジスト膜が全体に形成されている。
【００８８】
図５を参照して、メモリセル領域、および周辺回路領域でｎ型トランジスタが形成される領域を覆うようにマスク膜としてのレジスト膜を形成する。このような状態で、周辺回路領域でｐ型トランジスタが形成される領域において絶縁膜６およびサイドウォール９をマスクとして、シリコン基板１の主表面１ａに注入量１×１０13／ｃｍ2から１×１０14／ｃｍ2でホウ素（Ｂ）などの不純物を注入し、ｐ型の不純物領域３２を形成する。この際、ｐ型の不純物領域３１が形成される深さよりもｐ型の不純物領域３２が形成される深さの方が深くなるように、ｐ型の不純物領域３２を形成する。なお、実施の形態１においてｎ型の不純物領域１０を形成する際に、周辺回路領域でｐ型トランジスタが形成される領域には、マスク膜としてのレジスト膜が全体に形成されている。
【００８９】
図７を参照して、メモリセル領域、および周辺回路領域でｎ型トランジスタが形成される領域を覆うようにマスク膜としてのレジスト膜を形成する。このような状態で、周辺回路領域でｐ型トランジスタが形成される領域において絶縁膜６、サイドウォール９および絶縁膜１１をマスクとして、シリコン基板１の主表面１ａに注入量１×１０14／ｃｍ2から１×１０15／ｃｍ2でホウ素などの不純物を注入し、ｐ型の不純物領域３３を形成する。この際、ｐ型の不純物領域３２が形成される深さよりもｐ型の不純物領域３３が形成される深さの方が深くなるように、ｐ型の不純物領域３３を形成する。なお、実施の形態１においてｎ型の不純物領域１２を形成する際に、周辺回路領域でｐ型トランジスタが形成される領域には、マスク膜としてのレジスト膜１３が全体に形成されている。
【００９０】
図３４を参照して、周辺回路領域でｐ型トランジスタが形成される領域の所定の位置に開口部８２を有するレジスト膜８１を形成する。開口部８２は、ｐ型の不純物領域３１から３３をまたぐようにホール形状に形成されている。
【００９１】
図３５を参照して、レジスト膜８１をマスクとして、層間絶縁膜１４にＲＩＥ法などのドライエッチングを行なう。酸化膜である層間絶縁膜１４に行なうエッチングは窒化膜に対して一定以上の選択比を有するので、窒化膜である絶縁膜６および１１の途中でエッチングを止めることができる。なお、このときメモリセル領域および周辺回路領域でｎ型トランジスタが形成される領域はレジスト膜８１によって全体が覆われているため、層間絶縁膜１４に行なうエッチングから保護されている。
【００９２】
図３６を参照して、レジスト膜８１を除去した後、絶縁膜１１にＲＩＥ法などのドライエッチングを行ない残存している絶縁膜１１を除去する。隣接するゲート電極４の間には、サイドウォール９を側壁に有しシリコン基板１のｐ型の不純物領域３１から３３に達するパッドコンタクトホール８３が形成される。
【００９３】
図３７を参照して、パッドコンタクトホール８３を充填し、かつ層間絶縁膜１４および絶縁膜６を覆うように導電膜８４をＣＶＤ法により堆積する。導電膜８４は、ホウ素などをドープしたポリシリコンまたはアモルファスシリコンで、膜厚を１００ｎｍから４００ｎｍ程度として形成する。
【００９４】
図３８を参照して、化学的機械研磨法によって、ゲート保護膜５の頂面５ｂが形成されるまで導電膜８４を研磨する。このゲート保護膜５の頂面５ｂは頂面５ａの位置よりも高くならないように形成される。つまり、絶縁膜６が残存するように絶縁膜６の頂面５ａから底面までの間で導電膜８４の研磨を止める。これにより、パッドコンタクトホール８３内にはパッドコンタクト８５が形成される。本工程により、ゲート保護膜５の頂面５ｂ上には導電膜８４が残存せず、パッドコンタクト間の短絡を防止できる。その後、実施の形態１における図１６から図１９に示す工程を行なうことによって、所定の位置にビット線を形成する。
【００９５】
なお、本実施の形態では、実施の形態１の図１５に示す工程の後に図３３から図３８に示す工程が続けたが、実施の形態２および３の図２５または図３２に示す工程の後に、図３３から図３８に示す工程を行なってもよい。
【００９６】
このように構成された半導体装置の製造方法によれば、周辺回路領域でｐ型トランジスタが形成される領域においても導電膜８４を形成する前に層間絶縁膜１４をゲート保護膜５の頂面５ａまで研磨しているので、パッドコンタクト間、およびパッドコンタクトとゲート電極との間において短絡が生じないパッドコンタクト８５を形成することができる。
【００９７】
（実施の形態５）
図３９から図４４は、この発明の実施の形態５における半導体装置の製造方法の工程を示す断面図である。実施の形態５における半導体装置の製造方法では、実施の形態４の図３３に示す工程の後に図３９から図４４に示す工程が続く。
【００９８】
図３９を参照して、層間絶縁膜１４および絶縁膜６を覆うようにシリコン酸化膜８８を膜厚５０ｎｍから１５０ｎｍで形成する。シリコン酸化膜８８は、減圧および常圧ＣＶＤ法を用いて堆積したドープしていないシリコン酸化膜、またはリンおよびホウ素をドープしたシリコン酸化膜である。
【００９９】
図４０を参照して、周辺回路領域でｐ型トランジスタが形成される領域の所定の位置に開口部９０を有するレジスト膜８９を形成する。開口部９０は、ｐ型の不純物領域３１から３３をまたぐようにホール形状に形成されている。
【０１００】
図４１を参照して、レジスト膜８９をマスクとして、シリコン酸化膜８８および層間絶縁膜１４にＲＩＥ法などのドライエッチングを行なう。酸化膜である層間絶縁膜１４およびシリコン酸化膜８８に行なうエッチングは窒化膜に対して一定以上の選択比を有するので、窒化膜である絶縁膜６および１１の途中でエッチングを止めることができる。なお、このときメモリセル領域および周辺回路領域でｎ型トランジスタが形成される領域はレジスト膜８９によって全体が覆われているため、シリコン酸化膜８８および層間絶縁膜１４に行なうエッチングから保護されている。
【０１０１】
図４２を参照して、レジスト膜８９を除去した後、絶縁膜１１にＲＩＥ法などのドライエッチングを行ない残存している絶縁膜１１を除去する。隣接するゲート電極４の間には、サイドウォール９を側壁に有しシリコン基板１のｐ型の不純物領域３１から３３に達するパッドコンタクトホール９１が形成される。
【０１０２】
図４３を参照して、パッドコンタクトホール９１を充填し、かつシリコン酸化膜８８および絶縁膜６を覆うように導電膜９２をＣＶＤ法により堆積する。導電膜９２は、ホウ素などを注入したポリシリコンまたはアモルファスシリコンで、膜厚を１００ｎｍから４００ｎｍ程度として形成する。
【０１０３】
図４４を参照して、化学的機械研磨法によって、ゲート保護膜５の頂面５ｂが形成されるまで導電膜９２を研磨する。このゲート保護膜５の頂面５ｂは頂面５ａの位置よりも高くならないように形成される。つまり、絶縁膜６が残存するように絶縁膜６の頂面５ａから底面までの間で導電膜９２の研磨を止める。これにより、パッドコンタクトホール９１内にはパッドコンタクト９３が形成される。本工程により、ゲート保護膜５の頂面５ｂ上には導電膜９２が残存せず、パッドコンタクト間の短絡を防止できる。その後、実施の形態１における図１６から図１９に示す工程を行なうことによって、所定の位置にビット線を形成する。
【０１０４】
このように構成された半導体装置の製造方法によれば、実施の形態４に記載の効果を奏することができる。加えて、実施の形態５ではレジスト膜８９をマスクとして、層間絶縁膜１４およびシリコン酸化膜８８のエッチングを行なう工程において、ゲート保護膜５上にはシリコン酸化膜８８が形成されている。このようにエッチングの初期段階においてゲート保護膜５が露出しておらず、ある程度エッチングが進行してからゲート保護膜５が露出するようにしておくことによって、ゲート電極４を覆うゲート保護膜５の削れ量を抑制することができる。これにより、周辺回路領域でｐ型トランジスタが形成される領域において、ゲート電極４とパッドコンタクト９３とが短絡することをさらに防止することができる。
【０１０５】
（実施の形態６）
図４５は、この発明の実施の形態６における半導体装置の製造方法の工程を示す平面図である。図４５は、実施の形態１において図１０中の周辺回路領域を示す平面図に相当する。実施の形態６における半導体装置の製造方法は、実施の形態１の図１０および図１１に示す工程において、周辺回路領域を覆うレジスト膜１５が有する開口部の開口パターンが、実施の形態１と異なる。
【０１０６】
図４５を参照して、周辺回路領域において所定の位置に形成された開口部９６を有するレジスト膜１５を形成する。開口部９６は、図１０中の周辺回路領域を示す平面図において、同列に並ぶ複数の開口部１８を互いにつなぐことによって形成される長円形状を有する。周辺回路領域およびメモリセル領域からそれぞれ任意に約１μｍ四方辺に囲まれた領域を選択する。メモリセル領域において選択された領域に含まれる開口部１７がその選択された領域に占める割合（開口部１７の面積／（１μｍ）2）と、周辺回路領域において選択された領域に含まれる開口部９６がその選択された領域に占める割合（開口部９６の面積／（１μｍ）2）とが近似するように、レジスト膜１５に開口部９６を形成する。なお、開口部９６の形状は、矩形などの任意の形状であってもよい。
【０１０７】
図４６は、図４５に示す半導体装置の製造方法の工程の変形例を示す平面図である。図４６を参照して、周辺回路領域において、活性領域５３上の所定の位置に形成されたホール形状の開口部１８を有し、かつ活性領域５３以外の領域である分離領域上の任意の位置に形成されたホール形状でダミー用の開口部９７を有するレジスト膜１５を形成する。周辺回路領域およびメモリセル領域からそれぞれ任意に約１μｍ四方辺に囲まれた領域を選択する。メモリセル領域において選択された領域に含まれる開口部１７がその選択された領域に占める割合（開口部１７の面積／（１μｍ）2）と、周辺回路領域において選択された領域に含まれる開口部１８および９７がその選択された領域に占める割合（開口部１８および９７の面積／（１μｍ）2）とが近似するように、レジスト膜１５に開口部１８および９７を形成する。
【０１０８】
この発明の実施の形態６に従った半導体装置の製造方法は、周辺回路領域に形成されるマスク膜としてのレジスト膜１５の開口部９６の開口率を、メモリセル領域に形成されるマスク膜としてのレジスト膜１５の開口部１７の開口率に近似させる。
【０１０９】
このように構成された半導体装置の製造方法によれば、周辺回路領域とメモリセル領域とでレジスト膜１５の開口率を近似させている。一般的に、レジスト膜１５の開口率が大きい場合と小さい場合とでは、エッチング選択比の大小またはテーパー角の大きさなどのエッチング特性が大きく変わる。たとえば、開口率が大きい場合、所定の材質に対してエッチング選択比を大きくとることができるが、開口率が小さい場合エッチング選択比は小さくなる。したがって、レジスト膜１５の開口率を異なる領域間で近似させることによって、周辺回路領域とメモリセル領域の双方の領域で最適なエッチング条件としてパッドコンタクト２１を形成することができる。
【０１１０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１１】
【発明の効果】
以上説明したように、この発明に従えば、パッドコンタクトとゲート配線とが短絡せず、かつパッドコンタクト同士が短絡しない構造を有する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１における半導体装置を示す断面図である。
【図２】 図１に示す半導体装置の製造方法の第１工程を示す断面図である。
【図３】 図１に示す半導体装置の製造方法の第２工程を示す断面図である。
【図４】 図１に示す半導体装置の製造方法の第３工程を示す断面図である。
【図５】 図１に示す半導体装置の製造方法の第４工程を示す断面図である。
【図６】 図１に示す半導体装置の製造方法の第５工程を示す断面図である。
【図７】 図１に示す半導体装置の製造方法の第６工程を示す断面図である。
【図８】 図１に示す半導体装置の製造方法の第７工程を示す断面図である。
【図９】 図１に示す半導体装置の製造方法の第８工程を示す断面図である。
【図１０】 図１に示す半導体装置の製造方法の第９工程を示す平面図である。
【図１１】 図１に示す半導体装置の製造方法の第９工程を示す断面図である。
【図１２】 図１に示す半導体装置の製造方法の第１０工程を示す断面図である。
【図１３】 図１に示す半導体装置の製造方法の第１１工程を示す断面図である。
【図１４】 図１に示す半導体装置の製造方法の第１２工程を示す断面図である。
【図１５】 図１に示す半導体装置の製造方法の第１３工程を示す断面図である。
【図１６】 図１に示す半導体装置の製造方法の第１４工程を示す断面図である。
【図１７】 図１に示す半導体装置の製造方法の第１５工程を示す断面図である。
【図１８】 図１に示す半導体装置の製造方法の第１６工程を示す断面図である。
【図１９】 図１に示す半導体装置の製造方法の第１７工程を示す断面図である。
【図２０】 この発明の実施の形態２において、図１に示す半導体装置の製造方法の第１工程を示す断面図である。
【図２１】 同実施の形態において、図１に示す半導体装置の製造方法の第２工程を示す断面図である。
【図２２】 同実施の形態において、図１に示す半導体装置の製造方法の第３工程を示す断面図である。
【図２３】 同実施の形態において、図１に示す半導体装置の製造方法の第４工程を示す断面図である。
【図２４】 同実施の形態において、図１に示す半導体装置の製造方法の第５工程を示す断面図である。
【図２５】 同実施の形態において、図１に示す半導体装置の製造方法の第６工程を示す断面図である。
【図２６】 この発明の実施の形態３において、図１に示す半導体装置の製造方法の第１工程を示す断面図である。
【図２７】 同実施の形態において、図１に示す半導体装置の製造方法の第２工程を示す断面図である。
【図２８】 同実施の形態において、図１に示す半導体装置の製造方法の第３工程を示す断面図である。
【図２９】 同実施の形態において、図１に示す半導体装置の製造方法の第４工程を示す断面図である。
【図３０】 同実施の形態において、図１に示す半導体装置の製造方法の第５工程を示す断面図である。
【図３１】 同実施の形態において、図１に示す半導体装置の製造方法の第６工程を示す断面図である。
【図３２】 同実施の形態において、図１に示す半導体装置の製造方法の第７工程を示す断面図である。
【図３３】 この発明の実施の形態４における半導体装置の製造方法の第１工程を示す断面図である。
【図３４】 同実施の形態における半導体装置の製造方法の第２工程を示す断面図である。
【図３５】 同実施の形態における半導体装置の製造方法の第３工程を示す断面図である。
【図３６】 同実施の形態における半導体装置の製造方法の第４工程を示す断面図である。
【図３７】 同実施の形態における半導体装置の製造方法の第５工程を示す断面図である。
【図３８】 同実施の形態における半導体装置の製造方法の第６工程を示す断面図である。
【図３９】 この発明の実施の形態５における半導体装置の製造方法の第１工程を示す断面図である。
【図４０】 同実施の形態における半導体装置の製造方法の第２工程を示す断面図である。
【図４１】 同実施の形態における半導体装置の製造方法の第３工程を示す断面図である。
【図４２】 同実施の形態における半導体装置の製造方法の第４工程を示す断面図である。
【図４３】 同実施の形態における半導体装置の製造方法の第５工程を示す断面図である。
【図４４】 同実施の形態における半導体装置の製造方法の第６工程を示す断面図である。
【図４５】 この発明の実施の形態６における半導体装置の製造方法の工程を示す平面図である。
【図４６】 図４５に示す半導体装置の製造方法の工程の変形例を示す平面図である。
【図４７】 特開２００１−２８４４５２に記載されている半導体素子の自己整合コンタクト技術の第１工程を示す断面図である。
【図４８】 特開２００１−２８４４５２に記載されている半導体素子の自己整合コンタクト技術の第２工程を示す断面図である。
【図４９】 特開２００１−２８４４５２に記載されている半導体素子の自己整合コンタクト技術の第３工程を示す平面図である。
【図５０】 特開２００１−２８４４５２に記載されている半導体素子の自己整合コンタクト技術の第４工程を示す断面図である。
【図５１】 特開２００１−２８４４５２に記載されている半導体素子の自己整合コンタクト技術の第５工程を示す断面図である。
【図５２】 特開２００１−２８４４５２に記載されている半導体素子の自己整合コンタクト技術の第６工程を示す断面図である。
【符号の説明】
１ シリコン基板、２ 分離酸化膜、４ ゲート電極、５ ゲート保護膜、５ａ，５ｂ，６ａ，２１ａ 頂面、７，１０，１２ 不純物領域、１１ 絶縁膜、１４ 層間絶縁膜、１５，６２，７２ レジスト膜、１７，１８，６３，６５，７３，７５ 開口部、１９，６７，７６ パッドコンタクトホール、２０，６８，７７ 導電膜、２１ パッドコンタクト、６１ シリコン酸化膜、７１ シリコン膜。

Claims (5)

  1. 平面的に規定されるメモリセル領域および周辺回路領域を有する半導体基板の主表面上で、前記メモリセル領域に複数のゲート電極を形成する工程と、
    前記ゲート電極の頂面と側面とを覆うゲート保護膜を形成する工程と、
    前記ゲート電極の両側に位置する前記半導体基板の主表面に、第１導電型の不純物領域を形成する工程と、
    前記半導体基板および前記ゲート保護膜を覆うように、所定のエッチャントを用いた場合に前記ゲート保護膜よりエッチングされやすい層間絶縁膜を形成する工程と、
    前記ゲート保護膜の頂面が露出するまで前記層間絶縁膜を除去する工程と、
    露出した前記ゲート保護膜の少なくとも一部分を露出させる開口部を有するマスク膜を前記層間絶縁膜上に形成する工程と、
    前記マスク膜をマスクとして前記層間絶縁膜と前記ゲート保護膜とを前記所定のエッチャントを用いてエッチングし、前記不純物領域に達する孔であって、その孔を規定する側面の少なくとも一部が前記ゲート保護膜により構成される孔を形成する工程と、
    前記孔を充填し、かつ前記層間絶縁膜を覆うように導電膜を形成する工程と、
    前記孔内に前記導電膜の一部分を残存させ、かつ前記導電膜の他の部分を除去することにより、前記孔内にパッドコンタクトを形成する工程とを備え、
    前記マスク膜を形成する前に、前記層間絶縁膜上に、前記層間絶縁膜と同一材質の絶縁膜を形成する工程をさらに備え、
    前記マスク膜を形成する工程は、前記マスク膜を前記絶縁膜上に形成する工程を含み、
    前記パッドコンタクトを形成する工程は、前記層間絶縁膜と同一材質の絶縁膜を除去し、前記ゲート保護膜の頂面から底面までの間で前記導電膜の研磨を停止する工程を含む、半導体装置の製造方法。
  2. 平面的に規定されるメモリセル領域および周辺回路領域を有する半導体基板の主表面上で、前記メモリセル領域に複数のゲート電極を形成する工程と、
    前記ゲート電極の頂面と側面とを覆うゲート保護膜を形成する工程と、
    前記ゲート電極の両側に位置する前記半導体基板の主表面に、第１導電型の不純物領域を形成する工程と、
    前記半導体基板および前記ゲート保護膜を覆うように、所定のエッチャントを用いた場合に前記ゲート保護膜よりエッチングされやすい層間絶縁膜を形成する工程と、
    前記ゲート保護膜の頂面が露出するまで前記層間絶縁膜を除去する工程と、
    露出した前記ゲート保護膜の少なくとも一部分を露出させる開口部を有するマスク膜を前記層間絶縁膜上に形成する工程と、
    前記マスク膜をマスクとして前記層間絶縁膜と前記ゲート保護膜とを前記所定のエッチャントを用いてエッチングし、前記不純物領域に達する孔であって、その孔を規定する側面の少なくとも一部が前記ゲート保護膜により構成される孔を形成する工程と、
    前記孔を充填し、かつ前記層間絶縁膜を覆うように導電膜を形成する工程と、
    前記孔内に前記導電膜の一部分を残存させ、かつ前記導電膜の他の部分を除去することにより、前記孔内にパッドコンタクトを形成する工程とを備え、
    前記マスク膜を前記層間絶縁膜上に形成する工程は、シリコンを含む前記マスク膜を前記層間絶縁膜上に形成する工程を含み、
    前記パッドコンタクトを形成する工程は、前記シリコンを含むマスク膜を除去し、前記ゲート保護膜の頂面から底面までの間で前記導電膜の研磨を停止する工程を含む、半導体装置の製造方法。
  3. 前記ゲート電極を形成する工程は、前記半導体基板の主表面上で、前記周辺回路領域に複数のゲート電極を形成する工程を含み、
    前記ゲート保護膜を形成する工程は、前記周辺回路領域に形成された前記ゲート電極の頂面と側面とを覆うゲート保護膜を形成する工程を含み、
    前記不純物領域を形成する工程は、前記周辺回路領域に形成された前記ゲート電極の両側に位置する前記半導体基板の主表面に、第１導電型の不純物領域を形成する工程を含み、
    前記層間絶縁膜を形成する工程は、前記半導体基板および前記周辺回路領域に形成された前記ゲート保護膜を覆うように、前記層間絶縁膜を形成する工程を含み、
    前記層間絶縁膜を除去する工程は、前記周辺回路領域に形成された前記ゲート保護膜の頂面が露出するまで前記層間絶縁膜を除去する工程を含み、
    前記マスク膜を形成する工程は、前記周辺回路領域に形成され、露出した前記ゲート保護膜の少なくとも一部分を露出させる開口部を有するマスク膜を前記層間絶縁膜上に形成する工程を含み、
    前記孔を形成する工程は、前記マスク膜をマスクとして、前記層間絶縁膜と、前記周辺回路領域に形成された前記ゲート保護膜とを前記所定のエッチャントを用いてエッチングし、前記不純物領域に達する孔を形成する工程を含み、
    前記導電膜を形成する工程は、前記周辺回路領域に形成された前記孔を充填し、かつ前記層間絶縁膜を覆うように前記導電膜を形成する工程を含み、
    前記パッドコンタクトを形成する工程は、前記周辺回路領域に形成された前記孔内に前記導電膜の一部分を残存させ、かつ前記導電膜の他の部分を除去することにより、前記孔内にパッドコンタクトを形成する工程を含む、請求項１または２に記載の半導体装置の製造方法。
  4. 前記周辺回路領域に形成される前記マスク膜の開口部の開口率を、前記メモリセル領域に形成される前記マスク膜の開口部の開口率に近似させる、請求項３に記載の半導体装置の製造方法。
  5. 前記層間絶縁膜を除去する工程において、前記層間絶縁膜を化学的機械研磨法により除去し、前記パッドコンタクトを形成する工程において、前記導電膜を化学的機械研磨法により除去する、請求項１から４のいずれか１項に記載の半導体装置の製造方法。
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KR100441998B1 (ko) * 2002-07-06 2004-07-30 삼성전자주식회사 반도체 장치에서 셀프 얼라인 콘택홀 형성 방법
KR100751689B1 (ko) * 2006-04-06 2007-08-23 주식회사 하이닉스반도체 플래쉬 메모리 소자, 그 구동 방법 및 제조 방법
KR101406888B1 (ko) * 2007-12-13 2014-06-30 삼성전자주식회사 반도체 소자의 제조 방법
JP2011060989A (ja) * 2009-09-10 2011-03-24 Toshiba Corp 半導体装置の製造方法
FR2963161B1 (fr) * 2010-07-23 2012-08-24 Commissariat Energie Atomique Procede de realisation d?un circuit integre
JP2014011384A (ja) * 2012-07-02 2014-01-20 Toshiba Corp 半導体装置および半導体装置の製造方法
TWI658593B (zh) * 2015-08-10 2019-05-01 聯華電子股份有限公司 半導體裝置及其製作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5783471A (en) * 1992-10-30 1998-07-21 Catalyst Semiconductor, Inc. Structure and method for improved memory arrays and improved electrical contacts in semiconductor devices
JP2000082750A (ja) * 1998-07-10 2000-03-21 Oki Electric Ind Co Ltd 半導体装置の製造方法
JP3169901B2 (ja) 1998-07-30 2001-05-28 山形日本電気株式会社 レジストパターン構造および半導体装置の製造方法
KR100352909B1 (ko) 2000-03-17 2002-09-16 삼성전자 주식회사 반도체소자의 자기정렬 콘택 구조체 형성방법 및 그에의해 형성된 자기정렬 콘택 구조체
US6774429B2 (en) * 2000-08-10 2004-08-10 Matsushita Electric Industrial Co., Ltd. Hybrid semiconductor device with a poly-metal gate structure
JP2002064190A (ja) * 2000-08-18 2002-02-28 Mitsubishi Electric Corp 半導体装置
KR100378183B1 (ko) * 2000-09-18 2003-03-29 삼성전자주식회사 반도체 메모리 장치 및 그의 제조 방법
US6555450B2 (en) * 2000-10-04 2003-04-29 Samsung Electronics Co., Ltd. Contact forming method for semiconductor device
US6541361B2 (en) * 2001-06-27 2003-04-01 Lam Research Corp. Plasma enhanced method for increasing silicon-containing photoresist selectivity

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