JP3169901B2 - レジストパターン構造および半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＭＯＳトランジスタ
のソース・ドレイン領域に達する長手コンタクト孔を形
成するためのレジストパターン構造と、長手コンタクト
孔の形成方法とに関する。

【０００２】

【従来の技術】ＭＯＳトランジスタを含んでなる半導体
装置では、高集積化，高性能化等の要求に伴なって素子
の微細化が進展し、０．２５μｍデザインルールが実用
化段階に入り、さらには０．２μｍデザインルールによ
る検討も行なわれつつある。この０．２５μｍデザイン
ルールでは一般的にＫｒＦエキシマレーザ露光が採用さ
れ、この露光の解像力（標準的には２５０ｎｍ）を基準
にして製造方法が組み立てられている。０．２μｍデザ
インルールでは主としてＡｒＦエキシマレーザ露光によ
る検討が行なわれており、この露光の標準的な解像力で
ある１８０ｎｍをベースにして製法の開発が進められて
いる。

【０００３】このようなクォータミクロン以下のデザイ
ンルールを適用したＭＯＳトランジスタでは、ソース・
ドレイン領域のシート抵抗の低減が要求されることか
ら、通常、（少なくとも）ソース・ドレイン領域は拡散
層とその表面が高融点金属シリサイド層とからなる構造
が採用されている。また、コンタクト抵抗の上昇を抑制
する目的から、コンタクト孔には高融点金属膜からなる
コンタクトプラグが用いられている。

【０００４】ロジックを構成するＭＯＳトランジスタで
は、ゲート長（Ｌ），ゲート幅（Ｗ）およびコンタクト
孔の開口径は露光光の解像力で規定される最小加工寸法
が採用される場合が多い。しかしながら例えば（入力，
出力あるいは入出力）バッファ回路のように大きな駆動
電流が要求される回路を構成するＭＯＳトランジスタで
は、充分に大きなＷが必要であり、長手コンタクト孔と
称される矩形のコンタクト孔が用いられている。このよ
うに大きな駆動電流が要求される回路では、コンタクト
孔における電流の集中等を回避しなければならず、コン
タクト抵抗の上昇を抑制すなければならないことから、
これらの回路のコンタクト孔の形成に単純なかたちでの
微細化の適用は避けられている。

【０００５】半導体装置の平面模式図である図１２と図
１２（ｂ）におけるＸ−Ｘ線に対応した位置での半導体
装置の製造工程の断面模式図である図１３とを参照し
て、０．２５μｍデザインルールによるバッファ回路の
長手コンタクト孔に関連した半導体装置の製造方法（第
１の従来例）を説明する。

【０００６】例えばＰ型シリコン基板３０１の表面の素
子分離領域にはフィールド絶縁膜３０２が設けられ、素
子分離領域に囲まれた素子形成領域の表面にはゲート酸
化膜３０４が設けらている。素子分離領域は、Ｐ型シリ
コン基板３０１の表面に形成された例えば０．３μｍ程
度の深さの溝と、この溝を埋め込む（例えば０．３μｍ
の膜厚の酸化シリコン膜からなる）フィールド絶縁膜３
０２とからなる。ゲート酸化膜３０４の膜厚は数ｎｍ〜
１０ｎｍ程度である。素子形成領域の表面上にはゲート
酸化膜３０４を介してゲート電極が設けらている。例え
ばバッファ回路のような駆動電流の大きなＭＯＳトラン
ジスタは、素子形成領域３０３に形成される。素子形成
領域３０３の表面上には、ゲート電極３０５が設けられ
ている。ゲート電極の膜厚は２００ｎｍ〜３００ｎｍ程
度であり、ゲート電極３０５は例えば櫛形の姿態を有し
ている。

【０００７】ロジックを構成するＭＯＳトランジスタで
のゲート電極のＬ，Ｗは例えば０．２５μｍ，０．３μ
ｍ〜０．６μｍ程度である。一方、ゲート電極３０５で
は、Ｌが例えば０．５μｍ程度であり、分岐したＷは２
０μｍ〜１００μｍ強である。ゲート電極３０５のＬが
ロジックを構成するＭＯＳトランジスタでのゲート電極
のＬより広いのは静電破壊（ＥＳＤ）耐性を配慮したた
めであり、このためこのゲート電極３０５のＷは充分に
広い値が必要になる。例えばバッファ回路におけるＷの
値は、ボンディングパッドのサイズに対応した値の整数
倍に設定されている。素子形成領域３０３には、ゲート
電極３０５に自己整合的に例えばそれぞれ２つのＮ型拡
散層３０６ａ，３０６ｂが設けられている。Ｎ型拡散層
の接合の深さは例えば１５０ｎｍ程度である。ゲート電
極３０５を含めて、ゲート電極の側面は例えば酸化シリ
コン膜からなる絶縁膜サイドウォールスペーサ３０７に
より覆われている。

【０００８】Ｎ型拡散層３０６ａ，３０６ｂ等の表面に
は、絶縁膜スペーサ３０７に自己整合的に例えばチタン
シリサイド層が設けられている。素子形成領域３０３で
のＮ型拡散層３０６ａの表面には、絶縁膜サイドウォー
ルスペーサ３０７に自己整合的にチタンシリサイド層３
０８ａ，３０８ｂが設けられている。同様に、素子形成
領域３０３でのＮ型拡散層３０６ｂの表面には、絶縁膜
サイドウォールスペーサ３０７に自己整合的にチタンシ
リサイド層３０８ｂ，３０８ａが設けられている。この
ＭＯＳトランジスタにおいて、ソース領域３０９ａはＮ
型拡散層３０６ａとチタンシリサイド層３０８ａとから
構成され、ソース領域３０９ｂはＮ型拡散層３０６ａと
チタンシリサイド層３０８ｂとから構成され、ドレイン
領域３１０ａはＮ型拡散層３０６ｂとチタンシリサイド
層３０８ｂとから構成され、ドレイン領域３１０ｂはＮ
型拡散層３０６ｂとチタンシリサイド層３０８ａとから
構成されている。ソース領域３０９ａを介したゲート電
極３０５とフィールド絶縁膜３０２との間隔，ソース領
域３０９ｂを介したゲート電極３０５間の間隔，ドレイ
ン領域３１０ａを介したゲート電極３０５間の間隔，ド
レイン領域３１０ｂを介したゲート電極３０５とフィー
ルド絶縁膜３０２との間隔は、それぞれ例えば１．５μ
ｍ程度である。要求されるＥＳＤ耐性に対応して、ドレ
イン領域３１０ａを介したゲート電極３０５間の間隔，
ドレイン領域３１０ｂを介したゲート電極３０５とフィ
ールド絶縁膜３０２との間隔が、２．５μｍ，２．０μ
ｍ程度に設定されることもある。

【０００９】上記トランジスタを含めてフィールド絶縁
膜３０２の表面は酸化シリコン系絶縁膜からなる層間絶
縁膜３１１により覆われている。ソース領域３０９ａ等
の直上での層間絶縁膜３１１の膜厚は例えば８００ｎｍ
程度であり、層間絶縁膜３１１の上面は例えば化学機械
研磨（ＣＭＰ）により平坦化されている。

【００１０】層間絶縁膜３１１の表面を覆うポジ型のレ
ジスト膜３２０が形成される。このレジスト膜３２０は
例えば化学増幅型であり、これの膜厚は例えば７００ｎ
ｍ程度である。ＫｒＦエキシマレーザを用いてレジスト
膜３２０にステッパ露光され、さらにレジスト膜３２０
が現像されて、コンタクト孔形成用の開口パターンがレ
ジスト膜３２０に形成される。この露光，現像よる開口
パターンは、レチクルに対して１／５に縮小されてい
る。

【００１１】ロジックを構成するＭＯＳトランジスタに
対する開口パターンの開口径は０．２５μｍ〜０．３μ
ｍ程度であるが、上記駆動電流の大きなＭＯＳトランジ
スタのソース領域３０９ａ，３０９ｂおよびドレイン領
域３１０ａ，３１０ｂに対する現像段階での開口パター
ン３２１はそれぞれ矩形であり、これらの開口パターン
３２１は一対の短辺３２７と一対の長辺３２８とからな
る。短辺３２７および長辺３２８はそれぞれ直線線分か
らなる。一対の長辺３２８の間隔Ａは短辺３２７の長さ
に等しく、例えば０．５μｍである。一対の短辺３２７
の間隔Ｃは長辺３２８の長さに等しく、例えば１００μ
ｍ程度である。ゲート電極３０５と開口パターン３２１
との（平面に射影した）間隔は、ソース領域３０９ａ，
ドレイン領域３１０ａ等の抵抗値が低い状況のもとでの
ＥＳＤ耐性を配慮して、例えば０．５μｍ程度である。
間隔Ａの値がロジックを構成するＭＯＳトランジスタに
対する開口パターンの開口径より大きな値に設定するの
は、コンタクト抵抗のばらつきを抑制し，さらにこの値
を充分に低減するためである〔図１２（ａ）〕。

【００１２】開口パターン３２１を有したレジスト膜３
２０に対して、１１０℃で１２０秒間程度のポストベー
クが施される。これにより、ソース領域３０９ａおよび
ドレイン領域３１０ｂ，ドレイン領域３１０ａおよびソ
ース領域３１０ｂ直上の開口パターン３２１は、それぞ
れ開口パターン３２１ｂ，３２１ａとなる。開口パター
ン３２１ａは、概ね開口パターン３２１と同形であり、
ほぼ一対の短辺３２７および一対の長辺３２８ａからな
る。長辺３２８ａはほぼ長辺３２８に等しくなってい
る。開口パターン３２１ｂは、開口パターン３２１から
大きく変形し、一対の短辺３２７と長辺３２８ａと長辺
３２８ｂとからなる。開口パターン３２１ｂにおける長
辺３２８ａはゲート電極３０５側に位置し、長辺３２８
ａに対峙してフィールド絶縁膜３０２側に位置する長辺
３２８ｂはフィールド絶縁膜３０２側に湾曲している。
開口パターン３２１ｂにおける長辺３２８ａ並びに長辺
３２８ｂの中央部における両者の間隔Ｂは約０．８μｍ
（すなわち、この部分では約０．３μｍ程度ゲート電極
３０５と対峙する側に広げらている）となる。開口パタ
ーン３２１ｂがこのように変形するのはポストベースに
際してレジスト膜３２０が収縮するためであり、フィー
ルド絶縁膜３０２側に位置する長辺３２８ｂの変形が極
端なのはソース領域３０９ａ，ドレイン領域３１０ｂの
ゲート電極３０５に対峙する（フィールド絶縁膜３０２
の）側の近傍にはコンタクト孔が設けられないためであ
る〔図１２（ｂ）〕。

【００１３】なお（図示はしないが）、ロジックを構成
するＭＯＳトランジスタのソース・ドレイン領域等に達
するコンタクト孔を形成するための開口パターンは、そ
の近傍に他の開口パターンが存在しない場合でも、現像
段階での形状とポストベーク後の形状の間にほとんど変
化は認められない。

【００１４】これらの開口パターン３２１ａ，３２１ｂ
を有したレジスト膜３２０をマスクにして層間絶縁膜３
１１が異方性エッチングされて、ソース領域３０９ａお
よびドレイン領域３１０ｂにそれぞれ達する長手コンタ
クト孔３３１ｂと、ソース領域３０９ｂおよびドレイン
領域３１０ａにそれぞれ達する長手コンタクト孔３３１
ａとが形成される〔図１２（ｂ）〕。レジスト膜３２０
が剥離される〔図１３（ａ）〕。

【００１５】スパッタリングによるチタン膜に反応性ス
パッタリングによる窒化チタン膜が積層されてなる導電
性バリア膜３４１が全面に形成される。層間絶縁膜３１
１上面での導電性バリア膜３４１の膜厚は１３０ｎｍ程
度（この部分でのチタン膜および窒化チタン膜の膜厚は
それぞれ３０ｎｍ程度および１００ｎｍ程度）である。
一方、長手コンタクト孔３３１ａ，３３１ｂの底部にお
ける導電性バリア膜３４１の膜厚は層間絶縁膜３１１上
面での膜厚の数分の１から１０分の１程度である。ＷＦ
₆ をＨ₂ で還元したブランケット法により、層間絶縁膜
３１１上面上での膜厚が例えば６００ｎｍ程度タングス
テン膜３４２が全面に形成される〔図１３（ｂ）〕。

【００１６】タングステン膜３４２がエッチバックされ
て、長手コンタクト孔３３１ａ，３３１ｂにはタングス
テン膜からなるコンタクトプラグ３４２ａ，３４２ｂが
形成される。長手コンタクト孔３３１ａの底面はコンタ
クトプラグ３４２ａにより完全に覆われている。端部近
傍におる長手コンタクト孔３３１ｂの底面はコンタクト
プラグ３４２ｂにより覆われている。しかしながらこの
コンタクトプラグ３４２ｂは、長手コンタクト孔３３１
ｂの底面の全てを完全に覆ってはいない。特に長手コン
タクト孔３３１ｂの中央部を含んだ領域では、このコン
タクトプラグ３４２ｂは長手コンタクト孔３３１ｂの側
面をサイドウォールスペーサ状に覆っている。同時に、
ロジックを構成するＭＯＳトランジスタのソース・ドレ
インに達するコンタクト孔にもタングステン膜からなる
コンタクトプラグが形成される。このコンタクトプラグ
の上面が層間絶縁膜３１１の上面と一致している場合で
も、エッチバックの際のマイクロ・ローディング効果に
より、コンタクトプラグ３４２ａ，３４２ｂの上端は層
間絶縁膜３１１の上面より低い位置になる〔図１３
（ｃ）〕。

【００１７】上記第１の従来例では、ソース領域３０９
ａおよびドレイン領域３１０ｂに達する長手コンタク孔
３３１ｂの開口面積がソース領域３０９ｂおよびドレイ
ン領域３１０ａに達する長手コンタク孔３３１ａの（設
計目標値である）開口面積より広くなっている。特開平
６−５３１５９号公報には、半導体基板の表面にイオン
注入により形成する拡散層の抵抗値がレジスト膜の収縮
によりばらつくのを防止するために、平面形状において
矩形状の凹凸を有する長辺からなる（現像段階での）レ
ジストパターン構造が開示されている。この技術的思想
を長手コンタクト孔の形成のためのレジストパターン構
造に採用するならば、ソース領域３０９ａおよびドレイ
ン領域３１０ｂに達する長手コンタク孔の開口面積を、
ソース領域３０９ｂおよびドレイン領域３１０ａに達す
る長手コンタク孔の開口面積に近ずけることが可能にな
る。

【００１８】半導体装置の平面模式図である図１４と、
図１４（ｂ）におけるＸ₁ −Ｘ₁ 線およびＸ₂ −Ｘ₂ 線
に対応した位置での半導体装置の製造工程の断面模式図
である図１５および図１６とを参照して、上記特許公開
公報の技術的思想を採用した半導体装置の製造方法（第
２の従来例）を説明する。この第２の従来例も、０．２
５μｍデザインルールによるバッファ回路の長手コンタ
クト孔を例にして説明する。

【００１９】例えばＰ型シリコン基板３０１の表面の素
子分離領域にはフィールド絶縁膜３０２が設けられ、素
子分離領域に囲まれた素子形成領域の表面にはゲート酸
化膜３０４が設けらている。素子分離領域は、Ｐ型シリ
コン基板３０１の表面に形成された溝と、この溝を埋め
込むフィールド絶縁膜３０２とからなる。素子形成領域
３０３の表面上にはゲート酸化膜３０４を介して櫛形形
状のゲート電極が設けらている。ゲート電極３０５の側
面は例えば酸化シリコン膜からなる絶縁膜サイドウォー
ルスペーサ３０７により覆われている。ゲート電極３０
５に自己整合的にそれぞれ２つのＮ型拡散層３０６ａ，
３０６ｂが設けられている。

【００２０】Ｎ型拡散層３０６ａの表面には、絶縁膜サ
イドウォールスペーサ３０７に自己整合的にチタンシリ
サイド層３０８ａ，３０８ｂが設けられている。Ｎ型拡
散層３０６ｂの表面には、絶縁膜サイドウォールスペー
サ３０７に自己整合的にチタンシリサイド層３０８ｂ，
３０８ａが設けられている。ソース領域３０９ａはＮ型
拡散層３０６ａとチタンシリサイド層３０８ａとから構
成され、ソース領域３０９ｂはＮ型拡散層３０６ａとチ
タンシリサイド層３０８ｂとから構成され、ドレイン領
域３１０ａはＮ型拡散層３０６ｂとチタンシリサイド層
３０８ｂとから構成され、ドレイン領域３１０ｂはＮ型
拡散層３０６ｂとチタンシリサイド層３０８ａとから構
成されている。ソース領域３０９ａを介したゲート電極
３０５とフィールド絶縁膜３０２との間隔，ソース領域
３０９ｂを介したゲート電極３０５間の間隔，ドレイン
領域３１０ａを介したゲート電極３０５間の間隔，ドレ
イン領域３１０ｂを介したゲート電極３０５とフィール
ド絶縁膜３０２との間隔は、それぞれ例えば１．５μｍ
程度である。要求されるＥＳＤ耐性に対応して、ドレイ
ン領域３１０ａを介したゲート電極３０５間の間隔，ド
レイン領域３１０ｂを介したゲート電極３０５とフィー
ルド絶縁膜３０２との間隔が、２．５μｍ，２．０μｍ
程度に設定されることもある。

【００２１】ＭＯＳトランジスタを含めてフィールド絶
縁膜３０２の表面は酸化シリコン系絶縁膜からなる層間
絶縁膜３１１により覆われている。ソース領域３０９ａ
等の直上での層間絶縁膜３１１の膜厚は例えば８００ｎ
ｍ程度であり、層間絶縁膜３１１の上面は例えばＣＭＰ
により平坦化されている。

【００２２】層間絶縁膜３１１の表面を覆うポジ型で化
学増幅型のレジスト膜３２０が形成される。このレジス
ト膜３２０の膜厚は例えば７００ｎｍ程度である。Ｋｒ
Ｆエキシマレーザを用いてレジスト膜３２０にステッパ
露光され、さらにレジスト膜３２０が現像されて、コン
タクト孔形成用の開口パターン３２１，３２４等がレジ
スト膜３２０に形成される。この露光，現像よる開口パ
ターンは、レチクルに対して１／５に縮小されている。

【００２３】駆動電流の大きなＭＯＳトランジスタのソ
ース領域３０９ｂおよびドレイン領域３１０ａに対する
現像段階での開口パターン３２１はそれぞれ矩形であ
り、これらの開口パターン３２１は一対の短辺３２７と
一対の長辺３２８とからなる。短辺３２７および長辺３
２８はそれぞれ直線線分からなる。一対の長辺３２８の
間隔Ａ₀ は短辺３２７の長さに等しく、例えば０．５μ
ｍである。一対の短辺３２７の間隔Ｃは長辺３２８の長
さに等しく、例えば１００μｍ程度である。ゲート電極
３０５と開口パターン３２１との（平面に射影した）間
隔は、例えば０．５μｍ程度である。駆動電流の大きな
ＭＯＳトランジスタのソース領域３０９ａおよびドレイ
ン領域３１０ｂに対する現像段階での開口パターン３２
４は、一対の短辺３２７と一対の長辺３３０とからな
る。長辺３３０は（直線線分からなる）矩形形状の凹凸
が複数連なった姿態を有し、一対の長辺３２８の最大間
隔は間隔Ａ₀ に等しく、一対の長辺３２８の最小間隔Ａ
₁ は例えば０．３μｍである。ゲート電極３０５と開口
パターン３２４との（平面に射影した）最小間隔は、例
えば０．５μｍ程度である〔図１４（ａ）〕。

【００２４】開口パターン３２１，３２４を有したレジ
スト膜３２０に対して、１１０℃で１２０秒間程度のポ
ストベークが施される。これにより、ソース領域３０９
ａおよびドレイン領域３１０ｂ，ドレイン領域３１０ａ
およびソース領域３１０ｂ直上の開口パターン３２１
は、それぞれ開口パターン３２４ｂ，３２１ａとなる。
開口パターン３２１ａは、概ね開口パターン３２１と同
形であり、ほぼ一対の短辺３２７および一対の長辺３２
８ａからなる。長辺３２８ａはほぼ長辺３２８に等しく
なっている。開口パターン３２４ｂは、開口パターン３
２４から大きく変形し、一対の短辺３２７と長辺３３０
ａと長辺３３０ｂとからなる。開口パターン３２４ｂに
おける長辺３３０ａはゲート電極３０５側に位置し、長
辺３３０ａに対峙してフィールド絶縁膜３０２側に位置
する長辺３３０ｂはフィールド絶縁膜３０２側に湾曲し
ている。開口パターン３２４ｂにおける長辺３３０ａ並
びに長辺３３０ｂの中央部における両者の最大間隔Ｂ₀
および最小間隔Ｂ₁ はそれぞれ約０．８μｍおよび約
０．６μｍとなる〔図１４（ｂ）〕。

【００２５】これらの開口パターン３２１ａ，３２４ｂ
を有したレジスト膜３２０をマスクにして層間絶縁膜３
１１が異方性エッチングされて、ソース領域３０９ａお
よびドレイン領域３１０ｂにそれぞれ達する長手コンタ
クト孔３３４ｂと、ソース領域３０９ｂおよびドレイン
領域３１０ａにそれぞれ達する長手コンタクト孔３３１
ａとが形成される〔図１４（ｂ）〕。レジスト膜３２０
が剥離される〔図１５（ａ），図１６（ａ）〕。

【００２６】スパッタリングによるチタン膜に反応性ス
パッタリングによる窒化チタン膜が積層されてなる導電
性バリア膜３４１が全面に形成される。層間絶縁膜３１
１上面での導電性バリア膜３４１の膜厚は１３０ｎｍ程
度（この部分でのチタン膜および窒化チタン膜の膜厚は
それぞれ３０ｎｍ程度および１００ｎｍ程度）である。
一方、長手コンタクト孔３３１ａ，３３４ｂの底部にお
ける導電性バリア膜３４１の膜厚は層間絶縁膜３１１上
面での膜厚の数分の１から１０分の１程度である。ＷＦ
₆ をＨ₂ で還元したブランケット法により、層間絶縁膜
３１１上面上での膜厚が例えば６００ｎｍ程度タングス
テン膜３４２が全面に形成される〔図１５（ｂ），図１
６（ｂ）〕。

【００２７】タングステン膜３４２がエッチバックされ
て、長手コンタクト孔３３１ａ，３３４ｂにはタングス
テン膜からなるコンタクトプラグ３４２ａ，３４２ｃが
形成される。長手コンタクト孔３３１ａの底面はコンタ
クトプラグ３４２ａにより完全に覆われている。端部近
傍におる長手コンタクト孔３３４ｂの底面はコンタクト
プラグ３４２ｃにより覆われている。しかしながらこの
コンタクトプラグ３４２ｃは、長手コンタクト孔３３４
ｂの底面の全てを完全に覆ってはいない。特に長手コン
タクト孔３３４ｂの中央部近傍では、このコンタクトプ
ラグ３４２ｂが長手コンタクト孔３３４ｂの側面をサイ
ドウォールスペーサ状に覆った領域が断続的に存在して
いる〔図１５（ｃ），図１６（ｃ）〕。

【００２８】

【発明が解決しようとする課題】上記第１の従来例に
は、２つの問題点がある。第１の問題点は、コンタクト
プラグ３４２ｂが長手コンタクト孔３３１ｂの底面を完
全に覆わていないことに帰因する。上述したように長手
コンタクト孔３３１ａ，３３１ｂの底部における導電性
バリア膜３４１の膜厚は薄くなっているため、コンタク
トプラグ３４２ｂの形成に際して長手コンタクト孔３３
１ｂの底部の導電性バリア膜３４１が露出もしくは除去
される。さらにはソース領域３０９ａ，ドレイン領域３
１０ｂのＮ型拡散層３０８ａの一部までも除去されるこ
とがある。長手コンタクト孔３３１ａ，３３１ｂにより
上層配線に接続されるＭＯＳトランジスタの接合リーク
が増大し，さらには接合耐圧が低下することになる。第
１の問題点は、主としてタングステン膜３４２の膜厚に
関連する。

【００２９】導電性バリア膜３４１を構成する窒化チタ
ン膜の存在によりタングステン膜３４２の層間絶縁膜３
１１に対する密着性は確保される。しかしながら導電性
バリア膜に窒化チタン膜が含まれていても、タングステ
ン膜３４２の膜厚が６００ｎｍより厚くなると、タング
ステン膜３４２の応力によりＰ型シリコン基板３０１が
反り、さらにはタングステン膜３４２自体にクラックが
発生して層間絶縁膜３１１から剥れやすくなる。上記ブ
ランケット法によるタングステン膜３４２の段差被覆性
は９０％程度で良好ではあるが、タングステン膜３４２
の表面にはコンタクト孔の形状を反映して窪みが形成さ
れる。タングステン膜３４１の膜厚が薄いと、この窪み
が深くなる。

【００３０】コンタクトプラグ３４２ａが長手コンタク
ト孔３３１ａの底部を覆うようにできるのは、タングス
テン膜３４２の膜厚が長手コンタクト孔３３１ａの長て
方向と直交した部分での間隔（ 間隔Ａ（＝０．５μ
ｍ））の値以上であるため、この長手コンタクト孔３３
１ａ上でのタングステン膜３４２の窪みが浅く，層間絶
縁膜３１１の上面にまで達していないためである。経験
上、コンタクトプラグを形成するための導電体膜の膜厚
が（ポストベーク後の）コンタクト孔の長辺の間隔以上
の値であるならば、このようになる。したがって、タン
グステン膜３４２の膜厚を上記開口パターン３２１ｂの
間隔Ｂ（ ０．８μｍ）程度にするならば、長手コンタ
クト孔３３１ｂに形成されるコンタクトプラグ３４２ｂ
が（コンタクトプラグ３４２ａと同様に）長手コンタク
ト孔３３１ｂの底部を覆うようになる。しかしながら上
述したように、タングステン膜３４２の膜厚は６００ｎ
ｍ以下であることが好ましい。

【００３１】上記第１の従来例の第２の問題点はＥＳＤ
耐性の劣化である。ソース領域３０９ａ，ドレイン領域
３１０ｂに達する長手コンタクト孔３３１ｂの開口面積
が設計目標値より大幅に大きくなることから、ソース領
域３０９ａ，ドレイン領域３１０ｂにおけるコンタクト
抵抗が低下して、これらの部分（特にドレイン領域３１
０ｂ）でのＥＳＤ耐性が劣化する要因となる。第２の問
題点は、ポストベークでのレジスト膜３２０の収縮に関
連する。

【００３２】上記第２の従来例においては、上記（第１
の従来例における）第１の問題点は多少緩和されるが完
全ではない。また、上記（第１の従来例における）第２
の問題点も未解決のままである。

【００３３】したがって本発明の目的は、新たなレジス
トパターン構造もしくは新たな半導体装置の製造方法の
提供より、長手コンタクト孔を有するＭＯＳトランジス
タにおいて、接合リークの増加および接合耐圧の低下を
抑制するとともに、設計目標値に近い値のコンタクト抵
抗を有して電流駆動能力の低下とＥＳＤ耐性の劣化とを
抑制することを可能にすることにある。

【００３４】

【課題を解決するための手段】本発明のレジストパター
ン構造の第１の態様は、ゲート幅が充分に広いＭＯＳト
ランジスタのソース・ドレイン領域に達する長手コンタ
クト孔の形成に用いるエッチングマスクとなるレジスト
膜の現像段階の開口パターンの構造であって、上記開口
パターンが一対の短辺と、ゲート電極側に位置してこの
ゲート電極に平行な直線からなる第１の長辺と、この第
１の長辺に対峙した素子分離領域の縁端部側に位置し
て，この第１の長辺側に湾曲してなる第２の長辺とから
なり、上記第１の長辺と上記第２の長辺とがこの開口パ
ターンの長手方向の中央部において最も近接しているこ
とを特徴とする。

【００３５】好ましくは、上記開口パターンの長手方向
の中央部における上記第１の長辺と上記第２の長辺との
間隔の最小値がこの開口パターンの形成に用いる露光光
の解像力に等しく、上記第２の長辺が上記第１の長辺に
平行な複数の線分およびこの第１の長辺に垂直な複数の
線分の組み合せによる階段形状により近似されている。
このとき、上記折線近似が上記第１の長辺に平行な複数
の線分およびこの第１の長辺に垂直な複数の線分の組み
合せによる階段形状によりなってもよい。さらに、上記
短辺の長さが、上記解像力より長く、６００ｎｍより短
かい。

【００３６】さらに好ましくは、上記ＭＯＳトランジス
タが櫛形のゲート電極を有し、上記ゲート電極に挟まれ
た上記ソース・ドレイン領域に達する第２の長手コンタ
クト孔の形成に用いる上記レジスト膜の現像段階の第２
の開口パターンが、一対の上記短辺と、一対の上記第１
の長辺とからなる。

【００３７】本発明の第１の半導体装置の製造方法は、
上記レジストパターン構造に関連するものであり、一導
電型のシリコン基板の表面に素子分離領域を形成し、こ
の素子分離領域に囲まれた素子形成領域３０３の表面に
ゲート酸化膜を形成し、このゲート酸化膜を介してこの
シリコン基板の表面上にゲート幅の充分に広いゲート電
極を形成し、このゲート電極に自己整合的にこの素子形
成領域に逆導電型の拡散層を形成し、これらのゲート電
極の側面を覆う絶縁膜サイドウォールスペーサを形成
し、これらの絶縁膜サイドウォールスペーサに自己整合
的に少なくともこれらの拡散層の表面に高融点金属シリ
サイド層を形成してこれらの拡散層とこれらの高融点金
属シリサイド層とからなるソース・ドレイン領域を形成
し、全面に酸化シリコン系絶縁膜からなる層間絶縁膜を
形成する工程と、上記層間絶縁膜の表面上にレジスト膜
を塗布し、所要のレチクルをマスクにしてこのレジスト
膜の露光し，現像して、一対の短辺と，上記ゲート電極
側に位置してこのゲート電極に平行な直線からなる第１
の長辺と，これらの第１の長辺に対峙した素子分離領域
の縁端部側に位置してこれらの第１の長辺側に湾曲して
なる第２の長辺とからなる開口パターンをこのレジスト
膜に形成する工程と、上記レジスト膜に熱処理（ポスト
ベーク）を施して、上記開口パターンを概ね矩形に変形
する工程と、上記レジスト膜をマスクにして上記層間絶
縁膜を異方性エッチングして、上記ソース・ドレイン領
域に達する長手コンタクト孔を形成する工程と、上記レ
ジスト膜を剥離し、全面に導電性バリア膜を形成し、六
弗化タングステンを水素で還元したブランケット法によ
るタングステン膜を全面に形成し、このタングステン膜
をエッチバックしてこのタングステン膜からなるコンタ
クトプラグを上記長手コンタクト孔に残置形成する工程
とを有することを特徴とする。

【００３８】好ましくは、上記レジスト膜が化学増幅型
のレジスト膜であり、上記露光がＫｒＦエキシマレーザ
露光もしくはＡｒＦエキシマレーザ露光である。また、
上記高融点金属シリサイド層が、チタンシリサイド層，
コバルトシリサイド層あるいはニッケルシリサイド層で
ある。さらに、上記導電性バリア膜の形成が、スパッタ
リングによりチタン膜を形成し、反応性スパッタリング
により窒化チタン膜を形成してなされる。さらにまた、
上記タングステン膜の膜厚が上記短辺の長さ以上，６０
０ｎｍ以下であり、このタングステン膜の上記エッチバ
ックが六弗化硫黄と一酸化炭素との混合ガスにより行な
われる。

【００３９】本発明の第２の半導体装置の製造方法は、
上記レジストパターン構造に係わらないものであり、一
導電型のシリコン基板の表面に素子分離領域を形成し、
この素子分離領域に囲まれた素子形成領域の表面にゲー
ト酸化膜を形成し、このゲート酸化膜を介してこのシリ
コン基板の表面上にゲート幅の充分に広いゲート電極を
形成し、このゲート電極に自己整合的にこの素子形成領
域に逆導電型の拡散層を形成し、このゲート電極の側面
を覆う絶縁膜サイドウォールスペーサを形成し、これら
の絶縁膜サイドウォールスペーサに自己整合的に少なく
ともこれらの拡散層の表面に高融点金属シリサイド層を
形成してこれらの拡散層とこれらの高融点金属シリサイ
ド層とからなるソース・ドレイン領域を形成し、全面に
酸化シリコン系絶縁膜からなる層間絶縁膜を形成する工
程と、上記層間絶縁膜の表面を覆う窒化シリコン膜を形
成する工程と、上記窒化シリコン膜を選択的にパターニ
ングして、上記素子分離領域縁端部近傍のこの層間絶縁
膜の表面上に、上記ゲート電極に平行な帯状の窒化シリ
コン膜パターンを残置する工程と、上記層間絶縁膜の表
面上にレジスト膜を塗布し、所要のレチクルをマスクに
してこのレジスト膜を露光し，現像して、上記ソース・
ドレイン領域の直上のこのレジスト膜には一対の第１の
短辺と，上記ゲート電極に平行な直線からなる一対の第
１の長辺とからなる第１の開口パターンを形成し、上記
窒化シリコン膜パターンの直上のこのレジスト膜には一
対の第２の短辺と，このゲート電極に平行な直線からな
る一対の第２の長辺とからなる第２の開口パターンを形
成する工程と、上記レジスト膜にポストベークを施し、
このレジスト膜をマスクにして上記層間絶縁膜を選択的
に異方性エッチングして、上記ソース・ドレイン領域に
達する長手コンタクト孔を形成する工程と、上記レジス
ト膜を剥離し、全面に導電性バリア膜を形成し、六弗化
タングステンを水素で還元したブランケット法によるタ
ングステン膜を全面に形成し、このタングステン膜をエ
ッチバックしてこのタングステン膜からなるコンタクト
プラグを上記長手コンタクト孔に残置形成する工程とを
有することを特徴とする。

【００４０】好ましくは、上記レジスト膜が化学増幅型
のレジスト膜であり、上記露光がＫｒＦエキシマレーザ
露光もしくはＡｒＦエキシマレーザ露光である。また、
上記高融点金属シリサイド層が、チタンシリサイド層，
コバルトシリサイド層あるいはニッケルシリサイド層で
ある。さらに、上記導電性バリア膜の形成が、スパッタ
リングによりチタン膜を形成し、反応性スパッタリング
により窒化チタン膜を形成してなされる。さらにまた、
上記タングステン膜の膜厚が上記短辺の長さ以上，６０
０ｎｍ以下であり、このタングステン膜の上記エッチバ
ックが六弗化硫黄と一酸化炭素との混合ガスにより行な
われる。

【００４１】さらに好ましくは、上記窒化シリコン膜パ
ターの形成のためのパターニングが三弗化窒素と塩素と
の混合ガスにより行なわれ、上記長手コンタクト孔の形
成のための異方性エッチングがオクタフルオロシクロブ
タンと一酸化炭素との混合ガスにより行なわれる。

【００４２】さらにまた好ましくは、上記窒化シリコン
膜パターンの縁端部と、上記第１の開口パターンから遠
い側の上記第２の長辺との最小間隔が、０．３μｍより
広くなっている。

【００４３】

【発明の実施の形態】本発明の実施の形態の説明に先だ
って、例えば上記第１の従来例におけるポストベークに
よるレジスト膜３２０の収縮に関連した本発明者等の実
験結果を以下に述べておく。

【００４４】図１７（ａ）は間隔Ａ＝０．５μｍの場合
に間隔Ｃを変数としたときの間隔Ｂの変化量を示すグラ
フであり、図１７（ｂ）は間隔Ｃ＝１００μｍの場合に
間隔Ａを変数としたときの間隔Ｂの変化量を示すグラフ
である。レジスト膜３２０の膜厚，ポストベークの条件
等は上述のとおりである。露光は、ＫｒＦエキシマレー
ザが主であるが、一部ＡｒＦエキシマレーザも利用して
いる。

【００４５】間隔Ｃ≧３０μｍでは間隔Ｂの変化量は大
きくなり、間隔Ｃ≧４０μｍでは間隔Ｂの変化量はほぼ
一定値（Ｂ−Ａ ０．３μｍ）に飽和する〔図１７
（ａ）〕。間隔Ａに対する間隔Ｂの変化量の依存性はほ
とんどない〔図１７（ｂ）〕。さらに、図示はしない
が、長手コンタクト孔の数μｍ以内の領域に、これと平
行に配置された長手コンタクト孔もしくは（通常のトラ
ンジスタに達する）コンタクト孔の高密度領域が存在し
ない場合には、ポストベークによるレジスト膜３２０の
収縮による開口パターンの変形を回避することはできな
い。

【００４６】次に、本発明について図面を参照して説明
する。

【００４７】本発明の第１の実施の形態は、新規のレジ
ストパターン構造により目的を達成するものであり、図
１７から得られた知見にもとずいている。このレジスト
パターンの特徴は、（ゲート幅が充分に広いＭＯＳトラ
ンジスタのソース・ドレイン領域に達する長手コンタク
ト孔の形成に用いるエッチングマスクとなるレジスト膜
の現像段階の開口パターンの構造において）ゲート電極
と素子分離領域とに挟まれた部分のソース・ドレイン領
域に達する長手コンタクト孔の形成用の現像段階の開口
パターンが、一対の短辺と、ゲート電極側に位置してゲ
ート電極に平行な直線からなる第１の長辺と、第１の長
辺に対峙した素子分離領域の縁端部側に位置して，第１
の長辺側に湾曲してなる第２の長辺とからなり、さら
に、第１の長辺と第２の長辺とが開口パターンの長手方
向の中央部において最も近接していることにある。

【００４８】半導体装置の製造工程の平面模式図である
図１および図２と、長手コンタクト孔の形成用の開口パ
ターンにおける短辺からの距離を変数としたときの対峙
する２つの長辺の間隔を示すグラフである図３と、図２
におけるＸ−Ｘ線に対応した位置での半導体装置の製造
工程の断面模式図である図４とを参照すると、０．２５
μｍデザインルールによるバッファ回路の長手コンタク
ト孔に関連した場合の本発明の第１の実施の形態の第１
の実施例は、以下のとおりになっている。

【００４９】例えばＰ型シリコン基板１０１の表面の素
子分離領域にはフィールド絶縁膜１０２が設けられ、素
子分離領域に囲まれた素子形成領域の表面にはゲート酸
化膜１０４が設けらている。素子分離領域は、Ｐ型シリ
コン基板１０１の表面に形成された例えば０．３μｍ程
度の深さの溝と、この溝を埋め込む（例えば０．３μｍ
の膜厚の酸化シリコン膜からなる）フィールド絶縁膜１
０２とからなる。ゲート酸化膜１０４の膜厚は数ｎｍ〜
１０ｎｍ程度である。素子形成領域の表面上にはゲート
酸化膜１０４を介してゲート電極が設けらている。例え
ば入力，出力，入出力等のバッファ回路のような駆動電
流の大きなＭＯＳトランジスタは、素子形成領域１０３
に形成される。素子形成領域１０３の表面上には、ゲー
ト電極１０５が設けられている。ゲート電極の膜厚は２
００ｎｍ〜３００ｎｍ程度であり、ゲート電極１０５は
例えば櫛形の姿態を有している。

【００５０】ロジックを構成するＭＯＳトランジスタで
のゲート電極のＬ，Ｗは例えば０．２５μｍ，０．３μ
ｍ〜０．６μｍ程度である。一方、ゲート電極１０５で
は、Ｌが例えば０．５μｍ程度であり、分岐したＷは２
０μｍ〜１００μｍ強である。ゲート電極１０５のＬが
ロジックを構成するＭＯＳトランジスタでのゲート電極
のＬより広いのはＥＳＤ耐性を配慮したためであり、こ
のためこのゲート電極１０５のＷは充分に広い値が必要
になる。例えば入力，出力あるいは入出力バッファ回路
におけるＷの値は、ボンディングパッドのサイズに対応
した値の整数倍に設定されている。素子形成領域１０３
には、ゲート電極１０５に自己整合的に例えばそれぞれ
２つのＮ型拡散層１０６ａ，１０６ｂが設けられてい
る。Ｎ型拡散層の接合の深さは例えば１５０ｎｍ程度で
ある。ゲート電極１０５を含めて、ゲート電極の側面は
例えば酸化シリコン膜からなる絶縁膜サイドウォールス
ペーサ１０７により覆われている。

【００５１】Ｎ型拡散層１０６ａ，１０６ｂ等の表面に
は、絶縁膜スペーサ１０７に自己整合的に例えばチタン
シリサイド層が設けられている。素子形成領域１０３で
のＮ型拡散層１０６ａの表面には、絶縁膜サイドウォー
ルスペーサ１０７に自己整合的にチタンシリサイド層１
０８ａ，１０８ｂが設けられている。同様に、素子形成
領域１０３でのＮ型拡散層１０６ｂの表面には、絶縁膜
サイドウォールスペーサ１０７に自己整合的にチタンシ
リサイド層１０８ｂ，１０８ａが設けられている。この
ＭＯＳトランジスタにおいて、ソース領域１０９ａはＮ
型拡散層１０６ａとチタンシリサイド層１０８ａとから
構成され、ソース領域１０９ｂはＮ型拡散層１０６ａと
チタンシリサイド層１０８ｂとから構成され、ドレイン
領域１１０ａはＮ型拡散層１０６ｂとチタンシリサイド
層１０８ｂとから構成され、ドレイン領域１１０ｂはＮ
型拡散層１０６ｂとチタンシリサイド層１０８ａとから
構成されている。なお、本第１の実施例においては、チ
タンシリサイド層の代りにコバルトシリサイド層，ニッ
ケルシリサイド層を用いてもよい。ソース領域１０９ａ
を介したゲート電極１０５とフィールド絶縁膜１０２と
の間隔，ソース領域１０９ｂを介したゲート電極１０５
間の間隔，ドレイン領域１１０ａを介したゲート電極１
０５間の間隔，ドレイン領域１１０ｂを介したゲート電
極１０５とフィールド絶縁膜１０２との間隔は、それぞ
れ例えば１．５μｍ程度である。要求されるＥＳＤ耐性
に対応して、ドレイン領域１１０ａを介したゲート電極
１０５間の間隔，ドレイン領域１１０ｂを介したゲート
電極１０５とフィールド絶縁膜１０２との間隔が、２．
５μｍ，２．０μｍ程度に設定されることもある。

【００５２】上記トランジスタを含めてフィールド絶縁
膜１０２の表面は酸化シリコン系絶縁膜からなる層間絶
縁膜１１１により覆われている。少なくとも層間絶縁膜
１１１の底面は、酸化シリコン膜により構成されてい
る。ソース領域１０９ａ等の直上での層間絶縁膜１１１
の膜厚は例えば８００ｎｍ程度であり、層間絶縁膜１１
１の上面は例えばＣＭＰにより平坦化されている。

【００５３】層間絶縁膜１１１の表面を覆うポジ型のレ
ジスト膜１２０が形成される。このレジスト膜１２０は
例えば化学増幅型であり、これの膜厚は例えば７００ｎ
ｍ程度である。レジスト膜１２０の膜厚は、層間絶縁膜
１１１の膜厚に関連したエッチング耐性と定在波効果と
を配慮して設定される。ＫｒＦエキシマレーザを用いて
レジスト膜１２０にステッパ露光され、さらにレジスト
膜１２０が現像されて、コンタクト孔形成用の開口パタ
ーンがレジスト膜１２０に形成される。この露光，現像
よる開口パターンは、レチクルに対して１／５に縮小さ
れている。なお、本第１の実施例では、上記ＫｒＦエキ
シマレーザ露光の代りに、ＡｒＦエキシマレーザ露光を
用いてもよい。

【００５４】ロジックを構成するＭＯＳトランジスタに
対する開口パターンの開口径は０．２５μｍ〜０．３μ
ｍ程度であるが、上記駆動電流の大きなＭＯＳトランジ
スタのソース領域１０９ｂおよびドレイン領域１１０ａ
の直上での現像段階での開口パターン１２６はそれぞれ
矩形であり、これらの開口パターン１２６は一対の短辺
１２７と一対の長辺１２８とからなる。短辺１２７およ
び長辺１２８はそれぞれ直線線分からなる。一対の長辺
１２８の間隔Ａ₀ は短辺１２７の長さに等しく、例えば
０．５μｍである。一対の短辺１２７の間隔Ｃは長辺１
２８の長さに等しく、例えば１００μｍ程度である。ゲ
ート電極１０５と開口パターン１２６との（平面に射影
した）間隔は、ソース領域１０９ｂ，ドレイン領域１１
０ａ等の抵抗値が低い状況のもとでのＥＳＤ耐性を配慮
して、例えば０．５μｍ程度である。間隔Ａ₀ の値がロ
ジックを構成するＭＯＳトランジスタに対する開口パタ
ーンの開口径より大きな値に設定するのは、コンタクト
抵抗のばらつきを抑制し，さらにこの値を充分に低減す
るためである〔図１〕。

【００５５】上記駆動電流の大きなＭＯＳトランジスタ
のソース領域１０９ａおよびドレイン領域１１０ｂの直
上での現像段階での開口パターン１２２の形状は開口パ
ターン１２６の形状と相違している。開口パターン１２
２は、一対の短辺１２７と、長辺１２８と、長辺１２９
ａとからなる。開口パターン１２２における長辺１２８
はゲート電極１０５側に位置し、長辺１２８と対峙する
長辺１２９ａはフィールド絶縁膜３０２側に位置し、長
辺１２９ａは長辺１２８側に湾曲している。ソース領域
１０９ｂあるいはドレイン領域１１０ａと、開口パター
ン１２２との間隔も、例えば０．５μｍ程度である。一
方の短辺１２７を原点として長辺１２８に平行に他方の
短辺１２７に向ってＹだけ進んだ位置での長辺１２８と
長辺１２９ａとの間隔をＡ（Ｙ）とする。Ａ（Ｙ）はＹ
＝０からＹ＝５０（数値の単位はμｍ）まではステップ
状に減少し、Ｙ＝５０からＹ＝Ｃまではステップ状に増
加し、Ａ（０）＝Ａ（Ｃ）＝Ａ₀ である（但し、Ｃ＝１
００）。さらにＡ（Ｙ）は、０≦Ｙ≦１０で急減に減少
し、１０≦Ｙ≦５０で比較的緩やかに減少し、５０≦Ｙ
≦９０で比較的緩やかに増加し、９０≦Ｙ≦Ｃで急減に
増加している。ここでのステップ形状の最小段差は０．
０２５μｍにしてあるがこれに限定されるものではな
く、レチクル作成時のＥＢ露光におけるスキャン幅によ
り規定される〔図１，図３〕。

【００５６】開口パターン１２２，１２６を有したレジ
スト膜１２０に対して、１１０℃で１２０秒間程度のポ
ストベークが施される。これにより、ソース領域１０９
ａおよびドレイン領域１１０ｂ直上の開口パターン１２
２はそれぞれ開口パターン１２２ａ，１２２ｂとなり、
ドレイン領域１１０ａおよびソース領域１１０ｂ直上の
開口パターン１２６はそれぞれ開口パターン１２６ａ，
１２６ｂとなる。開口パターン１２６ａ，１２６ｂは、
概ね開口パターン１２６と同形であり、ほぼ一対の短辺
１２７および一対の長辺１２８ａからなる。長辺１２８
ａはほぼ長辺１２８に等しくなっており、対峙する長辺
１２８ａとの間の間隔はほぼＡ₀ である〔図２〕。

【００５７】開口パターン１２２ａは、開口パターン１
２２から大きく変形し、一対の短辺１２７と長辺１２８
ａと長辺１２９ａａとからなる。開口パターン１２２ａ
における長辺１２８ａはゲート電極１０５側に位置し、
長辺１２８ａに対峙してフィールド絶縁膜１０２側に位
置する長辺１２９ａａは鋸形状になっており、大まかに
言えば開口パターン１２２ａは矩形と見なせる。長辺１
２８ａと長辺１２９ａａとの位置Ｙでの間隔Ｂ（Ｙ）は
０．４８＜Ｂ（Ｙ）＜０．６となり、開口パターン１２
６ａの開口面積に対して開口パターン１２２ａの開口面
積は１％〜３％程度広くなっている〔図２，図３〕。

【００５８】なお（図示はしないが）、ロジックを構成
するＭＯＳトランジスタのソース・ドレイン領域等に達
するコンタクト孔を形成するための開口パターンは、そ
の近傍に他の開口パターンが存在しない場合でも、現像
段階での形状とポストベーク後の形状の間にほとんど変
化は認められない。

【００５９】これらの開口パターン１２２ａ，１２２
ｂ，１２６ａ，１２６ｂを有したレジスト膜１２０をマ
スクにして層間絶縁膜１１１が異方性エッチングされ
て、ソース領域１０９ａ，ドレイン領域１１０ｂにそれ
ぞれ達する長手コンタクト孔１３２ａ，１３２ｂと、ド
レイン領域１１０ａ，ソース領域１０９ｂにそれぞれ達
する長手コンタクト孔１３６ａ，１３６ｂとが形成され
る〔図２〕。レジスト膜１２０が剥離される〔図４
（ａ）〕。

【００６０】スパッタリングによるチタン膜に反応性ス
パッタリングによる窒化チタン膜が積層されてなる導電
性バリア膜１４１が全面に形成される。層間絶縁膜１１
１上面での導電性バリア膜１４１の膜厚は１３０ｎｍ程
度（この部分でのチタン膜および窒化チタン膜の膜厚は
それぞれ３０ｎｍ程度および１００ｎｍ程度）である。
一方、長手コンタクト孔１３２ａ，１３２ｂ，１３６
ａ，１３６ｂの底部における導電性バリア膜１４１の膜
厚は層間絶縁膜１１１上面での膜厚の数分の１から１０
分の１程度である。ＷＦ₆ をＨ₂ で還元したブランケッ
ト法により、層間絶縁膜１１１上面上での膜厚が例えば
６００ｎｍ程度タングステン膜１４２が全面に形成され
る〔図４（ｂ）〕。

【００６１】タングステン膜１４２がエッチバックされ
て、長手コンタクト孔１３２ａ，１３２ｂにはタングス
テン膜からなるコンタクトプラグ１４２ａが形成され、
長手コンタクト孔１３６ａ，１３６ｂにはタングステン
膜からなるコンタクトプラグ１４２ｂが形成される。長
手コンタクト孔１３６ａ，１３６ｂの底面は、（上記第
１，第２の従来例と同様に）それぞれコンタクトプラグ
１４２ｂにより完全に覆われている。上記第１，第２の
従来例と相違して、長手コンタクト孔１３２ａ，１３２
ｂの底面も、それぞれコンタクトプラグ１４２ａにより
完全に覆われている。これは、長辺１２８ａと長辺１２
９ａａとの位置Ｙでの間隔Ｂ（Ｙ）が０．４８＜Ｂ
（Ｙ）＜０．６となっていることから、長手コンタクト
孔１３２ａ，１３２ｂにおいて、タングステン膜１４２
の上面に形成される窪みが、上記第１，第２の従来例に
比べて、エッチバックでの不具合が生じない程度に浅く
なるためである。同時に、ロジックを構成するＭＯＳト
ランジスタのソース・ドレインに達するコンタクト孔に
もタングステン膜からなるコンタクトプラグが形成され
る。このコンタクトプラグの上面が層間絶縁膜１１１の
上面と一致している場合でも、エッチバックの際のマイ
クロ・ローディング効果により、コンタクトプラグ１４
２ａ，１４２ｂの上端は層間絶縁膜１１１の上面より低
い位置になる〔図４（ｃ）〕。

【００６２】本第１の実施例によれば、長手コンタクト
孔１３２ａ，１３２ｂの底面もそれぞれコンタクトプラ
グ１４２ａにより完全に覆われていることから、ソース
領域１０９ａ，ドレイン領域１１０ｂにおける接合リー
クの増加と接合耐圧の低下とを抑制することが容易にな
る。また、長手コンタクト孔１３２ａおよび長手コンタ
クト孔１３２ｂの開口面積が、長手コンタクト孔１３６
ａ等の開口面積にほぼ等しくなることから、長手コンタ
クト孔１３２ａおよび長手コンタクト孔１３２ｂにおけ
るコンタクト抵抗も、設計目標値にほぼ等しくなり、電
流駆動能力の低下もしくはＥＳＤ耐性の劣化を抑制する
ことが容易になる。

【００６３】なお、本第１の実施の形態の上記第１の実
施例は、ＮチャネルＭＯＳトランジスタを例にして説明
したが、本第１の実施例はこれに限定されるものではな
く、ＰチャネルＭＯＳトランジスタ，ＣＭＯＳトランジ
スタあるいはＢｉ−ＣＭＯＳトランジスタにも適用でき
る。また、本第１の実施例の説明において使用した各種
数値は上記数値に限定されるものではない。

【００６４】本第１の実施の形態は上記第１の実施例に
限定されるものではない。半導体装置の製造工程の平面
模式図である図５および図６と、長手コンタクト孔の形
成用の開口パターンにおける短辺からの距離を変数とし
たときの対峙する２つの長辺の間隔を示すグラフである
図７と、図６におけるＸ−Ｘ線に対応した位置での半導
体装置の製造工程の断面模式図である図８と、を参照す
ると、０．２５μｍデザインルールによるバッファ回路
の長手コンタクト孔に関連した場合の本発明の第１の実
施の形態の第２の実施例は、以下のとおりになってい
る。

【００６５】例えばＰ型シリコン基板１０１の表面の素
子分離領域にはフィールド絶縁膜１０２が設けられ、素
子分離領域に囲まれた素子形成領域の表面にはゲート酸
化膜１０４が設けらている。素子分離領域は、Ｐ型シリ
コン基板１０１の表面に形成された例えば０．３μｍ程
度の深さの溝と、この溝を埋め込む（例えば０．３μｍ
の膜厚の酸化シリコン膜からなる）フィールド絶縁膜１
０２とからなる。ゲート酸化膜１０４の膜厚は数ｎｍ〜
１０ｎｍ程度である。素子形成領域の表面上にはゲート
酸化膜１０４を介してゲート電極が設けらている。例え
ば入力，出力，入出力等のバッファ回路のような駆動電
流の大きなＭＯＳトランジスタは、素子形成領域１０３
に形成される。素子形成領域１０３の表面上には、ゲー
ト電極１０５が設けられている。ゲート電極の膜厚は２
００ｎｍ〜３００ｎｍ程度であり、ゲート電極１０５は
例えば櫛形の姿態を有している。

【００６６】ロジックを構成するＭＯＳトランジスタで
のゲート電極のＬ，Ｗは例えば０．２５μｍ，０．３μ
ｍ〜０．６μｍ程度である。一方、ゲート電極１０５で
は、Ｌが例えば０．５μｍ程度であり、分岐したＷは２
０μｍ〜１００μｍ強である。ゲート電極１０５のＬが
ロジックを構成するＭＯＳトランジスタでのゲート電極
のＬより広いのはＥＳＤ耐性を配慮したためであり、こ
のためこのゲート電極１０５のＷは充分に広い値が必要
になる。例えば入力，出力あるいは入出力バッファ回路
におけるＷの値は、ボンディングパッドのサイズに対応
した値の整数倍に設定されている。素子形成領域１０３
には、ゲート電極１０５に自己整合的に例えばそれぞれ
２つのＮ型拡散層１０６ａ，１０６ｂが設けられてい
る。Ｎ型拡散層の接合の深さは例えば１５０ｎｍ程度で
ある。ゲート電極１０５を含めて、ゲート電極の側面は
例えば酸化シリコン膜からなる絶縁膜サイドウォールス
ペーサ１０７により覆われている。

【００６７】Ｎ型拡散層１０６ａ，１０６ｂ等の表面に
は、絶縁膜スペーサ１０７に自己整合的に例えばチタン
シリサイド層が設けられている。素子形成領域１０３で
のＮ型拡散層１０６ａの表面には、絶縁膜サイドウォー
ルスペーサ１０７に自己整合的にチタンシリサイド層１
０８ａ，１０８ｂが設けられている。同様に、素子形成
領域１０３でのＮ型拡散層１０６ｂの表面には、絶縁膜
サイドウォールスペーサ１０７に自己整合的にチタンシ
リサイド層１０８ｂ，１０８ａが設けられている。この
ＭＯＳトランジスタにおいて、ソース領域１０９ａはＮ
型拡散層１０６ａとチタンシリサイド層１０８ａとから
構成され、ソース領域１０９ｂはＮ型拡散層１０６ａと
チタンシリサイド層１０８ｂとから構成され、ドレイン
領域１１０ａはＮ型拡散層１０６ｂとチタンシリサイド
層１０８ｂとから構成され、ドレイン領域１１０ｂはＮ
型拡散層１０６ｂとチタンシリサイド層１０８ａとから
構成されている。なお、本第２の実施例においても、チ
タンシリサイド層の代りにコバルトシリサイド層，ニッ
ケルシリサイド層を用いてもよい。ソース領域１０９ａ
を介したゲート電極１０５とフィールド絶縁膜１０２と
の間隔，ソース領域１０９ｂを介したゲート電極１０５
間の間隔，ドレイン領域１１０ａを介したゲート電極１
０５間の間隔，ドレイン領域１１０ｂを介したゲート電
極１０５とフィールド絶縁膜１０２との間隔は、それぞ
れ例えば１．５μｍ程度である。要求されるＥＳＤ耐性
に対応して、ドレイン領域１１０ａを介したゲート電極
１０５間の間隔，ドレイン領域１１０ｂを介したゲート
電極１０５とフィールド絶縁膜１０２との間隔が、２．
５μｍ，２．０μｍ程度に設定されることもある。

【００６８】上記トランジスタを含めてフィールド絶縁
膜１０２の表面は酸化シリコン系絶縁膜からなる層間絶
縁膜１１１により覆われている。少なくとも層間絶縁膜
１１１の底面は、酸化シリコン膜により構成されてい
る。ソース領域１０９ａ等の直上での層間絶縁膜１１１
の膜厚は例えば８００ｎｍ程度であり、層間絶縁膜１１
１の上面は例えばＣＭＰにより平坦化されている。

【００６９】層間絶縁膜１１１の表面を覆うポジ型のレ
ジスト膜１２０が形成される。このレジスト膜１２０は
例えば化学増幅型であり、これの膜厚は例えば７００ｎ
ｍ程度である。レジスト膜１２０の膜厚は、層間絶縁膜
１１１の膜厚に関連したエッチング耐性と定在波効果と
を配慮して設定される。ＫｒＦエキシマレーザを用いて
レジスト膜１２０にステッパ露光され、さらにレジスト
膜１２０が現像されて、コンタクト孔形成用の開口パタ
ーンがレジスト膜１２０に形成される。この露光，現像
よる開口パターンは、レチクルに対して１／５に縮小さ
れている。なお、本第１の実施例でも、上記ＫｒＦエキ
シマレーザ露光の代りに、ＡｒＦエキシマレーザ露光を
用いてもよい。

【００７０】ロジックを構成するＭＯＳトランジスタに
対する開口パターンの開口径は０．２５μｍ〜０．３μ
ｍ程度であるが、上記駆動電流の大きなＭＯＳトランジ
スタのソース領域１０９ｂおよびドレイン領域１１０ａ
の直上での現像段階での開口パターン１２６はそれぞれ
矩形であり、これらの開口パターン１２６は一対の短辺
１２７と一対の長辺１２８とからなる。短辺１２７およ
び長辺１２８はそれぞれ直線線分からなる。一対の長辺
１２８の間隔Ａ₀ は短辺１２７の長さに等しく、例えば
０．５μｍである。一対の短辺１２７の間隔Ｃは長辺１
２８の長さに等しく、例えば１００μｍ程度である。ゲ
ート電極１０５と開口パターン１２６との（平面に射影
した）間隔は、ソース領域１０９ｂ，ドレイン領域１１
０ａ等の抵抗値が低い状況のもとでのＥＳＤ耐性を配慮
して、例えば０．５μｍ程度である。間隔Ａ₀ の値がロ
ジックを構成するＭＯＳトランジスタに対する開口パタ
ーンの開口径より大きな値に設定するのは、コンタクト
抵抗のばらつきを抑制し，さらにこの値を充分に低減す
るためである〔図５〕。

【００７１】上記駆動電流の大きなＭＯＳトランジスタ
のソース領域１０９ａおよびドレイン領域１１０ｂの直
上での現像段階での開口パターン１２３の形状は開口パ
ターン１２６の形状と相違している。開口パターン１２
３は、一対の短辺１２７と、長辺１２８と、長辺１２９
ｂとからなる。開口パターン１２３における長辺１２８
はゲート電極１０５側に位置し、長辺１２８と対峙する
長辺１２９ｂはフィールド絶縁膜３０２側に位置し、長
辺１２９ｂは長辺１２８側に湾曲している。ソース領域
１０９ｂあるいはドレイン領域１１０ａと、開口パター
ン１２３との間隔も、例えば０．５μｍ程度である。一
方の短辺１２７を原点として長辺１２８に平行に他方の
短辺１２７に向ってＹだけ進んだ位置での長辺１２８と
長辺１２９ｂとの間隔をＡ（Ｙ）とする。Ａ（Ｙ）はＹ
＝０からＹ＝５０（数値の単位はμｍ）までは折線状に
減少し、Ｙ＝５０からＹ＝Ｃまでは折線状に増加し、Ａ
（０）＝Ａ（Ｃ）＝Ａ₀ である（但し、Ｃ＝１００）。
さらにＡ（Ｙ）は、０≦Ｙ≦１０で急減に減少し、１０
≦Ｙ≦５０で比較的緩やかに減少し、５０≦Ｙ≦９０で
比較的緩やかに増加し、９０≦Ｙ≦Ｃで急減に増加して
いる〔図５，図７〕。

【００７２】開口パターン１２３，１２６を有したレジ
スト膜１２０に対して、１１０℃で１２０秒間程度のポ
ストベークが施される。これにより、ソース領域１０９
ａおよびドレイン領域１１０ｂ直上の開口パターン１２
３はそれぞれ開口パターン１２３ａ，１２３ｂとなり、
ドレイン領域１１０ａおよびソース領域１１０ｂ直上の
開口パターン１２６はそれぞれ開口パターン１２６ａ，
１２６ｂとなる。開口パターン１２６ａ，１２６ｂは、
概ね開口パターン１２６と同形であり、ほぼ一対の短辺
１２７および一対の長辺１２８ａからなる。長辺１２８
ａはほぼ長辺１２８に等しくなっており、対峙する長辺
１２８ａとの間の間隔はほぼＡ₀ である〔図６〕。

【００７３】開口パターン１２３ａ，１２３ｂは、開口
パターン１２３から大きく変形し、一対の短辺１２７と
長辺１２８ａと長辺１２９ｂａとからなる。開口パター
ン１２３ａ，１２３ｂにおける長辺１２８ａはゲート電
極１０５側に位置し、長辺１２８ａに対峙してフィール
ド絶縁膜１０２側に位置する長辺１２９ａａは曲線線分
が接続された形状になっており、大まかに言えば開口パ
ターン１２３ａは矩形と見なせる。長辺１２８ａと長辺
１２９ａａとの位置Ｙでの間隔Ｂ（Ｙ）は０．４８＜Ｂ
（Ｙ）≦０．６となり、開口パターン１２６ａの開口面
積に対する開口パターン１２３ａの開口面積の増加率は
１０％未満である〔図６，図７〕。

【００７４】なお（図示はしないが）、ロジックを構成
するＭＯＳトランジスタのソース・ドレイン領域等に達
するコンタクト孔を形成するための開口パターンは、そ
の近傍に他の開口パターンが存在しない場合でも、現像
段階での形状とポストベーク後の形状の間にほとんど変
化は認められない。

【００７５】これらの開口パターン１２３ａ，１２３
ｂ，１２６ａ１２６ｂを有したレジスト膜１２０をマス
クにして層間絶縁膜１１１が異方性エッチングされて、
ソース領域１０９ａ，ドレイン領域１１０ｂにそれぞれ
達する長手コンタクト孔１３３ａ，１３３ｂと、ドレイ
ン領域１１０ａ，ソース領域１０９ｂにそれぞれ達する
長手コンタクト孔１３６ａ，１３６ｂとが形成される
〔図６〕。レジスト膜１２０が剥離される〔図８
（ａ）〕。

【００７６】スパッタリングによるチタン膜に反応性ス
パッタリングによる窒化チタン膜が積層されてなる導電
性バリア膜１４１が全面に形成される。層間絶縁膜１１
１上面での導電性バリア膜１４１の膜厚は１３０ｎｍ程
度（この部分でのチタン膜および窒化チタン膜の膜厚は
それぞれ３０ｎｍ程度および１００ｎｍ程度）である。
一方、長手コンタクト孔１３３ａ，１３３ｂ，１３６
ａ，１３６ｂの底部における導電性バリア膜１４１の膜
厚は層間絶縁膜１１１上面での膜厚の数分の１から１０
分の１程度である。ＷＦ₆ をＨ₂ で還元したブランケッ
ト法により、層間絶縁膜１１１上面上での膜厚が例えば
６００ｎｍ程度タングステン膜１４２が全面に形成され
る〔図８（ｂ）〕。

【００７７】タングステン膜１４２がエッチバックされ
て、長手コンタクト孔１３３ａ，１３３ｂにはタングス
テン膜からなるコンタクトプラグ１４２ａが形成され、
長手コンタクト孔１３６ａ，１３６ｂにはタングステン
膜からなるコンタクトプラグ１４２ｂが形成される。長
手コンタクト孔１３６ａ，１３６ｂの底面は、（上記第
１，第２の従来例と同様に）それぞれコンタクトプラグ
１４２ｂにより完全に覆われている。上記第１，第２の
従来例と相違して、長手コンタクト孔１３３ａ，１３３
ｂの底面も、それぞれコンタクトプラグ１４２ａにより
完全に覆われている。これは、長辺１２８ａと長辺１２
９ｂａとの位置Ｙでの間隔Ｂ（Ｙ）が０．４８＜Ｂ
（Ｙ）≦０．６となっていることから、長手コンタクト
孔１３３ａ，１３３ｂにおいて、タングステン膜１４２
の上面に形成される窪みが、上記第１，第２の従来例に
比べて、エッチバックでの不具合が生じない程度に浅く
なるためである。同時に、ロジックを構成するＭＯＳト
ランジスタのソース・ドレインに達するコンタクト孔に
もタングステン膜からなるコンタクトプラグが形成され
る。このコンタクトプラグの上面が層間絶縁膜１１１の
上面と一致している場合でも、エッチバックの際のマイ
クロ・ローディング効果により、コンタクトプラグ１４
２ａ，１４２ｂの上端は層間絶縁膜１１１の上面より低
い位置になる〔図４（ｃ）〕。

【００７８】本第１の実施の形態の本第２の実施例は、
本第１の実施の形態の上記第１の実施例の有する効果を
有している。なお、本第２の実施例もＮチャネルＭＯＳ
トランジスタを例にして説明したが、本第１の実施の形
態の上記第１の実施例と同様に、本第２の実施例もこれ
に限定されるものではなく、ＰチャネルＭＯＳトランジ
スタ，ＣＭＯＳトランジスタあるいはＢｉ−ＣＭＯＳト
ランジスタにも適用できる。また、本第２の実施例の説
明において使用した各種数値は上記数値に限定されるも
のではない。

【００７９】上記第１の実施の形態では、本発明の目的
を達成するために新規なレジストパターン構造を採用し
た。しかしながら本発明の解決手段はこれに限定される
ものではない。本発明の第２の実施の形態では、半導体
装置の製造方法のみによって、目的の達成を計ってい
る。

【００８０】半導体装置の製造工程の平面模式図である
図９と、図９のＸ−Ｘ線に対応した位置での半導体装置
の製造工程の断面模式図である図１０および図１１とを
参照すると、本発明の第２の実施の形態の一実施例によ
る半導体装置の製造方法は、以下のとおりになってい
る。

【００８１】例えばＰ型シリコン基板２０１の表面の素
子分離領域にはフィールド絶縁膜２０２が設けられ、素
子分離領域に囲まれた素子形成領域の表面にはゲート酸
化膜２０４が設けらている。素子分離領域は、Ｐ型シリ
コン基板２０１の表面に形成された例えば０．３μｍ程
度の深さの溝と、この溝を埋め込む（例えば０．３μｍ
の膜厚の酸化シリコン膜からなる）フィールド絶縁膜２
０２とからなる。ゲート酸化膜２０４の膜厚は数ｎｍ〜
１０ｎｍ程度である。素子形成領域の表面上にはゲート
酸化膜２０４を介してゲート電極が設けらている。例え
ば入力，出力，入出力等のバッファ回路のような駆動電
流の大きなＭＯＳトランジスタは、素子形成領域２０３
に形成される。素子形成領域２０３の表面上には、ゲー
ト電極２０５が設けられている。ゲート電極の膜厚は２
００ｎｍ〜３００ｎｍ程度であり、ゲート電極２０５は
例えば櫛形の姿態を有している。

【００８２】ロジックを構成するＭＯＳトランジスタで
のゲート電極のＬ，Ｗは例えば０．２５μｍ，０．３μ
ｍ〜０．６μｍ程度である。一方、ゲート電極２０５で
は、Ｌが例えば０．５μｍ程度であり、分岐したＷは２
０μｍ〜１００μｍ強である。ゲート電極２０５のＬが
ロジックを構成するＭＯＳトランジスタでのゲート電極
のＬより広いのはＥＳＤ耐性を配慮したためであり、こ
のためこのゲート電極２０５のＷは充分に広い値が必要
になる。例えば入力，出力あるいは入出力バッファ回路
におけるＷの値は、ボンディングパッドのサイズに対応
した値の整数倍に設定されている。素子形成領域２０３
には、ゲート電極２０５に自己整合的に例えばそれぞれ
２つのＮ型拡散層２０６ａ，２０６ｂが設けられてい
る。Ｎ型拡散層の接合の深さは例えば１５０ｎｍ程度で
ある。ゲート電極２０５を含めて、ゲート電極の側面は
例えば酸化シリコン膜からなる絶縁膜サイドウォールス
ペーサ２０７により覆われている。

【００８３】Ｎ型拡散層２０６ａ，２０６ｂ等の表面に
は、絶縁膜スペーサ２０７に自己整合的に例えばチタン
シリサイド層が設けられている。素子形成領域２０３で
のＮ型拡散層２０６ａの表面には、絶縁膜サイドウォー
ルスペーサ２０７に自己整合的にチタンシリサイド層２
０８ａ，２０８ｂが設けられている。同様に、素子形成
領域２０３でのＮ型拡散層２０６ｂの表面には、絶縁膜
サイドウォールスペーサ２０７に自己整合的にチタンシ
リサイド層２０８ｂ，２０８ａが設けられている。この
ＭＯＳトランジスタにおいて、ソース領域２０９ａはＮ
型拡散層２０６ａとチタンシリサイド層２０８ａとから
構成され、ソース領域２０９ｂはＮ型拡散層２０６ａと
チタンシリサイド層２０８ｂとから構成され、ドレイン
領域２１０ａはＮ型拡散層２０６ｂとチタンシリサイド
層２０８ｂとから構成され、ドレイン領域２１０ｂはＮ
型拡散層２０６ｂとチタンシリサイド層２０８ａとから
構成されている。なお、本一実施例においても、チタン
シリサイド層の代りにコバルトシリサイド層，ニッケル
シリサイド層を用いてもよい。ソース領域２０９ａを介
したゲート電極２０５とフィールド絶縁膜２０２との間
隔，ソース領域２０９ｂを介したゲート電極２０５間の
間隔，ドレイン領域２１０ａを介したゲート電極２０５
間の間隔，ドレイン領域２１０ｂを介したゲート電極２
０５とフィールド絶縁膜２０２との間隔は、それぞれ例
えば１．５μｍ程度である。要求されるＥＳＤ耐性に対
応して、ドレイン領域２１０ａを介したゲート電極２０
５間の間隔，ドレイン領域２１０ｂを介したゲート電極
２０５とフィールド絶縁膜２０２との間隔が、２．５μ
ｍ，２．０μｍ程度に設定されることもある。

【００８４】上記トランジスタを含めてフィールド絶縁
膜２０２の表面は酸化シリコン系絶縁膜からなる層間絶
縁膜２１１により覆われている。少なくとも層間絶縁膜
２１１の底面は、酸化シリコン膜により構成されてい
る。ソース領域２０９ａ等の直上での層間絶縁膜２１１
の膜厚は例えば８００ｎｍ程度であり、層間絶縁膜２１
１の上面は例えばＣＭＰにより平坦化されている。

【００８５】例えば膜厚５０ｎｍ程度の窒化シリコン膜
（図に明示せず）が全面に形成されて、層間絶縁膜２１
１の上面が覆われる。この窒化シリコン膜がパターニン
グされて、ソース領域２０９ａ，ドレイン領域２１０ｂ
からそれぞれ例えば０．３μｍ程度離れた（フィールド
絶縁膜２０２上の）層間絶縁膜２１１の表面上に、窒化
シリコン膜パターン２１２が形成される。このパターニ
ングでは、例えば三弗化窒素（ＮＦ₃ ）と塩素（Ｃｌ
₂ ）との混合ガスが用いられる。このパターニングに際
して、ＮＦ₃ に対してＣｌ₂ の流量比が高ければ、酸化
シリコン系絶縁膜からなる層間絶縁膜２１１はほとんど
エッチングされない。窒化シリコン膜パターン２１２の
幅は例えば１．７μｍ程度であり、これの長さは例えば
素子形成領域２０３の幅に等しくなっている。素子形成
領域２０３および窒化シリコン膜パターン２１２の間の
間隔と窒化シリコン膜パターン２１２の幅との和は、ソ
ース領域２０９ａもしくはドレイン領域２１０ｂの長手
方向に直行する方向において、他の半導体素子が素子形
成領域２０３にどれだけ近接した位置に存在するかによ
り制約される。上記ＭＯＳトランジスタにおいては、一
般的に、この方向において数μｍ以内に他の半導体素子
が存在しないことから、素子形成領域２０３および窒化
シリコン膜パターン２１２の間の間隔，窒化シリコン膜
パターン２１２の幅等の値の設定は、上記設定で不具合
は生じない。

【００８６】層間絶縁膜２１１並びに窒化シリコン膜パ
ターン２１２の表面を覆うポジ型のレジスト膜２２０が
形成される。このレジスト膜２２０は例えば化学増幅型
であり、これの膜厚は例えば７００ｎｍ程度である。レ
ジスト膜２２０の膜厚は、層間絶縁膜２１１の膜厚に関
連したエッチング耐性と定在波効果とを配慮して設定さ
れる。ＫｒＦエキシマレーザを用いてレジスト膜２２０
にステッパ露光され、さらにレジスト膜２２０が現像さ
れて、上記駆動電流の大きなＭＯＳトランジスタに対す
るコンタクト孔形成用の開口パターン２２５，２２６
と、ロジックを構成するＭＯＳトランジスタ等に対する
コンタクト孔形成用の開口パターンと、さらに、窒化シ
リコン膜パターン２１２に対する開口パターン２２１と
が、レジスト膜２２０に形成される。この露光，現像よ
る開口パターンは、レチクルに対して１／５に縮小され
ている。なお、本一実施例でも、上記ＫｒＦエキシマレ
ーザ露光の代りに、ＡｒＦエキシマレーザ露光を用いて
もよい。

【００８７】ロジックを構成するＭＯＳトランジスタに
対する開口パターンの開口径は０．２５μｍ〜０．３μ
ｍ程度である。上記駆動電流の大きなＭＯＳトランジス
タのソース領域２０９ｂおよびドレイン領域２１０ａの
直上での現像段階での開口パターン２２６は（上記第１
の実施の形態と同様に）それぞれ矩形であり、ソース領
域２０９ａおよびドレイン領域２１０ｂの直上での現像
段階での開口パターン２２６は（上記第１の実施の形態
と相違して）それぞれ矩形である。これらの開口パター
ン２２５，２２６は、それぞれ一対の短辺２２７ａと一
対の長辺２２８ａとからなる。短辺２２７ａおよび長辺
２２８ａはそれぞれ直線線分からなる。一対の長辺２２
８ａの間隔Ａは短辺２２７ａの長さに等しく、例えば
０．５μｍである。一対の短辺２２７ａの間隔Ｃは長辺
２２８ａの長さに等しく、例えば１００μｍ程度であ
る。ゲート電極２０５と開口パターン２２５，２２６と
の（平面に射影した）間隔は、ソース領域２０９ａ，ド
レイン領域２１０ａ等の抵抗値が低い状況のもとでのＥ
ＳＤ耐性を配慮して、例えば０．５μｍ程度である。間
隔Ａの値がロジックを構成するＭＯＳトランジスタに対
する開口パターンの開口径より大きな値に設定するの
は、コンタクト抵抗のばらつきを抑制し，さらにこの値
を充分に低減するためである。

【００８８】窒化シリコン膜パターン２１２の直上での
現像段階での開口パターン２２１もそれぞれ矩形であ
り、それぞれ一対の短辺２２７ｂと一対の長辺２２８ｂ
とからなる。短辺２２７ｂおよび長辺２２８ｂもそれぞ
れ直線線分からなり、例えば短辺２２７ｂおよび長辺２
２８ｂの長さはそれぞれ短辺２２７ａの長さＡおよび長
辺２２８ａの長さＣに等しくなっている。長辺２２８ｂ
と窒化シリコン膜パターン２１２の縁端部との間隔は、
上記ＭＯＳトランジスタ側では例えば０．５μｍであ
り、上記ＭＯＳトランジスタと対向する側では例えば
０．７μｍである。しかしながら本一実施例では、短辺
２２７ｂ，長辺２２８ｂの長さが短辺２２７ａ，長辺２
２８ａの長さに等しくなくてもよい。また、上記ＭＯＳ
トランジスタ側での長辺２２８ｂと窒化シリコン膜パタ
ーン２１２の縁端部との間隔はアライメントマージン以
上であればよく、上記ＭＯＳトランジスタと対向する側
での長辺２２８ｂと窒化シリコン膜パターン２１２の縁
端部との間隔は０．３μｍより広ければよい〔図９
（ａ），図１０（ａ）〕。

【００８９】開口パターン２２１，２２５，２２６を有
したレジスト膜２２０に対して、１１０℃で１２０秒間
程度のポストベークが施される。これにより、窒化シリ
コン膜パターン２１２直上の開口パターン２２１はそれ
ぞれ開口パターン２２１ａとなり、ソース領域２０９ａ
およびドレイン領域２１０ｂ直上の開口パターン２２５
はそれぞれ開口パターン２２５ａとなり、ドレイン領域
２１０ａおよびソース領域２１０ｂ直上の開口パターン
２２６はそれぞれ開口パターン１２６ａとなる。開口パ
ターン２２５ａ，２２６ａは、概ね開口パターン２２
５，２２６と同形であり、ほぼ一対の短辺２２７ａおよ
び一対の長辺２２８ａａからなる。長辺２２８ａａはほ
ぼ長辺２２８ａに等しくなっており、対峙する長辺２２
８ａａとの間の間隔はほぼＡである。

【００９０】開口パターン２２１ａは、開口パターン２
２１から大きく変形し、一対の短辺２２７ｂと長辺２２
８ｂａと長辺２２９ｂｂとからなる。開口パターン２２
１ａにおける長辺２２８ｂａは素子形成領域２０３側に
位置し、ほぼ長辺２２８ｂに等しくなっている。長辺２
２８ｂａに対峙する長辺２２８ｂｂはこれに近い窒化シ
リコン膜パターン２１２の縁端部側に湾曲している。長
辺２２８ｂａと長辺２２８ｂｂとの（これらの中央部で
の）間隔Ｂは例えば０．８μｍ程度になっており、開口
パターン２２１ａと窒化シリコン膜パターン２１２の縁
端部側との最小間隔は例えば０．４μｍ程度になってい
る〔図９（ｂ），図１０（ｂ）〕。

【００９１】なお（図示はしないが）、ロジックを構成
するＭＯＳトランジスタのソース・ドレイン領域等に達
するコンタクト孔を形成するための開口パターンは、そ
の近傍に他の開口パターンが存在しない場合でも、現像
段階での形状とポストベーク後の形状の間にほとんど変
化は認められない。

【００９２】これらの開口パターン２２１ａ，２２５
ａ，２２６ａを有したレジスト膜２２０をマスクにして
層間絶縁膜２１１が選択的に異方性エッチングされて、
ソース領域２０９ａ，ドレイン領域２１０ｂにそれぞれ
達する長手コンタクト孔２３５と、ドレイン領域２１０
ａ，ソース領域２０９ｂにそれぞれ達する長手コンタク
ト孔２３６とが形成される。この異方性エッチングは、
例えばオクタフルオロブタン（Ｃ₈ Ｆ₈ ）と一酸化炭素
（ＣＯ）との混合ガスにより行なわれる〔図９
（ｂ）〕。レジスト膜２２０が剥離される〔図１０
（ｃ）〕。

【００９３】スパッタリングによるチタン膜に反応性ス
パッタリングによる窒化チタン膜が積層されてなる導電
性バリア膜２４１が全面に形成される。層間絶縁膜２１
１上面での導電性バリア膜２４１の膜厚は１３０ｎｍ程
度（この部分でのチタン膜および窒化チタン膜の膜厚は
それぞれ３０ｎｍ程度および１００ｎｍ程度）である。
一方、長手コンタクト孔２３５，２３６の底部における
導電性バリア膜２４１の膜厚は層間絶縁膜２１１上面で
の膜厚の数分の１から１０分の１程度である。ＷＦ₆ を
Ｈ₂ で還元したブランケット法により、層間絶縁膜２１
１上面上での膜厚が例えば６００ｎｍ程度タングステン
膜２４２が全面に形成される〔図１１（ａ）〕。

【００９４】タングステン膜２４２がエッチバックされ
て、長手コンタクト孔２３５，２３６にはそれぞれタン
グステン膜からなるコンタクトプラグ２４２ａが形成さ
れる。長手コンタクト孔２３５，２３６の底面は、それ
ぞれコンタクトプラグ２４２ａにより完全に覆われてい
る。同時に、ロジックを構成するＭＯＳトランジスタの
ソース・ドレインに達するコンタクト孔にもタングステ
ン膜からなるコンタクトプラグが形成される。このコン
タクトプラグの上面が層間絶縁膜２１１の上面と一致し
ている場合でも、エッチバックの際のマイクロ・ローデ
ィング効果により、コンタクトプラグ２４２ａの上端は
層間絶縁膜２１１の上面より低い位置になる〔図１１
（ｂ）〕。

【００９５】本一実施例によれば、長手コンタクト孔２
３５の底面がコンタクトプラグ２４２ａにより完全に覆
われていることから、ソース領域２０９ａ，ドレイン領
域２１０ｂにおける接合リークの増加と接合耐圧の低下
とを抑制することが容易になる。また、長手コンタクト
孔２３５の開口面積が長手コンタクト孔２３６の開口面
積に等しくなることから、長手コンタクト孔２３５にお
けるコンタクト抵抗も、設計目標値にほぼ等しくなり、
電流駆動能力の低下もしくはＥＳＤ耐性の劣化を抑制す
ることが容易になる。本第２の実施の形態は上記第１の
実施の形態に比べて窒化シリコン膜の形成，窒化シリコ
ン膜パターンの形成という工程が付加されるが、本第２
の実施の形態における（コンタクト孔の形成のための）
開口パターン形成用のレチクルの作成は上記第１の実施
の形態より簡潔になる。

【００９６】なお、本第２の実施の形態の本一実施例
は、ＮチャネルＭＯＳトランジスタを例にして説明した
が、本一実施例はこれに限定されるものではなく、Ｐチ
ャネルＭＯＳトランジスタ，ＣＭＯＳトランジスタある
いはＢｉ−ＣＭＯＳトランジスタにも適用できる。ま
た、本一実施例の説明において使用した各種数値は上記
数値に限定されるものではない。

【００９７】

【発明の効果】以上説明したように第１の発明によれ
ば、ゲート幅が充分に広いＭＯＳトランジスタのソース
・ドレイン領域に達する長手コンタクト孔の形成に用い
るエッチングマスクとなるレジスト膜の現像段階の開口
パターンの構造において、ゲート電極と素子分離領域と
に挟まれた部分のソース・ドレイン領域に達する長手コ
ンタクト孔の形成用の現像段階の開口パターンが、一対
の短辺と、ゲート電極側に位置してゲート電極に平行な
直線からなる第１の長辺と、第１の長辺に対峙した素子
分離領域の縁端部側に位置して，第１の長辺側に湾曲し
てなる第２の長辺とからなり、さらに、第１の長辺と第
２の長辺とが開口パターンの長手方向の中央部において
最も近接していることから、ポストベークした後にこの
第２の長辺が概ね直線になり，この開口パターンが矩形
になる。

【００９８】このため、上記長手コンタクト孔の長手方
向中央部でのこの長手方向に直行した方向でのこの長手
コンタクト孔の開口幅の広がりを抑制することが容易に
なる。その結果、この長手コンタクト孔におけるコンタ
クトプラグの被覆性が良好になり、上記ＭＯＳトランジ
スタにおいて、接合リークの増加および接合耐圧の低下
の抑制が容易になり、設計目標値に近い値のコンタクト
抵抗を有して電流駆動能力の低下とＥＳＤ耐性の劣化と
を抑制することが容易になる。

【００９９】また、第２の発明によれば、ゲート幅が充
分に広いＭＯＳトランジスタのソース・ドレイン領域に
達する長手コンタクト孔の形成に際して、ゲート電極と
素子分離領域とに挟まれた部分のソース・ドレイン領域
に隣接した素子分離領域直上の酸化シリコン系絶縁膜か
らなる層間絶縁膜の表面上に窒化シリコン膜パターンを
形成しておき、ソース・ドレイン領域直上のレジスト膜
に第１の開口パトーンを形成し，窒化シリコン膜パター
ンの直上のレジスト膜に第２の開口パターンを形成し、
層間絶縁膜を選択的に異方性エッチングしてソース・ド
レイン領域に達する長手コンタクト孔を形成する。

【０１００】このため、ゲート電極と素子分離領域とに
挟まれた部分のソース・ドレイン領域に達する長手コン
タクト孔と、ゲート電極に挟まれた部分のソース・ドレ
イン領域に達する長手コンタクト孔との形状が同じにな
る。その結果、これらの長手コンタクト孔におけるコン
タクトプラグの被覆性における不具合は発生せず、上記
ＭＯＳトランジスタにおいて、接合リークの増加および
接合耐圧の低下の抑制が容易になり、設計目標値に近い
値のコンタクト抵抗を有して電流駆動能力の低下とＥＳ
Ｄ耐性の劣化とを抑制することが容易になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の第１の実施例の製
造工程の平面模式図である。

【図２】上記第１の実施の形態の上記第１の実施例の製
造工程の平面模式図である。

【図３】上記第１の実施の形態の上記第１の実施例の効
果を説明するためのグラフであり、開口パターンにおけ
る対峙する２つの長辺の間隔の変化を示すグラフであ
る。

【図４】上記第１の実施の形態の上記第１の実施例の製
造工程の断面模式図であり、図２のＸ−Ｘ線に対応した
部分での製造工程の断面模式図である。

【図５】本発明の第１の実施の形態の第２の実施例の製
造工程の平面模式図である。

【図６】上記第１の実施の形態の上記第２の実施例の製
造工程の平面模式図である。

【図７】上記第１の実施の形態の上記第２の実施例の効
果を説明するためのグラフであり、開口パターンにおけ
る対峙する２つの長辺の間隔の変化を示すグラフであ
る。

【図８】上記第１の実施の形態の上記第２の実施例の製
造工程の断面模式図であり、図６のＸ−Ｘ線に対応した
部分での製造工程の断面模式図である。

【図９】本発明の第２の実施の形態の一実施例の製造工
程の平面模式図である。

【図１０】上記第２の実施の形態の上記一実施例の製造
工程の断面模式図であり、図９のＸ−Ｘ線に対応した部
分での製造工程の断面模式図である。

【図１１】上記第２の実施の形態の上記一実施例の製造
工程の断面模式図であり、図９のＸ−Ｘ線に対応した部
分での製造工程の断面模式図である。

【図１２】第１の従来の技術による製造工程の平面模式
図である。

【図１３】上記第１の従来の技術による製造工程の断面
模式図であり、図１２（ｂ）のＸ−Ｘ線に対応した部分
での製造工程の断面模式図である。

【図１４】第２の従来の技術による製造工程の平面模式
図である。

【図１５】上記第２の従来の技術による製造工程の断面
模式図であり、図１４（ｂ）のＸ₁ −Ｘ₁ 線に対応した
部分での製造工程の断面模式図である。

【図１６】上記第２の従来の技術による製造工程の断面
模式図であり、図１４（ｂ）のＸ₂ −Ｘ₂ 線に対応した
部分での製造工程の断面模式図である。

【図１７】ポストベークによるレジスト膜の収縮による
パターンの変化を説明するためのグラフである。

【符号の説明】

１０１，２０１，３０１ Ｐ型シリコン基板 １０２，２０２，３０２ フィールド絶縁膜 １０３，２０３，３０３ 素子形成領域 １０４，２０４，３０４ ゲート酸化膜 １０５，２０５，３０５ ゲート電極 １０６ａ，１０６ｂ，２０６ａ，２０６ｂ，３０６ａ，
３０６ｂ Ｎ型拡散層 １０７，２０７，３０７ 絶縁膜サイドウォールスペ
ーサ １０８ａ，１０８ｂ，２０８ａ，２０８ｂ，３０８ａ，
３０８ｂ チタンシリサイド層 １０９ａ，１０９ｂ，２０９ａ，２０９ｂ，３０９ａ，
３０９ｂ ソース領域 １１０ａ，１１０ｂ，２１０ａ，２１０ｂ，３１０ａ，
３１０ｂ ドレイン領域 １１１，２１１，３１１ 層間絶縁膜 １２０，２２０，３２０ レジスト膜 １２２，１２２ａ，１２３，１２３ａ，１２６，１２６
ａ，２２１，２２１ａ，２２５，２２５ａ，２２６，２
２６ａ，３２１，３２１ａ，３２１ｂ，３２４，３２４
ｂ 開口パターン １２７，２２７ａ，２２７ｂ，３２７ 短辺 １２８，１２８ａ，１２９ａ，１２９ａａ，１２９ｂ，
１２９ｂａ，２２８ａ，２２８ａａ，２２８ｂ，２２８
ｂａ，２２８ｂｂ，３２８，３２８ａ，３２８ｂ，３３
０，３３０ｂ 長辺 １３２ａ，１３２ｂ，１３３ａ，１３３ｂ，１３６ａ，
１３６ｂ，２３５，２３６，３３１ａ，３３１ｂ，３３
４ｂ 長手コンタクト孔 １４１，２４１，３４１ 導電性バリア膜 １４２，２４２，３４２ タングステン膜 １４２ａ，１４２ｂ，２４２ａ，３４２ａ，３４２ｂ，
３４２ｃ コンタクトプラグ ２１２ 窒化シリコン膜パターン

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 21/283 Ｈ０１Ｌ 21/30 ５６１ 21/3065 ５７１ 21/302 Ｊ (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/30

Claims (18)

(57)【特許請求の範囲】
1. 【請求項１】 ゲート幅が充分に広いＭＯＳトランジス
   タのソース・ドレイン領域に達する長手コンタクト孔の
   形成に用いるエッチングマスクとなるレジスト膜の現像
   段階の開口パターンの構造であって、 前記開口パターンが一対の短辺と、ゲート電極側に位置
   して該ゲート電極に平行な直線からなる第１の長辺と、
   該第１の長辺に対峙した素子分離領域の縁端部側に位置
   して，該第１の長辺側に湾曲してなる第２の長辺とから
   なり、 前記第１の長辺と前記第２の長辺とが該開口パターンの
   長手方向の中央部において最も近接していることを特徴
   とするレジストパターン構造。
2. 【請求項２】 前記開口パターンの長手方向の中央部に
   おける前記第１の長辺と前記第２の長辺との間隔の最小
   値が該開口パターンの形成に用いる露光光の解像力に等
   しい請求項１記載のレジストパターン構造。
3. 【請求項３】 前記第２の長辺が前記第１の長辺に平行
   な複数の線分および該第１の長辺に垂直な複数の線分の
   組み合せによる階段形状により近似された請求項１もし
   くは請求項２記載のレジストパターン構造。２記載のレ
   ジストパターン構造。
4. 【請求項４】 前記折線近似が前記第１の長辺に平行な
   複数の線分および該第１の長辺に垂直な複数の線分の組
   み合せによる階段形状によりなる請求項３記載のレジス
   トパターン構造。
5. 【請求項５】 前記短辺の長さが、前記解像力より長
   く、６００ｎｍより短かい請求項１，請求項２，請求項
   ３もしくは請求項４記載のレジストパターン構造。
6. 【請求項６】 前記ＭＯＳトランジスタが櫛形のゲート
   電極を有し、 前記ゲート電極に挟まれた前記ソース・ドレイン領域に
   達する第２の長手コンタクト孔の形成に用いる前記レジ
   スト膜の現像段階の第２の開口パターンが、一対の前記
   短辺と、一対の前記第１の長辺とからなる請求項１，請
   求項２，請求項３，請求項４もしくは請求項５記載のレ
   ジストパターン構造。
7. 【請求項７】 一導電型のシリコン基板の表面に素子分
   離領域を形成し、該素子分離領域に囲まれた素子形成領
   域の表面にゲート酸化膜を形成し、該ゲート酸化膜を介
   して該シリコン基板の表面上にゲート幅の充分に広いゲ
   ート電極を形成し、該ゲート電極に自己整合的に該素子
   形成領域に逆導電型の拡散層を形成し、該ゲート電極の
   側面を覆う絶縁膜サイドウォールスペーサを形成し、該
   絶縁膜サイドウォールスペーサに自己整合的に少なくと
   も該拡散層の表面に高融点金属シリサイド層を形成して
   該拡散層と該高融点金属シリサイド層とからなるソース
   ・ドレイン領域を形成し、全面に酸化シリコン系絶縁膜
   からなる層間絶縁膜を形成する工程と、 前記層間絶縁膜の表面上にレジスト膜を塗布し、所要の
   レチクルをマスクにして該レジスト膜の露光し，現像し
   て、一対の短辺と，前記ゲート電極側に位置して該ゲー
   ト電極に平行な直線からなる第１の長辺と，該第１の長
   辺に対峙した素子分離領域の縁端部側に位置して該第１
   の長辺側に湾曲してなる第２の長辺とからなる開口パタ
   ーンを該レジスト膜に形成する工程と、 前記レジスト膜に熱処理（ポストベーク）を施して、前
   記開口パターンを概ね矩形に変形する工程と、 前記レジスト膜をマスクにして前記層間絶縁膜を異方性
   エッチングして、前記ソース・ドレイン領域に達する長
   手コンタクト孔を形成する工程と、 前記レジスト膜を剥離し、全面に導電性バリア膜を形成
   し、六弗化タングステン（ＷＦ₆ ）を水素（Ｈ₂ ）で還
   元したブランケット法によるタングステン膜を全面に形
   成し、該タングステン膜をエッチバックして該タングス
   テン膜からなるコンタクトプラグを前記長手コンタクト
   孔に残置形成する工程とを有することを特徴とする半導
   体装置の製造方法。
8. 【請求項８】 前記レジスト膜が化学増幅型のレジスト
   膜であり、前記露光がＫｒＦエキシマレーザ露光もしく
   はＡｒＦエキシマレーザ露光である請求項７記載の半導
   体装置の製造方法。
9. 【請求項９】 前記高融点金属シリサイド層が、チタン
   シリサイド層，コバルトシリサイド層あるいはニッケル
   シリサイド層である請求項７もしくは請求項８記載の半
   導体装置の製造方法。
10. 【請求項１０】 前記導電性バリア膜の形成が、スパッ
    タリングによりチタン膜を形成し、反応性スパッタリン
    グにより窒化チタン（ＴｉＮ）膜を形成してなされる請
    求項７，請求項８もしくは請求項９記載の半導体装置の
    製造方法。
11. 【請求項１１】 前記タングステン膜の膜厚が前記短辺
    の長さ以上，６００ｎｍ以下であり、該タングステン膜
    の前記エッチバックが六弗化硫黄（ＳＦ₆ ）と一酸化炭
    素（ＣＯ）との混合ガスにより行なわれる請求項７，請
    求項８，請求項９もしくは請求項１０記載の半導体装置
    の製造方法。
12. 【請求項１２】 一導電型のシリコン基板の表面に素子
    分離領域を形成し、該素子分離領域に囲まれた素子形成
    領域の表面にゲート酸化膜を形成し、該ゲート酸化膜を
    介して該シリコン基板の表面上にゲート幅の充分に広い
    ゲート電極を形成し、該ゲート電極に自己整合的に該素
    子形成領域に逆導電型の拡散層を形成し、該ゲート電極
    の側面を覆う絶縁膜サイドウォールスペーサを形成し、
    該絶縁膜サイドウォールスペーサに自己整合的に少なく
    とも該拡散層の表面に高融点金属シリサイド層を形成し
    て該拡散層と該高融点金属シリサイド層とからなるソー
    ス・ドレイン領域を形成し、全面に酸化シリコン系絶縁
    膜からなる層間絶縁膜を形成する工程と、 前記層間絶縁膜の表面を覆う窒化シリコン膜を形成する
    工程と、 前記窒化シリコン膜を選択的にパターニングして、前記
    素子分離領域縁端部近傍の該層間絶縁膜の表面上に、前
    記ゲート電極に平行な帯状の窒化シリコン膜パターンを
    残置する工程と、 前記層間絶縁膜の表面上にレジスト膜を塗布し、所要の
    レチクルをマスクにして該レジスト膜を露光し，現像し
    て、前記ソース・ドレイン領域の直上の該レジスト膜に
    は一対の第１の短辺と，前記ゲート電極に平行な直線か
    らなる一対の第１の長辺とからなる第１の開口パターン
    を形成し、前記窒化シリコン膜パターンの直上の該レジ
    スト膜には一対の第２の短辺と，該ゲート電極に平行な
    直線からなる一対の第２の長辺とからなる第２の開口パ
    ターンを形成する工程と、 前記レジスト膜にポストベークを施し、該レジスト膜を
    マスクにして前記層間絶縁膜を選択的に異方性エッチン
    グして、前記ソース・ドレイン領域に達する長手コンタ
    クト孔を形成する工程と、 前記レジスト膜を剥離し、全面に導電性バリア膜を形成
    し、六弗化タングステンを水素で還元したブランケット
    法によるタングステン膜を全面に形成し、該タングステ
    ン膜をエッチバックして該タングステン膜からなるコン
    タクトプラグを前記長手コンタクト孔に残置形成する工
    程とを有することを特徴とする半導体装置の製造方法。
13. 【請求項１３】 前記レジスト膜が化学増幅型のレジス
    ト膜であり、前記露光がＫｒＦエキシマレーザ露光もし
    くはＡｒＦエキシマレーザ露光である請求項１２記載の
    半導体装置の製造方法。
14. 【請求項１４】 前記高融点金属シリサイド層が、チタ
    ンシリサイド層，コバルトシリサイド層あるいはニッケ
    ルシリサイド層である請求項１２もしくは請求項１３記
    載の半導体装置の製造方法。
15. 【請求項１５】 前記導電性バリア膜の形成が、スパッ
    タリングによりチタン膜を形成し、反応性スパッタリン
    グにより窒化チタン膜を形成してなされる請求項１２，
    請求項１３もしくは請求項１４記載の半導体装置の製造
    方法。
16. 【請求項１６】 前記タングステン膜の膜厚が前記短辺
    の長さ以上，６００ｎｍ以下であり、該タングステン膜
    の前記エッチバックが六弗化硫黄と一酸化炭素との混合
    ガスにより行なわれる請求項１２，請求項１３，請求項
    １４もしくは請求項１５記載の半導体装置の製造方法。
17. 【請求項１７】 前記窒化シリコン膜パターの形成のた
    めのパターニングが三弗化窒素（ＮＦ₃ ）と塩素（Ｃｌ
    ₂ ）との混合ガスにより行なわれ、前記長手コンタクト
    孔の形成のための異方性エッチングがオクタフルオロブ
    タン（Ｃ₈ Ｆ₈ ）と一酸化炭素との混合ガスにより行な
    われる請求項１２，請求項１３，請求項１４，請求項１
    ５もしくは請求項１６記載の半導体装置の製造方法。
18. 【請求項１８】 前記窒化シリコン膜パターンの縁端部
    と、前記第１の開口パターンから遠い側の前記第２の長
    辺との最小間隔が、０．３μｍより広い請求項１２，請
    求項１３，請求項１４，請求項１５，請求項１６もしく
    は請求項１７記載の半導体装置の製造方法。