JP3328662B2 - 半導体装置の製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】発明はＭＯＳ型半導体装置に
関し、特にその時点でのリソグラフィー技術で形成可能
な最小寸法で作られるＭＯＳ型半導体装置及びその製造
方法に関する。

【０００２】

【従来の技術】従来微細ＭＯＳトランジスタにおいて
は、トランジスタの性能を決定する重要な要素であるチ
ャネル長はゲート電極の寸法に依存していた。すなわち
その時点でのリソグラフィー技術で形成可能な最小寸法
がゲート電極の微細化の限界であり、ゲート電極の寸法
の微細化の限界がチャネル長の限界でもあった。

【０００３】従来の実施例を図６及び図７を参照して説
明する。

【０００４】まず図６（ａ）のように、半導体基板１０
上にレジスト１１をパターニングして、イオン注入を行
いチャネル部拡散層２３を形成する。この時、ゲート電
極形成時の位置合わせの誤差を考慮して、ゲート電極の
寸法よりも大きく形成される。 次に図６（ｂ）のよう
に、半導体基板１０上にゲート酸化膜４０を形成し、そ
の上にゲート電極となるゲー卜膜４１を形成し、さらに
その上にレジスト４２をパターニングする。従来の半導
体装置では、ＭＯＳトランジスタのチヤネル長を微細化
するにはゲート電極を微細化する必要があるため、レジ
スト４２は、その時点でのリソグラフィー技術で可能な
最小寸法で形成される。

【０００５】次に、図６（ｃ）のように、ゲート膜４１
をレジスト４２をマスクにしてエッチングし、ゲート電
極４３を形成し、ゲート電極４３をマスクにしてイオン
注入を行い、ＬＤＤ拡散層２１及び必要に応じてパンチ
スルーストッパ拡散層２２を形成する。パンチスルース
トッパ拡散層２２はソース−ドレイン間のパンチスルー
を抑制する目的で形成されるものであり、素子の構造に
よってパンチスルーが起こる懸念がある際に設けられ
る。

【０００６】次に、図６（ｄ）のように、半導体基板１
０の全面にサイドウォール膜４５を形成し、それを全面
エッチバックすることにより、図７（ｅ）のようにゲー
ト電極４３の壁側部のみにサイドウォール４４を形成
し、ゲート電極４３及びサイドウォール４４をマスクに
してイオン注入し、ＳＤ拡散層２４を形成する。

【０００７】次に、図７（ｆ）のように、下地層間膜５
０を形成し、コンタクト孔５１を開口し、それをコンタ
クト埋設金属５２で埋め込んだ後、配線５３を形成す
る。

【０００８】以上説明したように、従来の半導体装置で
はゲート電極の寸法がチャネル長となっており、チャネ
ル長の微細化の限界は、ゲート電極形成時のリソグラフ
ィー技術で形成可能な最小寸法によって決まっていた。

【０００９】その問題点を解決する手段として、特開昭
６３−１２９６６６、特開平２−８６１３４、特開平３
−２７５２１に開示されている方法がある。これらはゲ
ート電極を、リソグラフィー技術で形成可能な最小寸法
よりもさらに微細化しようとするものである。

【００１０】これらの中から代表して特開平２−８６１
３４に開示されている方法を図４を参照して説明する。

【００１１】まず図４（ａ）のように、半導体基板１０
上に、第１の保護膜３０を形成しパターニングする。こ
のときその時点でのリソグラフィー技術で形成可能な最
小寸法でパターンを形成する。

【００１２】次に図４（ｂ）のように、全面に第２の保
護膜３１を形成する。

【００１３】次に図４（ｃ）のように、第２の保護膜３
１を全面エッチバックして、第１の保護膜３０の側壁部
にサイドウォール３２を形成し、開口部の半導体基板１
０の表面にゲート酸化膜４０を形成し、さらにその上に
ゲート電極となるゲート膜４１を形成する。

【００１４】次に図４（ｄ）のように、ゲート膜４１を
全面エッチバックあるいはＣＭＰ等で、保護膜の開口部
のみに残るようにエッチングして、ゲート電極４３を形
成する。

【００１５】次に図５（ｅ）のように、第１に保護膜３
０を除去し、ゲート電極４３及びサイドウォール３２を
マスクにしてイオン注入し、ＳＤ拡散層２４を形成す
る。

【００１６】次に図５（ｆ）のように、サイドウォール
３２を除去し、ゲート電極４３をマスクにしてイオン注
入を行い、ＬＤＤ拡散層２１を形成する。

【００１７】次に図５（ｇ）のように、下地層間膜５０
を形成し、コンタクト孔５１を開口し、それをコンタク
ト埋設金属５２で埋め込んだ後、配線５３を形成する。

【００１８】これらの方法は、リソグラフィー技術で形
成可能な最小寸法よりも微細なゲートポリ電極の形成が
可能であるが、以下に述べる問題点を抱えている。

【００１９】ゲート酸化膜は保護膜を開口した状態で行
われるが、開口部が微細なためゲート酸化膜の厚さが不
均一になってしまう。（ゲート酸化膜中に一般的にピン
ホールと呼ばれる酸化されない部分が出来、酸化膜の耐
圧が低下する。）特に開口部の周辺部（サイドウォール
側壁の直下、酸化される部分とされない部分の境界）で
顕著である。ゲート酸化膜が薄膜化されると、さらに均
一性が悪化する。さらに、ゲート電極のエッチング時
に、ゲート電極及びゲート酸化膜が、全面エッチバック
時のプラズマやＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａ
ｎｉｃａｌＰｏｌｉｓｈｉｎｇ）時の荷重等のストレス
に長時間さらされることになり、ゲート酸化膜中に準位
が出来てしまう等の不具合が発生する。つまりこれらの
方法では、ゲート酸化膜の膜厚・膜質に不均一が生じた
り、ゲート電極及びゲート酸化膜がプラズマや荷重のス
トレスに長時間さらされるため、ゲート酸化膜の信頼性
が低下してしまう。

【００２０】

【発明が解決しようとする課題】従来の微細ＭＯＳトラ
ンジスタにおいては、トランジスタの性能を決定する重
要な要素であるチャネル長はゲート電極の寸法に依存し
ていた。

【００２１】すなわちその時点でのリソグラフィー技術
で形成可能な最小寸法がゲート電極の微細化の限界であ
り、ゲート電極の寸法の微細化の限界がチャネル長の限
界でもあった。

【００２２】その理由は、ゲート電極の寸法がチャネル
長を決定しているためである。

【００２３】また特開昭６３−１２９６６６、特開平２
−８６１３４、特開平３−２７５２１に開示されている
方法では、リソグラフィー技術で形成可能な最小寸法よ
りも微細なゲートポリ電極の形成が可能であるが、ゲー
ト酸化膜の膜厚・膜質に不均−が生じたり、ゲート電極
のエッチング時に、ゲート電極及びゲート酸化膜が、全
面エッチバック時のプラズマやＣＭＰ時の荷重等のスト
レスに長時間さらされることになり、ゲート酸化膜の信
頼性が低下してしまうという欠点があった。

【００２４】その理由は、微細な開口パターン内にゲー
ト酸化膜を形成していること及び、その開口パターン内
にゲート電極を形成しているためである。

【００２５】本発明は、微細ＭＯＳトランジスタにおい
て、チャネル長をゲート寸法に依存することなく、リソ
グラフィーで形成可能な最小寸法よりさらに微細化し、
かつゲート酸化膜の信頼性の低下を防止することを目的
とする。

【００２６】

【課題を解決するための手段】前記の目的は以下の手段
によって達成される。すなわち、本発明は、ゲート電極
の下部にゲート電極よりも短いチャネル部拡散層を有
し、チャネル部以外のゲート電極の下部にはＬＤＤ拡散
層を有するＭＯＳ型半導体装置の製造方法において、半
導体基板全面にＬＤＤ拡散層を形成する工程と、第１の
保護膜を形成しパターニングする工程と、第２の保護膜
を形成する工程と、前記第２の保護膜をエッチバックし
前記第１の保護膜の側壁部にサイドウォールを形成する
工程と、前記第１の保護膜およびサイドウォールをマス
クにチャネル部拡散層を形成する工程と、前記第１の保
護膜およびサイドウォールを除去する工程と、前記半導
体基板全面にゲート酸化膜および導電性を有するゲート
膜を形成する工程と、前記ゲート膜をエッチングしてゲ
ート電極を形成する工程と、ゲート電極の側壁にサイド
ウォールを形成する工程と、前記ゲート電極およびサイ
ドウォールをマスクにＳＤ拡散層を形成する工程とを、
少なくとも有することを特徴とする半導体装置の製造方
法を提案するものである。

【００２７】また、本発明は、ゲート電極の下部にゲー
ト電極よりも短いチャネル部拡散層を有し、チャネル部
以外のゲート電極の下部にはＬＤＤ拡散層を有するＭＯ
Ｓ型半導体装置の製造方法において、半導体基板上に第
１の保護膜を形成しパターニングする工程と、前記第１
の保護膜をマスクにＬＤＤ拡散層を形成する工程と、第
２の保護膜を形成する工程と、前記第２の保護膜をエッ
チバックし前記第１の保護膜の側壁部にサイドウォール
を形成する工程と、前記第１の保護膜およびサイドウォ
ールをマスクにチャネル部拡散層を形成する工程と、前
記第１の保護膜およびサイドウォールを除去する工程
と、前記半導体基板全面にゲート酸化膜および導電性を
有するゲート膜を形成する工程と、前記ゲート膜をエッ
チングしてゲート電極を形成する工程と、前記ゲート電
極マスクにＳＤ拡散層を形成する工程とを、少なくとも
有することを特徴とする半導体装置の製造方法を提案す
るものである。またさらに、前記第１の保護膜をマスク
にパンチスルーを抑制するための別の拡散層を形成する
工程を有する前記の半導体装置の製造方法を提案するも
のである。

【００２８】本発明の半導体装置は、半導体基板上に形
成したマスク材をリソグラフィー技術で形成可能な最小
寸法で開口し、更にマスク材の側壁スペーサーを形成
し、これらのマスク材およびサイドウォールをマスクに
チャネル部拡散層を形成することにより、ゲート寸法に
依存することなくリソグラフィー技術で形成可能な最小
寸法よりも微細化されたチャネル長を有している。

【００２９】さらに、マスク材を除去した後に通常のプ
ロセスで形成されるゲート酸化膜及びゲート電極を有し
ている。

【００３０】

【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。

【００３１】本発明は、図１（ａ）のように、半導体基
板１０上に第１導電型不純物を１Ｅ１３〜５Ｅ１４ｃｍ
^ー２程度の濃度で導入しＬＤＤ拡散層２１を形成する。

【００３２】次に、図１（ｂ）のように、第１の保護膜
３０を４０〜３００ｎｍの厚さで形成し、リソグラフィ
ー技術で形成可能な最小寸法でパターニングし、保護膜
３０をマスクにして選択的に第２導電型不純物を１Ｅ１
２〜１Ｅ１４ｃｍ^ー２程度の濃度で導入し、パンチスル
ーストッパ拡散層２２を形成する。

【００３３】第１の保護膜３０の開口寸法は、たとえば
リソグラフィーの光源にＫｒＦレーザーを用いた場合は
約２００ｎｍの寸法が安定に形成できる最小寸法であ
る。

【００３４】次に図１（ｃ）のように、第２の保護膜３
１をＨＴＯ酸化膜等のカバレッジの良い膜で形成する。
第２の保護膜３１は、出来上がりのチャネル長及び、チ
ャネル部拡散層とゲート電極の位直合わせ誤差とを考慮
に入れて、リソグラフィー技術の最小寸法の１０〜３０
％程度の厚さで形成する。

【００３５】次に図１（ｄ）のように、第２の保護膜３
１を全面エッチバックして第１の保護膜３０の側壁部に
サイドウォール３２を形成し、保護膜３０及びサイドウ
ォール３２をマスクにして選択的に第２導電型不純物を
１Ｅ１２〜５Ｅ１４ｃｍ^ー２程度の濃度で導入し、チャ
ネル部拡散層２３を形成する。

【００３６】またこのとき、注入エネルギー及びドーズ
量を変えて何回かイオン注入する事により、ゲート直下
の濃度とその下の濃度のそれぞれを最適化する事が出来
る。

【００３７】次に、図２（ｅ）のように、第１の保護膜
３０及びサイドウォール３２を除去し、ゲート酸化膜４
０を２〜８ｎｍの厚さで形成し、その上にゲート電極に
なるゲート膜４１を形成し、その上にレジスト４２をパ
ターニングする。ゲート酸化膜４０を形成する際は第１
の保護膜３０及びサイドウォール３１は除去されている
ため、ゲート酸化膜４０の形成は従来の一般的な方法を
用いることが出来、かつ従来と同等の膜厚均一性及び膜
質の良い信頼性のあるゲート酸化膜が形成できる。

【００３８】また、ゲート膜４１は不純物の導入された
ポリシリコン、またはポリシリコンと高融点金属とシリ
コンの合金膜の２層構造で、１００〜４００ｎｍ程度の
厚さで形成されるのが一般的である。

【００３９】次に図２（ｆ）のように、レジスト４２を
マスクにゲート膜４１をエッチングして、ゲート電極４
３を形成する。ゲート膜４１のエッチング方法も従来の
一般的な方法がを用いることが出来るため、ゲート酸化
膜の信頼性を落とさない。

【００４０】次に、図２（ｇ）のように、ゲート電極の
側壁部にサイドウォール４４を形成し、ゲート電極４３
及びサイドウオール４４をマスクに第１導電型の不純物
を１〜５Ｅ１５ｃｍ^ー２の濃度で導入し、ＳＤ拡散層２
４を形成する。また、この後に高融点金属を形成し熱処
理を行い、余剰な高融点金属を除去することにより、Ｓ
Ｄ拡散層２４及びゲート電極４３の表面に金属シリサイ
ド層を形成しても良い。 次に図２（ｈ）のように、下
地層間膜５０を５００〜１２００ｎｍ程度の厚さで形成
し、コンタクト孔５１を開口し、それをコンタクト埋設
金属５２で埋め込んだ後、配線５３を形成する。

【００４１】次に本発明の実施の形態の動作について説
明する。

【００４２】本発明は図１（ｄ）に示すように、その時
点でのリソグラフィー技術で形成可能な最小寸法でパタ
ーニングした保護膜の側壁部にサイドウォールを形成
し、それをマスクにイオン注入を行いチャネル部拡散層
を形成しており、このチャネル部拡散層の長さがチャネ
ル長となる。これにより、ゲート寸法に依存することな
くリソグラフィー技術の限界以上に微細化されたチャネ
ル長を実現している。

【００４３】また、保護膜及びサイドウォールを除去し
た後に、従来の通常の方法でゲート酸化膜及びゲート電
極を形成しており、均一性の良いゲート酸化膜を有し、
ゲート電極の全面エッチバック時のプラズマやＣＭＰ時
の荷重等のストレスに長時間さらされることは無いた
め、ゲート酸化膜の信頼性は低下しない。

【００４４】次に本発明の他の実施の形態について図面
を参照して説明する。

【００４５】本発明は、図３（ａ）のように、半導体基
板１０上に、第１の保護膜３０を４０〜３００ｎｍの厚
さで形成し、リソグラフィー技術で形成可能最小寸法で
パターニングし、保護膜３０をマスクにして選択的に第
１導電型不純物を１Ｅ１３〜５Ｅ１４ｃｍ^-2確度の濃度
で導入しＬＤＤ拡散層２１を形成し、同様に第２導電型
不純物を１Ｅ１２〜１Ｅ１４ｃｍ^-2程度の濃度で導入
し、パンチスルーストッパ拡散層２２を形成する。

【００４６】第１の保護膜３０開口寸法は、たとえばリ
ソグラフィーの光源にＫｒＦレーザーを用いた場合は約
２００ｎｍの寸法が安定に形成できる限界寸法である。

【００４７】次に図３（ｂ）のように、第１の実施例と
同様の方法で保護膜３０の側壁部にサイドウォール３２
を形成する。厚さは、出来上がりのチャネル長及び、チ
ャネル部拡散層とゲート電極の位置合わせ誤差とを考慮
に入れて、リソグラフィー技術の最小寸法の１０〜３０
％程度で形成する。

【００４８】さらに、保護膜３０及びサイドウォール３
２をマスクにして選択的に第２導電型不純物を１Ｅ１２
〜５Ｅ１４ｃｍ^-2程度の濃度で導入し、チャネル部拡散
層２３を形成する。

【００４９】またこのとき、注入エネルギー及びドーズ
量を変えて何回かイオン注入する事により、ゲート直下
の濃度とその下の濃度のそれぞれを最適化する事が出来
る。

【００５０】次に、図３（ｃ）のように、第１の実施例
と同様の方法で、第１の保護膜３０及びサイドウォール
３２を除去し、ゲート酸化膜４０を２〜８ｎｍの厚さで
形成し、ゲート電極４３を形成する。酸化膜４０を形成
する際は第１の保護膜３０及びサイドウォール３１は除
去されているため、ゲート酸化膜４０の形成は従来の一
般的な方法を用いることが出来、かつ従来と同等の膜厚
均一性及び膜質の良い信頼性のあるゲート酸化膜が形成
できる。

【００５１】また、ゲート電極４３は不純物の導入され
たポリシリコン、またはポリシリコンと高融点金属とシ
リコンの合金膜の２層構造で、１００〜４００ｎｍ程度
の厚さで形成されるのが一般的である。

【００５２】さらに、ゲート電極４３を形成する時のエ
ッチング方法も従来の一般的な方法を用いることが出来
るため、ゲート酸化膜の信頼性を落とさない。

【００５３】次に、図３（ｄ）のように、ゲート電極４
３をマスクに第１導電型の不純物を１〜５Ｅ１５ｃｍ
^ー２の濃度で導入し、ＳＤ拡散層２４を形成する。さら
に、ゲート電極４３の側壁部にサイドウォール４４を形
成した後、高融点金属を形成し熱処理を行い、余剰な高
融点金属を除去することにより、ＳＤ拡散層２４及びゲ
ート電極４３の表面に金属シリサイド層４６を形成す
る。またこのとき、ゲート電極４３及びサイドウォール
４４をマスクに第１導電型の不純物を追加導入してもよ
い。

【００５４】その後、下地層間膜５０を５００〜１２０
０ｎｍ程度の厚さで形成し、コンタクト孔５１を開口
し、それをコンタクト埋設金属５２で埋め込んだ後、配
線５３を形成する。

【００５５】本実施形態例では、第１の実施形態例に比
ベＬＤＤ拡散層２１の距離が短いためドレイン抵抗が低
減でき、トランジスタの高性能化が図れる。また、ＭＯ
Ｓトランジスタが微細化されると浅いＳＤ拡散層が要求
されるが、その上に金属シリサイド層を形成した場合、
ＳＤ拡散層よりも金属シリサイド層の方が深くなってし
まい、半導体基板とオーミック接合あるいはショットキ
ーバリア接合してしまう。本実施例では、ゲート電極及
びサイドウォールをマスクに不純物を追加導入すること
によりサイドウォールの下地には浅いＳＤ拡散層を有し
たままで、金属シリサイド層の下部のみに深いＳＤ拡散
層を形成できるため、上記の問題は発生しない。

【００５６】

【実施例】第１の実施例 次に本発明の実施例の構成について図面を参照して説明
する。

【００５７】本発明は、図１（ａ）のように、Ｐ型の半
導体基板１０上にＡｓを１Ｅ１４ｃｍ^ー２程度の濃度で
イオン注入しＬＤＤ拡散層２１を形成する。

【００５８】次に、図１（ｂ）のように、酸化膜で第１
の保護膜３０を１００ｎｍの厚さで形成し、ＫｒＦレー
ザーを光源に用いて安定に形成できる最小寸法の２００
ｎｍでパターニングする。パターニングされた保護膜３
０をマスクにしてイオン注入を行い、選択的にＢを５Ｅ
１２ｃｍ^-2程度の濃度で導入し、パンチスルーストッパ
拡散層２２を形成する。

【００５９】次に図１（ｃ）のように、第２の保護膜３
１をＨＴＯ酸化膜等のカバレッジの良い膜で４０ｎｍの
厚さで形成する。

【００６０】次に図１（ｄ）のように、第２の保護膜３
１を全面エッチバックして第１の保護膜３０の側壁部に
サイドウォール３２を形成し、保護膜３０及びサイドウ
ォール３２をマスクにして選択的にＢを導入し、チャネ
ル部拡散層２３を形成する。このときチャネル部拡散層
２３の長さ、すなわちチャネル長は１２０ｎｍとなる。
このとき、注入エネルギー及びドーズ量を変えて何回か
イオン注入する事により、ゲート直下の濃度とその下の
濃度のそれぞれを最適化する事が出来る。注入の例とし
て、Ｂを１５〜４０ＫｅＶで１Ｅ１２ｃｍ^-2〜１Ｅ１５
ｃｍ^-2、４０〜８０ＫｅＶで２Ｅ１２ｃｍ^-2〜１Ｅ１５
ｃｍ^-2、８０〜２００ＫｅＶで１Ｅ１２ｃｍ^-2〜１Ｅ１
５ｃｍ^-2の３回に分けて注入する。

【００６１】次に、図２（ｅ）のように、第１の保護膜
３０及びサイドウォール３２を除去し、ゲート酸化膜４
０を４ｎｍの厚さで形成し、その上にリンの導入された
ポリシリコンを用い２００ｎｍの厚さでゲート膜４１を
形成し、その上にレジスト４２をパターニングする。ゲ
ート酸化膜４０を形成する際は第１の保護膜３０及びサ
イドウォール３１は除去されているため、ゲート酸化膜
４０の形成は従来の一般的な方法を用いることが出来、
かつ従来と同等の膜厚均一性及び膜質の良い信頼性のあ
るゲート酸化膜が形成できる。

【００６２】次に図２（ｆ）のように、ＫｒＦレーザー
を用いて安定に形成できる最小寸法の２００ｎｍでパタ
ーニングしたレジスト４２をマスクにゲート膜４１をエ
ッチングして、ゲート電極４３を形成する。ゲート膜４
１のエッチング方法も従来の一般的な方法がを用いるこ
とが出来るため、ゲート酸化膜の信頼性を落とさない。

【００６３】次に図２（ｇ）のように、ゲート電極の側
壁部にサイドウォール４４を形成し、ゲート電極４３及
びサイドウォール４４をマスクに第１導電型の不純物を
３Ｅ１５の濃度でイオン注入を行い、ＳＤ拡散層２４を
形成する。また、この後に高融点金属を形成し熱処理を
行い、余剰な高融点金属を除去することにより、ＳＤ拡
散層２４及びゲート電極４３の表面に金属シリサイド層
を形成しても良い。

【００６４】次に図２（ｈ）のように、下地層間膜５０
を５００〜１２００ｎｍ程度の厚さで形成し、コンタク
ト孔５１を開口し、それをコンタクト埋設金属５２で埋
め込んだ後、配線５３を形成する。

【００６５】第２の実施例 次に本発明の動作について説明する。

【００６６】本発明は図１（ｄ）に示すように、２００
ｎｍの寸法ででパターニングした保護膜の側壁部にサイ
ドウォールを４０ｎｍの幅で形成し、それをマスクにイ
オン注入を行い寸法１２０ｎｍのチャネル部拡散層を形
成しており、このチャネル部拡散層の長さがチャネル長
となる。これにより、ゲート寸法に依存することなくＫ
ｒＦレーザーを用いて安定に形成できる最小寸法の２０
０ｎｍよりも微細化されたチャネル長１２０ｎｍを実現
している。

【００６７】また、保護膜及びサイドウォールを除去し
た後に、従来の通常の方法でゲート酸化膜及びゲート電
極を形成しており、均一性の良いゲート酸化膜を有し、
ゲート電極の全面エッチバック時のプラズマやＣＭＰ時
の荷重等のストレスに長時間さらされることは無いた
め、ゲート酸化膜の信頼性は低下しない。

【００６８】

【発明の効果】第１の効果は、ＭＯＳトランジスタのチ
ャネル長を、ゲート電極の寸法に依存することなく、リ
ソグラフィー技術で形成可能な最小寸法よりも微細化出
来ることである。

【００６９】その理由は、マスクとなる保護膜を開口
し、その側壁部にサイドウォールを形成してからイオン
注入でチャネル部拡散層を形成していることによる。

【００７０】第２の効果は、リソグラフィー技術で形成
可能な最小寸法よりも微細化しても、ゲート酸化膜の信
頼性が低下しないことである。

【００７１】その理由は、チャネル部拡散層を形成した
後、保護膜及びサイドウォールを除去してゲート酸化膜
及びゲート電極を従来の通常の方法で形成するからであ
る。

【図面の簡単な説明】

【図１】図１（ａ）〜（ｄ）は本発明の第１の実施例の
前半の製造工程を示す断面図である。

【図２】図２（ｅ）〜（ｈ）は本発明の第１の実施例の
後半の製造工程を示す断面図である。

【図３】図３（ａ）〜（ｄ）は本発明の第２の実施例の
製造工程を示す断面図である。

【図４】図４（ａ）〜（ｄ）は従来の実施例の前半の製
造工程を示す断面図である。

【図５】図５（ｅ）〜（ｇ）は従来の実施例の後半の製
造工程を示す断面図である。

【図６】図６（ａ）〜（ｄ）は別の従来の実施例の前半
の製造を示す断面図である。

【図７】図７（ｅ）〜（ｆ）は図６の実施例の後半の製
造工程を示す断面図である。

【符号の説明】

１０ 半導体基板 １１ レジスト ２１ ＬＤＤ拡散層 ２２ パンチスルーストッパ拡散層 ２３ チャネル部拡散層 ２４ ＳＤ拡散層 ３０ 第１の保護膜 ３１ 第２の保護膜 ３２ サイドウォール ４０ ゲート酸化膜 ４１ ゲート膜 ４２ レジスト ４３ ゲート電極 ４４ ゲート電極のサイドウォール ４５ サイドウォール膜４６ 金属シリサイド層 ５０ 下地層間膜 ５１ コンタクト孔 ５２ コンタクト埋設金属 ５３ 配線

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−70119（ＪＰ，Ａ) 特開 平７−297298（ＪＰ，Ａ) 特開 平７−263680（ＪＰ，Ａ) 特開 平７−263679（ＪＰ，Ａ) 特開 平７−115195（ＪＰ，Ａ) 特開 平４−10553（ＪＰ，Ａ) 特開 平６−224215（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78 H01L 21/336

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 ゲート電極の下部にゲート電極よりも短
   いチャネル部拡散層を有し、チャネル部以外のゲート電
   極の下部にはＬＤＤ拡散層を有するＭＯＳ型半導体装置
   の製造方法において、半導体基板全面にＬＤＤ拡散層を
   形成する工程と、第１の保護膜を形成しパターニングす
   る工程と、第２の保護膜を形成する工程と、前記第２の
   保護膜をエッチバックし前記第１の保護膜の側壁部にサ
   イドウォールを形成する工程と、前記第１の保護膜およ
   びサイドウォールをマスクにチャネル部拡散層を形成す
   る工程と、前記第１の保護膜およびサイドウォールを除
   去する工程と、前記半導体基板全面にゲート酸化膜およ
   び導電性を有するゲート膜を形成する工程と、前記ゲー
   ト膜をエッチングしてゲート電極を形成する工程と、ゲ
   ート電極の側壁にサイドウォールを形成する工程と、前
   記ゲート電極およびサイドウォールをマスクにＳＤ拡散
   層を形成する工程とを、少なくとも有することを特徴と
   する半導体装置の製造方法。
2. 【請求項２】 ゲート電極の下部にゲート電極よりも短
   いチャネル部拡散層を有し、チャネル部以外のゲート電
   極の下部にはＬＤＤ拡散層を有するＭＯＳ型半導体装置
   の製造方法において、半導体基板上に第１の保護膜を形
   成しパターニングする工程と、前記第１の保護膜をマス
   クにＬＤＤ拡散層を形成する工程と、第２の保護膜を形
   成する工程と、前記第２の保護膜をエッチバックし前記
   第１の保護膜の側壁部にサイドウォールを形成する工程
   と、前記第１の保護膜およびサイドウォールをマスクに
   チャネル部拡散層を形成する工程と、前記第１の保護膜
   およびサイドウォールを除去する工程と、前記半導体基
   板全面にゲート酸化膜および導電性を有するゲート膜を
   形成する工程と、前記ゲート膜をエッチングしてゲート
   電極を形成する工程と、前記ゲート電極をマスクにＳＤ
   拡散層を形成する工程とを、少なくとも有することを特
   徴とする半導体装置の製造方法。
3. 【請求項３】 前記第１の保護膜をマスクにパンチスル
   ーを抑制するための別の拡散層を形成する工程を有す
   る、請求項１または２に記載の半導体装置の製造方法。