JP2000077659A - 半導体素子 - Google Patents
半導体素子Info
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Abstract
(57)【要約】
【課題】 素子サイズを変えることなく、オン電流を増
加させる方法として、微細化と高速化を両立させること
ができる半導体素子を提供する。 【解決手段】 少なくとも２個の素子分離領域と、該素
子分離領域間に形成された素子領域と、該素子領域内に
ソース電極，ゲート電極，ドレイン電極を持つＭＯＳＦ
ＥＴ構造の半導体素子において、前記素子領域内に１個
以上の窪み部分を設けたことを特徴とする半導体素子が
提供される。
加させる方法として、微細化と高速化を両立させること
ができる半導体素子を提供する。 【解決手段】 少なくとも２個の素子分離領域と、該素
子分離領域間に形成された素子領域と、該素子領域内に
ソース電極，ゲート電極，ドレイン電極を持つＭＯＳＦ
ＥＴ構造の半導体素子において、前記素子領域内に１個
以上の窪み部分を設けたことを特徴とする半導体素子が
提供される。
Description
【０００１】
【発明の属する技術分野】本発明は、MOSFET構造を持つ
半導体素子に関し、特に、平面上の素子サイズを広げる
ことなくオン電流を増加させることができる半導体素子
に関する。
半導体素子に関し、特に、平面上の素子サイズを広げる
ことなくオン電流を増加させることができる半導体素子
に関する。
【０００２】
【従来の技術】現在、市場の要求から、MOSLSIの微細化
と高速化が進められているが、そのためには、内部素子
であるMOSFETの微細化と高速化が必要となってきてい
る。比例縮小則によれば、MOSFETは、微細化すれば同時
に高速化できるはずであったが、従来は、周辺機器との
整合性を確保するため、電源電圧はそのままにしてMOSF
ETのサイズだけを小さくしている。
と高速化が進められているが、そのためには、内部素子
であるMOSFETの微細化と高速化が必要となってきてい
る。比例縮小則によれば、MOSFETは、微細化すれば同時
に高速化できるはずであったが、従来は、周辺機器との
整合性を確保するため、電源電圧はそのままにしてMOSF
ETのサイズだけを小さくしている。
【０００３】図３(ａ)は、従来の MOSFET 構造半導体素
子の一例を示す平面図であり、図３(ｂ)，(ｃ)は、それ
ぞれ、図３(ａ)のＡ−Ａ’線，Ｂ−Ｂ’線断面図であ
る。このようなMOSFET構造を持つ半導体素子は、従来、
下記のようにして作製されていた。まず、Ｐ型半導体基
板301上に素子分離領域302を形成し、その上にゲ−ト酸
化膜303，ゲ−トポリシリコン304を成長させ、ゲ−トポ
リシリコン304をパタ−ニング後、それをマスクとして
Ｎ型不純物をイオン注入することによってソ−ス，ドレ
イン領域305を形成する。素子領域307は、窪みのない平
らな構造である。このような半導体素子の動作は、一般
に、ゲ−ト，ドレイン電極に所望の電圧を印加するとMO
SFETがオンし、チャネル領域306を通ってソ−ス・ドレ
イン間にオン電流が流れることになる。
子の一例を示す平面図であり、図３(ｂ)，(ｃ)は、それ
ぞれ、図３(ａ)のＡ−Ａ’線，Ｂ−Ｂ’線断面図であ
る。このようなMOSFET構造を持つ半導体素子は、従来、
下記のようにして作製されていた。まず、Ｐ型半導体基
板301上に素子分離領域302を形成し、その上にゲ−ト酸
化膜303，ゲ−トポリシリコン304を成長させ、ゲ−トポ
リシリコン304をパタ−ニング後、それをマスクとして
Ｎ型不純物をイオン注入することによってソ−ス，ドレ
イン領域305を形成する。素子領域307は、窪みのない平
らな構造である。このような半導体素子の動作は、一般
に、ゲ−ト，ドレイン電極に所望の電圧を印加するとMO
SFETがオンし、チャネル領域306を通ってソ−ス・ドレ
イン間にオン電流が流れることになる。
【０００４】やや改良された技術として、特開昭64-598
65号公報には、MOS型薄膜トランジスターにおいて、絶
縁基板上に、かつチャネルの長さ方向に、深さが３μｍ
以下で、かつ開口部の幅が深さの１／３倍以上のＶ字型
の溝を波形に形成し、その波形に形成した部分に、ソー
ス・ドレイン間の領域のみならずソース，ゲート，ドレ
インの各電極を形成する技術が開示されている。また、
特開平2-22868号公報には、同じくMOS型トランジスター
において、ソース・ドレイン間に、略Ｕ字型の溝を作
り、この溝の中にゲート電極を埋め込む技術が開示され
ている。
65号公報には、MOS型薄膜トランジスターにおいて、絶
縁基板上に、かつチャネルの長さ方向に、深さが３μｍ
以下で、かつ開口部の幅が深さの１／３倍以上のＶ字型
の溝を波形に形成し、その波形に形成した部分に、ソー
ス・ドレイン間の領域のみならずソース，ゲート，ドレ
インの各電極を形成する技術が開示されている。また、
特開平2-22868号公報には、同じくMOS型トランジスター
において、ソース・ドレイン間に、略Ｕ字型の溝を作
り、この溝の中にゲート電極を埋め込む技術が開示され
ている。
【０００５】
【発明が解決しようとする課題】ところで、上記した従
来のMOSFET構造を持つ半導体素子は、チャネル領域が平
坦であるため、素子サイズを大きくせずにオン電流を増
加させるのは不可能であった。但し、基板の濃度を変え
たり、ソ−ス，ドレイン間隔を狭くしたりする方法もあ
るが効果が小さかった。また、素子内が高電界化してい
るので、ホットキャリアによる特性劣化等が問題となっ
ている。このため、高速化の重要なパラメ−タであるオ
ン電流を犠牲にして電界を緩和せざるを得なくなり、微
細化しても思うように高速化が実現できない状況にあっ
た。上記のような背景から、MOSFETの素子サイズを変え
ることなくオン電流を増加させる方法、すなわち微細化
と高速化を両立させる方法が望まれていた。
来のMOSFET構造を持つ半導体素子は、チャネル領域が平
坦であるため、素子サイズを大きくせずにオン電流を増
加させるのは不可能であった。但し、基板の濃度を変え
たり、ソ−ス，ドレイン間隔を狭くしたりする方法もあ
るが効果が小さかった。また、素子内が高電界化してい
るので、ホットキャリアによる特性劣化等が問題となっ
ている。このため、高速化の重要なパラメ−タであるオ
ン電流を犠牲にして電界を緩和せざるを得なくなり、微
細化しても思うように高速化が実現できない状況にあっ
た。上記のような背景から、MOSFETの素子サイズを変え
ることなくオン電流を増加させる方法、すなわち微細化
と高速化を両立させる方法が望まれていた。
【０００６】上記の特開昭64-59865号公報に開示の技術
は、チャネルの長さ方向に沿う方向で、絶縁基板上一面
に、略Ｖ字形の溝を波形に形成し、その波形に形成した
部分に、ソース・ドレイン間の領域のみならずソース，
ゲート，ドレインの各電極を形成するものである。この
ため、溝側壁に対するイオン注入濃度が十分でなく、ソ
−ス、ドレイン端でｐｎジャンクション間のリ−クが発
生する。また、素子分離領域に溝を掘ると、その後に行
われるイオン注入において、注入イオンが酸化膜を突き
抜けて拡散層の分離耐圧が劣化する。さらに、ソ−ス、
ドレインの側面積が大きくなるため、側面容量が大きく
なり回路の動作スピ−ドが劣化する、という問題点があ
る。また、上記の特開平2-22868号公報に開示された技
術は、ソース・ドレイン間に、略Ｕ字型の溝を作り、こ
の溝の中にゲート電極を埋め込むものであるために、溝
の端で電界集中が起こり、ホットキャリアによる特性劣
化が発生する、という問題点がある。
は、チャネルの長さ方向に沿う方向で、絶縁基板上一面
に、略Ｖ字形の溝を波形に形成し、その波形に形成した
部分に、ソース・ドレイン間の領域のみならずソース，
ゲート，ドレインの各電極を形成するものである。この
ため、溝側壁に対するイオン注入濃度が十分でなく、ソ
−ス、ドレイン端でｐｎジャンクション間のリ−クが発
生する。また、素子分離領域に溝を掘ると、その後に行
われるイオン注入において、注入イオンが酸化膜を突き
抜けて拡散層の分離耐圧が劣化する。さらに、ソ−ス、
ドレインの側面積が大きくなるため、側面容量が大きく
なり回路の動作スピ−ドが劣化する、という問題点があ
る。また、上記の特開平2-22868号公報に開示された技
術は、ソース・ドレイン間に、略Ｕ字型の溝を作り、こ
の溝の中にゲート電極を埋め込むものであるために、溝
の端で電界集中が起こり、ホットキャリアによる特性劣
化が発生する、という問題点がある。
【０００７】本発明は、以上のような従来のMOSFET構造
を持つ半導体素子における問題点に鑑みてなされたもの
であり、素子サイズを変えることなく、オン電流を増加
させる方法として、微細化と高速化を両立させることが
できる半導体素子を提供することを目的とする。
を持つ半導体素子における問題点に鑑みてなされたもの
であり、素子サイズを変えることなく、オン電流を増加
させる方法として、微細化と高速化を両立させることが
できる半導体素子を提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明は、素子領域内に
窪み部分を設け、その窪み部分にソース電極の一部、ゲ
ート電極の一部、ドレイン電極の一部を含む構成とする
ことによって素子サイズを変えることなく、オン電流を
増加させることを特徴とするものである。
窪み部分を設け、その窪み部分にソース電極の一部、ゲ
ート電極の一部、ドレイン電極の一部を含む構成とする
ことによって素子サイズを変えることなく、オン電流を
増加させることを特徴とするものである。
【０００９】即ち、本発明に係る半導体素子は、「一導
電型の半導体基板に、ソース電極，ゲート電極，ドレイ
ン電極によって構成されたMOSFETからなる素子領域と該
素子領域を分離するための素子分離領域を備えた半導体
素子において、前記素子領域内に窪み部分を設け、該窪
み部分に前記ソース電極の一部、前記ゲート電極の一
部、前記ドレイン電極の一部を含むことを特徴とする半
導体素子。」（請求項１）を要旨（発明を特定する事
項）とし、 ・前記窪み部分の形状が略矩形であること（請求項
２）、 ・前記窪み部分の側壁が傾斜していること（請求項
３）、 ・前記窪み部分の形状が略U字形であること（請求項
４）、 ・前記窪み部分の個数が１個であること（請求項５）、 ・前記窪み部分の個数が２個であること（請求項６）、 ・前記窪み部分の個数が３個以上であること（請求項
７）、 ・前記窪み部分がフォトリソグラフィー法よって形成さ
れたものであること（請求項８）、 ・前記窪み部分を含む素子領域部分にしきい値電圧制御
のための不純物が注入されること（請求項９）、 ・前記しきい値電圧制御のための不純物の注入がイオン
注入法によって行われたこと（請求項１０）、 ・前記イオン注入法によるしきい値電圧制御のための不
純物の注入が、斜め回転注入により行われたこと（請求
項１１）、を特徴とするものである。
電型の半導体基板に、ソース電極，ゲート電極，ドレイ
ン電極によって構成されたMOSFETからなる素子領域と該
素子領域を分離するための素子分離領域を備えた半導体
素子において、前記素子領域内に窪み部分を設け、該窪
み部分に前記ソース電極の一部、前記ゲート電極の一
部、前記ドレイン電極の一部を含むことを特徴とする半
導体素子。」（請求項１）を要旨（発明を特定する事
項）とし、 ・前記窪み部分の形状が略矩形であること（請求項
２）、 ・前記窪み部分の側壁が傾斜していること（請求項
３）、 ・前記窪み部分の形状が略U字形であること（請求項
４）、 ・前記窪み部分の個数が１個であること（請求項５）、 ・前記窪み部分の個数が２個であること（請求項６）、 ・前記窪み部分の個数が３個以上であること（請求項
７）、 ・前記窪み部分がフォトリソグラフィー法よって形成さ
れたものであること（請求項８）、 ・前記窪み部分を含む素子領域部分にしきい値電圧制御
のための不純物が注入されること（請求項９）、 ・前記しきい値電圧制御のための不純物の注入がイオン
注入法によって行われたこと（請求項１０）、 ・前記イオン注入法によるしきい値電圧制御のための不
純物の注入が、斜め回転注入により行われたこと（請求
項１１）、を特徴とするものである。
【００１０】
【発明の実施の形態】本発明は、素子領域内に窪み部分
を設け、その窪み部分にソース電極の一部、ゲート電極
の一部、ドレイン電極の一部を含む構成とするものであ
り、以下においては、窪み部分の形状が略矩形の形態の
ものについて説明するが、窪み部分の形状は特に限定さ
れるものではなく、例えば、窪みの側壁が傾斜している
もの、窪み部分の形状が略U字形の形状でも良い。以
下、本発明の実施の形態を図面を参照して説明する。
を設け、その窪み部分にソース電極の一部、ゲート電極
の一部、ドレイン電極の一部を含む構成とするものであ
り、以下においては、窪み部分の形状が略矩形の形態の
ものについて説明するが、窪み部分の形状は特に限定さ
れるものではなく、例えば、窪みの側壁が傾斜している
もの、窪み部分の形状が略U字形の形状でも良い。以
下、本発明の実施の形態を図面を参照して説明する。
【００１１】（第１の実施の形態）図１(ａ)は、本発明
の第１の実施の形態の半導体素子の構造を示す平面図で
あり、図１(ｂ)，(ｃ)は、それぞれ、図１(ａ)のＡ−
Ａ’線，Ｂ−Ｂ’線断面図である。まず、図１に示す半
導体素子の構造及びその製作工程について説明する。Ｐ
型半導体基板101上に、トレンチ分離法を用いて素子分
離領域102を形成する。具体的には、フォトレジストを
塗布した後に部分的に露光し、現像する方法、即ちフォ
トリソグラフィー法を用いて、素子分離領域102のレジ
ストを除去し、その後、フォトレジストをマスクにし
て、ドライエッチングすることにより、シリコン基板10
1を0.5μｍ掘り下げ、その後で、CVD 法によるシリコン
酸化膜形成により溝を埋込み、CMP 法で全面エッチング
して平坦化することにより素子分離領域102を形成す
る。
の第１の実施の形態の半導体素子の構造を示す平面図で
あり、図１(ｂ)，(ｃ)は、それぞれ、図１(ａ)のＡ−
Ａ’線，Ｂ−Ｂ’線断面図である。まず、図１に示す半
導体素子の構造及びその製作工程について説明する。Ｐ
型半導体基板101上に、トレンチ分離法を用いて素子分
離領域102を形成する。具体的には、フォトレジストを
塗布した後に部分的に露光し、現像する方法、即ちフォ
トリソグラフィー法を用いて、素子分離領域102のレジ
ストを除去し、その後、フォトレジストをマスクにし
て、ドライエッチングすることにより、シリコン基板10
1を0.5μｍ掘り下げ、その後で、CVD 法によるシリコン
酸化膜形成により溝を埋込み、CMP 法で全面エッチング
して平坦化することにより素子分離領域102を形成す
る。
【００１２】次に、素子領域107内の一部に、略矩形の
窪み108を作る。窪み108の形成は、素子分離領域102の
形成と同様に、フォトレジストを塗布した後、フォトリ
ソグラフィ−法により窪みを作る部分のみに対してフォ
トレジストを開口し、その後、フォトレジストをマスク
にしてドライエッチングすることにより、シリコン基板
を0.3μｍ掘り下げて形成する。
窪み108を作る。窪み108の形成は、素子分離領域102の
形成と同様に、フォトレジストを塗布した後、フォトリ
ソグラフィ−法により窪みを作る部分のみに対してフォ
トレジストを開口し、その後、フォトレジストをマスク
にしてドライエッチングすることにより、シリコン基板
を0.3μｍ掘り下げて形成する。
【００１３】次に、しきい値電圧制御のためのＮ型不純
物を、イオン注入法により、シリコン基板101に注入す
る。このイオン注入は、窪みの側壁にも均一に注入する
必要があるため、斜め回転注入とし、注入角度は45度程
度で行う。
物を、イオン注入法により、シリコン基板101に注入す
る。このイオン注入は、窪みの側壁にも均一に注入する
必要があるため、斜め回転注入とし、注入角度は45度程
度で行う。
【００１４】次に、熱酸化法により、ゲ−ト酸化膜103
となるシリコン酸化膜を形成し、その上に、CVD法によ
りゲ−トポリシリコン104となるポリシリコン膜を成長
させ、前記と同様にフォトリソグラフィ−法とドライエ
ッチング法により、ゲ−トポリシリコンをパタ−ニング
する。最後に、イオン注入法によりゲ−トポリシリコン
をマスクとしてＮ型不純物を基板に注入し、ソ−ス，ド
レイン領域105を形成する。なお、しきい値電圧制御の
ための不純物はシリコン基板の不純物濃度等の条件によ
り、Ｐ型不純物を用いる場合もある。また、イオン注入
の注入角度は溝の深さ、幅、等の条件により異なる場合
もある。
となるシリコン酸化膜を形成し、その上に、CVD法によ
りゲ−トポリシリコン104となるポリシリコン膜を成長
させ、前記と同様にフォトリソグラフィ−法とドライエ
ッチング法により、ゲ−トポリシリコンをパタ−ニング
する。最後に、イオン注入法によりゲ−トポリシリコン
をマスクとしてＮ型不純物を基板に注入し、ソ−ス，ド
レイン領域105を形成する。なお、しきい値電圧制御の
ための不純物はシリコン基板の不純物濃度等の条件によ
り、Ｐ型不純物を用いる場合もある。また、イオン注入
の注入角度は溝の深さ、幅、等の条件により異なる場合
もある。
【００１５】次に、本発明の第１の実施の形態の半導体
素子の動作について説明する。ゲ−トとドレイン電極に
所望の電圧を印加すると、MOSFETがオンし、チャネル領
域106を通ってソ−ス・ドレイン間にオン電流が流れ
る。本実施の形態では平面上にMOSFETを作るのに比べ
て、チャネル幅が略矩形の窪み109の深さ分だけ広くな
るため、その分、オン電流も増加する。例えば、平面上
チャネル幅が１μｍの場合、本実施の形態では0.3μｍ
の略矩形の窪みがあり、これを含めた合計のチャネル幅
は1.6μｍとなるため、オン電流は1.6倍となる。
素子の動作について説明する。ゲ−トとドレイン電極に
所望の電圧を印加すると、MOSFETがオンし、チャネル領
域106を通ってソ−ス・ドレイン間にオン電流が流れ
る。本実施の形態では平面上にMOSFETを作るのに比べ
て、チャネル幅が略矩形の窪み109の深さ分だけ広くな
るため、その分、オン電流も増加する。例えば、平面上
チャネル幅が１μｍの場合、本実施の形態では0.3μｍ
の略矩形の窪みがあり、これを含めた合計のチャネル幅
は1.6μｍとなるため、オン電流は1.6倍となる。
【００１６】（第２の実施の形態）図２(ａ)は、本発明
の第２の実施の形態の半導体素子の構造を示す平面図で
あり、図２(ｂ)，(ｃ)は、それぞれ、図２(ａ)のＡ−
Ａ’線，Ｂ−Ｂ’線断面図である。
の第２の実施の形態の半導体素子の構造を示す平面図で
あり、図２(ｂ)，(ｃ)は、それぞれ、図２(ａ)のＡ−
Ａ’線，Ｂ−Ｂ’線断面図である。
【００１７】まず、図２に示す半導体素子の構造及びそ
の製作工程について説明する。Ｐ型半導体基板201上
に、トレンチ分離法を用いて素子分離領域202を形成す
る。具体的には、フォトレジストを塗布した後に部分的
に露光し、かつ現像する方法、即ちフォトリソグラフィ
ー法を用いて素子分離領域202のレジストを除去し、そ
の後フォトレジストをマスクにしてドライエッチングす
ることによりシリコン基板201を0.5μｍ掘り下げ、その
後CVD法によるシリコン酸化膜形成により溝を埋込み、C
MP法で全面エッチングして平坦化することにより素子分
離領域202を形成する。
の製作工程について説明する。Ｐ型半導体基板201上
に、トレンチ分離法を用いて素子分離領域202を形成す
る。具体的には、フォトレジストを塗布した後に部分的
に露光し、かつ現像する方法、即ちフォトリソグラフィ
ー法を用いて素子分離領域202のレジストを除去し、そ
の後フォトレジストをマスクにしてドライエッチングす
ることによりシリコン基板201を0.5μｍ掘り下げ、その
後CVD法によるシリコン酸化膜形成により溝を埋込み、C
MP法で全面エッチングして平坦化することにより素子分
離領域202を形成する。
【００１８】次に、素子領域207内の一部に、略矩形の
窪み208，209を作る。これらの窪み208，209は、素子分
離領域202の形成と同様に、フォトレジストを塗布した
後に、フォトリソグラフィ−法により、窪み部分のみに
対してフォトレジストを開口し、その後、フォトレジス
トをマスクにしてドライエッチングすることにより、シ
リコン基板201を0.3μｍ掘り下げて形成する。本実施の
形態では、図２に示すように、後の工程で作るゲ−トポ
リシリコン204の電極部分に相当する位置に二つの略矩
形の窪み208，209を作っている。しかし、該窪みを作る
位置は、一般には、素子領域207内の任意の位置が可能
である。
窪み208，209を作る。これらの窪み208，209は、素子分
離領域202の形成と同様に、フォトレジストを塗布した
後に、フォトリソグラフィ−法により、窪み部分のみに
対してフォトレジストを開口し、その後、フォトレジス
トをマスクにしてドライエッチングすることにより、シ
リコン基板201を0.3μｍ掘り下げて形成する。本実施の
形態では、図２に示すように、後の工程で作るゲ−トポ
リシリコン204の電極部分に相当する位置に二つの略矩
形の窪み208，209を作っている。しかし、該窪みを作る
位置は、一般には、素子領域207内の任意の位置が可能
である。
【００１９】次に、しきい値電圧制御のためのＮ型不純
物を、イオン注入法によりシリコン基板201に注入す
る。このイオン注入は、窪みの側壁にも均一に注入する
必要があるため、斜め回転注入とし、注入角度は４５度
程度で行う。次に、熱酸化法により、ゲ−ト酸化膜203
となるシリコン酸化膜を形成し、その上にCVD法によ
り、ゲ−トポリシリコン204となるポリシリコン膜を成
長させ、前記と同様にフォトリソグラフィ−法とドライ
エッチング法によりゲ−トポリシリコン204をパタ−ニ
ングする。最後に、イオン注入法により、ゲ−トポリシ
リコンをマスクとしてＮ型不純物を基板に導入し、ソ−
ス，ドレイン領域205を形成する。なお、しきい値電圧
制御のための不純物はシリコン基板の不純物濃度等の条
件により、Ｐ型不純物を用いる場合もある。また、イオ
ン注入の注入角度は溝の深さ、幅、等の条件により異な
る場合もある。
物を、イオン注入法によりシリコン基板201に注入す
る。このイオン注入は、窪みの側壁にも均一に注入する
必要があるため、斜め回転注入とし、注入角度は４５度
程度で行う。次に、熱酸化法により、ゲ−ト酸化膜203
となるシリコン酸化膜を形成し、その上にCVD法によ
り、ゲ−トポリシリコン204となるポリシリコン膜を成
長させ、前記と同様にフォトリソグラフィ−法とドライ
エッチング法によりゲ−トポリシリコン204をパタ−ニ
ングする。最後に、イオン注入法により、ゲ−トポリシ
リコンをマスクとしてＮ型不純物を基板に導入し、ソ−
ス，ドレイン領域205を形成する。なお、しきい値電圧
制御のための不純物はシリコン基板の不純物濃度等の条
件により、Ｐ型不純物を用いる場合もある。また、イオ
ン注入の注入角度は溝の深さ、幅、等の条件により異な
る場合もある。
【００２０】次に、本発明の第２の実施の形態の半導体
素子の動作について説明する。ゲ−ト，ドレイン電極に
所望の電圧を印加すると、MOSFETがオンし、チャネル領
域206を通ってソ−ス，ドレイン間にオン電流が流れ
る。本実施の形態では、平面上にMOSFETを作るのに比べ
て、チャネル幅が略矩形の窪み210の深さ分だけ広くな
るため、その分、オン電流も増加する。例えば、平面上
のチャネル幅が１μｍの場合、本実施の形態では、0.3
μｍの窪みが２つあり、これを含めた合計のチャネル幅
は、2.2μｍとなるため、オン電流は2.2倍となる。
素子の動作について説明する。ゲ−ト，ドレイン電極に
所望の電圧を印加すると、MOSFETがオンし、チャネル領
域206を通ってソ−ス，ドレイン間にオン電流が流れ
る。本実施の形態では、平面上にMOSFETを作るのに比べ
て、チャネル幅が略矩形の窪み210の深さ分だけ広くな
るため、その分、オン電流も増加する。例えば、平面上
のチャネル幅が１μｍの場合、本実施の形態では、0.3
μｍの窪みが２つあり、これを含めた合計のチャネル幅
は、2.2μｍとなるため、オン電流は2.2倍となる。
【００２１】
【発明の効果】上記のとおり、本発明に係る半導体素子
は、平面の素子サイズを変えずにチャネル幅を窪みによ
って広げ、オン電流を増加させることができるため、MO
SFETの微細化を行いつつ、高速化も実現できる。また、
第２の実施の形態に示すように、素子領域内に設ける窪
みの数に比例させて、さらにオン電流を増加させること
ができる。
は、平面の素子サイズを変えずにチャネル幅を窪みによ
って広げ、オン電流を増加させることができるため、MO
SFETの微細化を行いつつ、高速化も実現できる。また、
第２の実施の形態に示すように、素子領域内に設ける窪
みの数に比例させて、さらにオン電流を増加させること
ができる。
【図１】(ａ)は、本発明の第１の実施の形態の半導体素
子の構造を示す平面図であり、(ｂ)，(ｃ)は、それぞ
れ、(ａ)のＡ−Ａ’線，Ｂ−Ｂ’線断面図である。
子の構造を示す平面図であり、(ｂ)，(ｃ)は、それぞ
れ、(ａ)のＡ−Ａ’線，Ｂ−Ｂ’線断面図である。
【図２】(ａ)は、本発明の第２の実施の形態の半導体素
子の構造を示す平面図であり、(ｂ)，(ｃ)は、それぞ
れ、(ａ)のＡ−Ａ’線，Ｂ−Ｂ’線断面図である。
子の構造を示す平面図であり、(ｂ)，(ｃ)は、それぞ
れ、(ａ)のＡ−Ａ’線，Ｂ−Ｂ’線断面図である。
【図３】(ａ)は、従来のMOSFET構造半導体素子の一例を
示す平面図であり、(ｂ)，(ｃ)は、それぞれ、(ａ)のＡ
−Ａ’線，Ｂ−Ｂ’線断面図である。
示す平面図であり、(ｂ)，(ｃ)は、それぞれ、(ａ)のＡ
−Ａ’線，Ｂ−Ｂ’線断面図である。
１０１，２０１，３０１ Ｐ型半導体基板 １０２，２０２，３０２ 素子分離領域 １０３，２０３，３０３ ゲ−ト酸化膜 １０４，２０４，３０４ ゲ−トポリシリコン １０５，２０５，３０５ ソース，ドレイン領域 １０６，２０６，３０６ チャネル領域 １０７，２０７，３０７ 素子領域 １０８，２０８，２０９ 窪み １１０，２１０ 窪み深さ
Claims (11)
- 【請求項１】 一導電型の半導体基板に、ソース電極，
ゲート電極，ドレイン電極によって構成されたMOSFETか
らなる素子領域と該素子領域を分離するための素子分離
領域を備えた半導体素子において、前記素子領域内に窪
み部分を設け、該窪み部分に前記ソース電極の一部、前
記ゲート電極の一部、前記ドレイン電極の一部を含むこ
とを特徴とする半導体素子。 - 【請求項２】 前記窪み部分の形状が略矩形であること
を特徴とする請求項１記載の半導体素子。 - 【請求項３】 前記窪み部分の側壁が傾斜していること
を特徴とする請求項１記載の半導体素子。 - 【請求項４】 前記窪み部分の形状が略U字形であるこ
とを特徴とする請求項１記載の半導体素子。 - 【請求項５】 前記窪み部分の個数が１個であることを
特徴とする請求項１記載の半導体素子。 - 【請求項６】 前記窪み部分の個数が２個であることを
特徴とする請求項１記載の半導体素子。 - 【請求項７】 前記窪み部分の個数が３個以上であるこ
とを特徴とする請求項１記載の半導体素子。 - 【請求項８】 前記窪み部分がフォトリソグラフィー法
によって形成されたものであることを特徴とする請求項
１〜７のいずれか１項に記載の半導体素子。 - 【請求項９】 前記窪み部分を含む素子領域部分にしき
い値電圧制御のための不純物が注入されることを特徴と
する請求項１〜８のいずれか１項に記載の半導体素子。 - 【請求項１０】 前記しきい値電圧制御のための不純物
の注入がイオン注入法によって行われたことを特徴とす
る請求項９記載の半導体素子。 - 【請求項１１】 前記イオン注入法によるしきい値電圧
制御のための不純物の注入が、斜め回転注入により行わ
れたことを特徴とする請求項１０記載の半導体素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10244455A JP2000077659A (ja) | 1998-08-31 | 1998-08-31 | 半導体素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10244455A JP2000077659A (ja) | 1998-08-31 | 1998-08-31 | 半導体素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000077659A true JP2000077659A (ja) | 2000-03-14 |
Family
ID=17118916
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10244455A Pending JP2000077659A (ja) | 1998-08-31 | 1998-08-31 | 半導体素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000077659A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418721B1 (ko) * | 2001-06-29 | 2004-02-19 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
| JP2006019518A (ja) * | 2004-07-01 | 2006-01-19 | Seiko Instruments Inc | 横型トレンチｍｏｓｆｅｔ |
| US7655976B2 (en) | 2007-07-10 | 2010-02-02 | Samsung Electronics Co., Ltd. | Field effect transistors having protruded active regions and methods of fabricating such transistors |
| JP2011151320A (ja) * | 2010-01-25 | 2011-08-04 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1998
- 1998-08-31 JP JP10244455A patent/JP2000077659A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418721B1 (ko) * | 2001-06-29 | 2004-02-19 | 주식회사 하이닉스반도체 | 반도체 소자의 트랜지스터 제조 방법 |
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| US7655976B2 (en) | 2007-07-10 | 2010-02-02 | Samsung Electronics Co., Ltd. | Field effect transistors having protruded active regions and methods of fabricating such transistors |
| US7863137B2 (en) | 2007-07-10 | 2011-01-04 | Samsung Electronics Co., Ltd. | Methods of fabricating field effect transistors having protruded active regions |
| US8378395B2 (en) | 2007-07-10 | 2013-02-19 | Samsung Electronics Co., Ltd. | Methods of fabricating field effect transistors having protruded active regions |
| JP2011151320A (ja) * | 2010-01-25 | 2011-08-04 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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