KR100249174B1 - 반도체 소자 및 그의 제조방법 - Google Patents

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Abstract

페리회로영역에서 숏채널효과를 개선하기에 적당한 반도체 소자의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체 소자의 제조방법은 셀영역과 페리회로영역이 정의된 반도체 기판에 있어서, 상기 셀과 페리회로영역에 제 1 절연막과 제 1 반도체층과 제 2 절연막을 증착하는 공정과, 상기 셀과 페리회로영역의 상기 제 2 절연막을 일정길이로 패턴하는 공정과, 상기 셀과 페리회로영역의 상기 패턴된 제 2 절연막의 측면에 측벽스페이서를 형성하는 공정과, 상기 셀과 페리회로영역의 상기 측벽스페이서와 제 2 절연막을 마스크로 제 1 반도체층을 이방성 식각하는 공정과, 상기 페리회로영역의 드러난 상기 반도체기판에 고농도 불순물영역을 형성하는 공정과, 상기 셀과 페리회로영역에 상기 측벽스페이서를 제거한 후에 상기 제 2 마스크를 이용하여 상기 제 1 반도체층을 식각하여 게이트전극을 형성하는 공정과, 상기 셀과 페리회로영역에 상기 게이트전극을 마스크로 전면에 드러난 반도체 기판에 저농도 불순물영역을 형성하는 공정과, 상기 셀과 페리회로영역에 상기 반도체 기판전면에 제 3 절연막과 평탄보호막을 증착하는 공정과, 상기 셀영역의 상기 게이트전극사이의 상기 제 3 절연막이 드러나도록 하는 공정과, 상기 셀영역의 상기 드러난 제 3 절연막을 제거하여 상기 반도체 기판이 드러나도록 콘택홀을 형성하는 공정과, 상기 셀영역의 상기 콘택홀 및 그와 인접한 상기 평탄보호막상에 콘택배선층을 형성하는 공정을 포함함을 특징으로 한다.

Description

반도체 소자 및 그의 제조방법
본 발명은 반도체 소자에 대한 것으로 특히, 페리회로영역에서 숏채널효과를 개선하기에 적당한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 집적화되면서 디램(DRAM)소자의 경우에 칩내에 1기가(Giga) 비트의 정보를 기억시킬 수 있는 1기가(Giga) 디램의 개발이 예상되고 있다. 이와 같은 1기가 디램 소자내의 단위정보를 기억시키는 단위 셀은 크기가 0.3㎛2급 내외가 되며 이를 실현시키기 위하여 극한적인 패턴형성기술과 관련된 제반기술이 요구되고 있다. 그 대표적인 제반기술로써 셀프얼라인 콘택형성기술이 있는데 이것은 0.3㎛2급 이하의 단위기억소자를 제조하는 데에 핵심기술이며 이를 이용하므로써 패턴형성을 위한 공정을 더 잘할 수 있다.
첨부 도면을 참조하여 종래 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1은 종래에 따라 제조된 반도체 소자의 구조단면도이고, 도 2a 내지 2d는 종래 반도체 소자의 제조방법을 나타낸 공정단면도이다.
종래 반도체 소자의 제조방법은 셀영역과 페리회로(Peripheral Circuit)영역으로 나누어서 설명한다. 이후설명에서 특별히 셀영역과 페리회로영역을 지칭하는 설명이 없으면 셀영역과 페리회로영역의 공정은 같이 진행된다.
종래 반도체 소자는 도 1에 도시한 바와 같이 반도체 기판(1)에 게이트산화막(2)과 게이트전극(3)과 게이트캡질화막(4)이 적층되어 형성되었고, 상기 게이트전극(3)과 게이트캡질화막(4)의 양측면에 500Å정도의 폭을 갖는 측벽스페이서(6)가 있다. 그리고 상기 측벽스페이서(6)하부의 반도체 기판(1)표면내에 LDD영역(5)이 형성되었고, 게이트전극(3)과 측벽스페이서(6)의 양측 반도체 기판(1) 표면내에 소오스/드레인 영역(7)이 형성되어 있다. 그리고 상기 전면에 평탄보호막(8)이 형성되어있으며, 상기 셀영역의 게이트전극(3) 사이의 소오스/드레인 영역(7)과 콘택되도록 금속배선(10)을 형성한다.
상기와 같은 구성을 갖는 종래 반도체 소자의 제조방법은 도 2a에 도시한 바와 같이 P형 반도체 기판(1)에 산화막과 폴리실리콘층과 제 1 실리콘질화막을 차례로 적층한다. 이후에 게이트형성 마스크를 이용하여 제 1 실리콘질화막과 폴리실리콘층과 산화막을 차례로 이방성 식각하여 게이트산화막(2)과 게이트전극(3)과 게이트캡질화막(4)을 형성한다. 이때 셀영역에는 두 개의 게이트전극(3)이 형성되는 것으로 그리고 페리회로영역은 한 개의 게이트전극(3)이 형성되는 것으로 설명한다.
이후에 게이트캡질화막(4)과 게이트전극(3)과 게이트산화막(2)을 마스크로 이용하여 전면에 n형의 저농도 불순물이온을 주입하여 LDD영역(5)을 형성한다.
도 2b에 도시한 바와 같이 전면에 제 2 실리콘질화막을 증착한 후 에치백하여 측벽스페이서(6)를 형성한다. 그리고 측벽스페이서(6)와 게이트캡질화막(4)을 마스크로 드러난 반도체 기판(1)에 N형의 고농도 불순물이온을 주입하여 소오스/드레인 영역(7)을 형성한다.
도 2c에 도시한 바와 같이 반도체 기판(1)에 화학기상증착법으로 평탄보호막(8)을 형성한다. 그리고 평탄보호막(8)상에 감광막(9)을 도포한 후 셀영역만 노광 및 현상공정으로 게이트전극(4)사이의 소오스/드레인 영역(7) 상측이 드러나도록 감광막(9)을 선택적으로 패터닝한다.
도 2d에 도시한 바와 같이 패터닝된 감광막(9)을 마스크로 이용하여 평탄보호막(8)을 이방성 식각하여 소오스/드레인 영역(7)이 드러나도록 콘택홀을 형성한다. 이때 평탄보호막(8)의 식각은 실리콘질화막과 고선택비를 갖는 CHF3와 C2F6와 Ar가스를 이용하여 소오스/드레인 영역(7)이 드러날 때까지 진행한다. 이후에 전면에 금속이나 폴리실리콘과 같은 도전성물질을 증착한 후 이방성 식각하여 소오스/드레인 영역(7)과 콘택되도록 콘택배선(10)을 형성한다.
여기서 평탄보호막(8)을 식각할 때 산화막으로 형성된 평탄보호막(8)이 질화막으로 형성된 게이트캡절연막(5)과 측벽스페이서(6)보다 식각율이 더 빠르므로 평탄보호막(8)을 식각할 때 식각보호막으로 사용된다. 이와 같이 자동정렬된 콘택방법을 사용하여 차후에 게이트전극(3)과 콘택배선(10)이 쇼트되는 것을 방지할 수 있다.
상기와 같은 종래 반도체 소자 및 그의 제조방법은 다음과 같은 문제가 있다.
소자의 집적도가 커짐에 따라서 게이트전극의 간격도 좁아지게 되어 1기가 디램의 0.3㎛2에 있어서, 게이트전극간의 간격이 0.25㎛내외일 때 콘택영역을 0.15㎛이상 확보하기 위하여 게이트전극의 측벽스페이서는 500Å이하로 형성하여야 한다. 그러나, 페리회로영역의 측벽스페이서는 700Å이상 형성하여야 고농도의 소오스/드레인 영역이 게이트전극으로 측면확산되어 쇼트되는 것을 막을 수 있다. 그러나 종래에는 셀영역과 페리회로영역의 게이트전극 측면의 측벽스페이서를 동일한 두께로 동시에 형성하여 주므로 셀프얼라인콘택공정을 할 때 페리회로영역에서 숏채널효과 문제가 발생할 우려가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로, 특히 페리회로영역에서 숏채널효과를 개선하기에 적당한 반도체 소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1은 종래에 따라 제조된 반도체 소자의 구조단면도
도 2a 내지 2d은 종래 반도체 소자의 제조방법을 나타낸 공정단면도
도 3은 본 발명에 따라 제조된 반도체 소자의 구조단면도
도 4a 내지 4h는 본 발명 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
21: 반도체 기판 22: 제 1 산화막
22a: 게이트산화막 23: 폴리실리콘층
23a: 게이트전극 24: 제 2 산화막
24a: 캡게이트층 25: 제 1 감광막
26: 측벽스페이서 27: 제 2 감광막
28: 소오스/드레인 영역 29: LDD영역
30: 제 2 실리콘질화막 31: 평탄보호막
32: 제 3 감광막 33: 콘택배선층
상기와 같은 목적을 나타내기 위한 반도체 소자는 셀영역과 페리회로영역이 정의된 반도체 기판에 있어서, 상기 셀영역과 페리회로영역의 상기 반도체 기판에 적층되어 형성된 게이트절연막과 게이트전극과 캡게이트절연막과, 상기 페리회로영역의 상기 게이트절연막과 상기 게이트전극과 상기 캡게이트막과 일정영역 떨어져서 상기 반도체 기판내의 소정깊이내에 형성된 제 1 불순물영역과, 상기 셀영역의 상기 게이트절연막과 상기 게이트전극과 상기 캡게이트절연막 양측의 상기 반도체 기판 표면내에 형성됨과 동시에 상기 페리회로영역의 상기 게이트전극과 상기 제 1 불순물영역사이의 반도체 기판 표면내에 형성된 제 2 불순물영역과, 상기 페리회로영역의 상기 게이트절연막과 상기 게이트전극과 상기 캡게이트절연막을 감싸도록 형성된 제 1 절연막과, 상기 셀영역의 상기 게이트절연막과 상기 게이트전극과 상기 캡게이트절연막을 감싸며 상기 제 2 불순물영역이 드러나도록 콘택홀을 갖고 형성된 제 1 절연막과, 상기 셀영역과 페리회로영역이 상기 제 1 절연막상에 형성된 평탄보호막과, 상기 셀영역의 상기 콘택홀 및 그와 인접한 상기 평탄보호막상에 형성된 배선층을 포함하여 구성됨을 특징으로 한다.
상기와 같이 구성된 본 발명 반도체 소자의 제조방법은 셀영역과 페리회로영역이 정의된 반도체 기판에 있어서, 상기 셀과 페리회로영역에 제 1 절연막과 제 1 반도체층과 제 2 절연막을 증착하는 공정과, 상기 셀과 페리회로영역의 상기 제 2 절연막을 일정길이로 패턴하는 공정과, 상기 셀과 페리회로영역의 상기 패턴된 제 2 절연막의 측면에 측벽스페이서를 형성하는 공정과, 상기 셀과 페리회로영역의 상기 측벽스페이서와 제 2 절연막을 마스크로 제 1 반도체층을 이방성 식각하는 공정과, 상기 페리회로영역의 드러난 상기 반도체기판에 고농도 불순물영역을 형성하는 공정과, 상기 셀과 페리회로영역에 상기 측벽스페이서를 제거한 후에 상기 제 2 마스크를 이용하여 상기 제 1 반도체층을 식각하여 게이트전극을 형성하는 공정과, 상기 셀과 페리회로영역에 상기 게이트전극을 마스크로 전면에 드러난 반도체 기판에 저농도 불순물영역을 형성하는 공정과, 상기 셀과 페리회로영역에 상기 반도체 기판전면에 제 3 절연막과 평탄보호막을 증착하는 공정과, 상기 셀영역의 상기 게이트전극사이의 상기 제 3 절연막이 드러나도록 하는 공정과, 상기 셀영역의 상기 드러난 제 3 절연막을 제거하여 상기 반도체 기판이 드러나도록 콘택홀을 형성하는 공정과, 상기 셀영역의 상기 콘택홀 및 그와 인접한 상기 평탄보호막상에 콘택배선층을 형성하는 공정을 포함함을 특징으로 한다.
본 발명은 반도체 디램(DRAM)소자에 있어서 게이트전극간의 간격이 감소함에 따라 메모리 셀영역에는 얇게 전면에 질화막을 증착한 후에 콘택영역을 형성하므로써 콘택배선영역을 충분히 확보하고, 페리회로영역은 게이트형성 마스크를 이용하여 고농도 소오스/드레인 영역을 먼저 형성한 후 전면에 얇게 질화막을 증착하므로써 페리회로영역에서의 '숏채널효과' 문제를 해결하기 위한 것이다.
첨부 도면을 참조하여 참조하여 본 발명 반도체 소자 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 3은 본 발명 반도체 소자의 구조단면도이고, 도 4a 내지 4h는 본 발명 반도체 소자의 제조방법을 나타낸 공정단면도이다.
본 발명 반도체 소자는 도 3에 도시한 바와 같이 셀영역과 페리회로영역이 정의된 디램 셀에서 우선 도면 좌측의 셀영역을 설명하면 반도체 기판(21)에 게이트산화막(22a)과 게이트전극(23a)과 캡게이트(24a)가 적층되어 복수개 형성되어 있는 있다. 그리고 게이트산화막(22a)과 게이트전극(23a)과 캡게이트(24a)사이에는 저농도의 LDD영역(29)이 얇게 형성되어 있다. 그리고 상기 반도체 기판(21) 전면에 제 2 실리콘질화막(30)이 얇게 증착되어 있고, 제 2 실리콘질화막(30)상에는 평탄보호막(31)이 형성되어 있다. 그리고 상기 게이트전극(23a) 사이의 LDD영역(29)이 드러나도록 평탄보호막(31)과 제 2 실리콘질화막(30)이 식각되어 형성되어 있다. 그리고 드러난 LDD영역(29)과 콘택되도록 콘택배선층(33)이 형성되어 있다.
본 발명 반도체 소자의 제조방법은 셀영역과 페리회로(Peripheral Circuit)영역을 같이 설명하는 데, 특별히 셀영역과 페리회로영역을 지칭하는 설명이 없으면 셀영역과 페리회로영역의 공정은 같이 진행되는 것으로 한다.
본 발명 반도체 소자의 제조방법은 도 4a에 도시한 바와 같이 P형 반도체 기판(21)에 열산화공정으로 제 1 산화막(22)을 형성하고 제 1 산화막(22)상에 폴리실리콘층(23)을 증착한다. 그리고 폴리실리콘층(23)상에 화학기상증착법으로 제 2 산화막(24)을 적층한후에 제 2 산화막(24)상에 제 1 감광막(25)을 도포한다. 이후에 게이트형성마스크를 이용하여 노광 및 현상공정으로 제 1 감광막(25)을 선택적으로 패터닝한다.
도 4b에 도시한 바와 같이 패터닝된 제 1 감광막(25)을 마스크로 이용하여 제 2 산화막(24)을 폴리실리콘층(23)이 드러날 때까지 이방성 식각하여 캡게이트(24a)를 형성한다.
도 4c에 도시한 바와 같이 제 1 감광막(25)을 제거한 후에 전면에 제 1 실리콘질화막을 증착한 후에 캡게이트(24a)의 측면에 이방성 식각으로 측벽스페이서(26)를 형성한다. 이후에 측벽스페이서(26)와 식각된 캡게이트(24a)를 마스크로 폴리실리콘층(23)을 식각한다.
도 4d에 도시한 바와 같이 반도체 기판(21) 전면에 제 2 감광막(27)을 도포한 후에 페리회로영역만 제 2 감광막(27)이 제거되도록 한 후에 N형의 고농도 불순물이온을 주입하여 페리회로영역에 소오스/드레인 영역(28)을 형성한다.
도 4e에 도시한 바와 같이 제 2 감광막(27)을 제거한 후에 제 2 감광막(27)상에 제 1 실리콘질화막으로 형성된 측벽스페이서(26)를 핫인산(H3PO4)에 담가서 용액에 담그어 제거한다. 이후에 식각된 캡게이트(24a)을 마스크로 폴리실리콘층(23)과 제 1 산화막(22)을 이방성 식각하여 반도체 기판(21)이 드러나도록 게이트전극(23a)과 게이트산화막(22a)을 형성한다. 이후에 게이트전극(23a)양측의 드러난 반도체 기판(21)에 저농도 n형 불순물이온을 주입하여 LDD영역(29)을 형성한다.
도 4f에 도시한 바와 같이 전면에 상기 게이트전극(23a)과 컨포멀(conformal)하게 제 2 실리콘질화막(30)을 증착한 후에 전면에 화학기상증착법으로 산화막을 평탄하게 증착하여 평탄보호막(31)을 형성한다. 그리고 전면에 제 3 감광막(32)을 도포한 후에 셀영역의 게이트전극(23a)사이 상측이 드러나도록 노광 및 현상공정으로 선택적으로 제 3 감광막(32)을 패터닝한다. 이때 제 3 감광막(32)의 패턴은 식각되어 드러난 게이트전극(23a)간의 간격은 실제 콘택배선층이 반도체 기판(21)과 접하게 될 영역보다 큰 사이즈로 패턴되고 또한 콘택배선층과 게이트전극(23a)의 오버레이 마진이 없게 패턴을 형성한다.
도 4g에 도시한 바와 같이 패터닝된 제 3 감광막(32)을 마스크로 이용하여 전면에 평탄보호막(31)을 제 2 실리콘질화막(30)이 드러나도록 이방성식각한다. 식각할 때는 산화막이 질화막보다 식각율이 높은 특징을 이용하여 CHF3와 C2F6와 Ar가스를 이용하여 제 2 실리콘질화막(30)이 노출될 때까지 식각한다.
도 4h에 도시한 바와 같이 노출된 제 2 실리콘질화막(30)을 반도체기판(21)이 노출될 때까지 이방성 식각하여 콘택홀을 형성한다. 그리고 비정질실리콘이나 폴리실리콘을 콘택홀을 채우도록 적층한 후에 선택적으로 식각하여 콘택배선층(33)을 형성한다. 이와 같은 콘택배선층(33)은 디램의 비트라인이나 캐패시터의 하부전극으로 사용된다.
상기와 같은 본 발명 반도체 소자 및 그의 제조방법은 다음과 같은 효과가 있다.
셀영역의 게이트전극간의 간격이 감소함에 따라 콘택배선을 형성하기 위해 페리회로영역에서 게이트형성 마스크를 이용하여 먼저 고농도 불순물이온을 주입하여 소오스/드레인 영역을 형성하고 또한 셀영역과 페리회로영역에 얇은 질화막을 전면에 감싸도록 증착한 후에 셀영역과 페리회로영역에 콘택영역을 형성하므로써 페리회로영역에서는 '숏채널효과'문제가 발생하는 것을 방지할 수 있고, 셀영역에서는 콘택영역을 충분히 확보할 수 있다.

Claims (4)

  1. 셀영역과 페리회로영역이 정의된 반도체 기판에 있어서,
    상기 셀영역과 페리회로영역의 상기 반도체 기판에 적층되어 형성된 게이트절연막과 게이트전극과 캡게이트절연막과,
    상기 페리회로영역의 상기 게이트절연막과 상기 게이트전극과 상기 캡게이트막과 일정영역 떨어져서 상기 반도체 기판내의 소정깊이내에 형성된 제 1 불순물영역과,
    상기 셀영역의 상기 게이트절연막과 상기 게이트전극과 상기 캡게이트절연막 양측의 상기 반도체 기판 표면내에 형성됨과 동시에 상기 페리회로영역의 상기 게이트전극과 상기 제 1 불순물영역사이의 반도체 기판 표면내에 형성된 제 2 불순물영역과,
    상기 페리회로영역의 상기 게이트절연막과 상기 게이트전극과 상기 캡게이트절연막을 감싸도록 형성된 제 1 절연막과,
    상기 셀영역의 상기 게이트절연막과 상기 게이트전극과 상기 캡게이트절연막을 감싸며 상기 제 2 불순물영역이 드러나도록 콘택홀을 갖고 형성된 제 1 절연막과,
    상기 셀영역과 페리회로영역이 상기 제 1 절연막상에 형성된 평탄보호막과,
    상기 셀영역의 상기 콘택홀 및 그와 인접한 상기 평탄보호막상에 형성된 배선층을 포함하여 구성됨을 특징으로 하는 반도체 소자.
  2. 셀영역과 페리회로영역이 정의된 반도체 기판에 있어서,
    상기 셀과 페리회로영역에 제 1 절연막과 제 1 반도체층과 제 2 절연막을 증착하는 공정과,
    상기 셀과 페리회로영역의 상기 제 2 절연막을 일정길이로 패턴하는 공정과,
    상기 셀과 페리회로영역의 상기 패턴된 제 2 절연막의 측면에 측벽스페이서를 형성하는 공정과,
    상기 셀과 페리회로영역의 상기 측벽스페이서와 제 2 절연막을 마스크로 제 1 반도체층을 이방성 식각하는 공정과,
    상기 페리회로영역의 드러난 상기 반도체기판에 고농도 불순물영역을 형성하는 공정과,
    상기 셀과 페리회로영역에 상기 측벽스페이서를 제거한 후에 상기 제 2 마스크를 이용하여 상기 제 1 반도체층을 식각하여 게이트전극을 형성하는 공정과,
    상기 셀과 페리회로영역에 상기 게이트전극을 마스크로 전면에 드러난 반도체 기판에 저농도 불순물영역을 형성하는 공정과,
    상기 셀과 페리회로영역에 상기 반도체 기판전면에 제 3 절연막과 평탄보호막을 증착하는 공정과,
    상기 셀영역의 상기 게이트전극사이의 상기 제 3 절연막이 드러나도록 하는 공정과,
    상기 셀영역의 상기 드러난 제 3 절연막을 제거하여 상기 반도체 기판이 드러나도록 콘택홀을 형성하는 공정과,
    상기 셀영역의 상기 콘택홀 및 그와 인접한 상기 평탄보호막상에 콘택배선층을 형성하는 공정을 포함함을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서, 상기 측벽스페이서와 제 3 절연막은 질화막으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
  4. 제 2 항에 있어서, 상기 제 1 절연막과 제 2 절연막 및 평탄보호막은 산화막으로 형성함을 특징으로 하는 반도체 소자의 제조방법.
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