KR100202198B1 - 자기정렬콘택 제조방법 - Google Patents
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Abstract
본발명은 고집적 반도체 소자의 자기정렬콘택 제조방법에 관한 것으로, DRAM셀의 비트라인 또는 전하저장전극 콘택형성시 콘택면적이 축소되어 콘택저항이 증대되는 것을 방지하기 위하여 실리콘 기판 상부에 게이트 산화막 및 절연층이 하부 및 상부에 구비되는 다수의 게이트전극을 형성하는 단계와, 상기의 구조를 포함하는 전체구조 상부에 내부산화막을 도포하고 액티브 오픈마스크를 이용하여 게이트전극과 게이트전극 사이의 내부산화막을 비등방성 식각으로 내부산화막을 제거하여 실리콘 기판을 노출시키는 동시에 게이트전극 측벽에 내부산화막 스페이서를 형성하는 단계와, 상기 노출된 실리콘 기판 상부의 콘택영역에 소정두께의 폴리실리콘층 접속매체를 형성하는 단계와, 전체구조 상부에 두꺼운 내부산화막을 도포하고 에치백 공정으로 상기 절연층의 소정상부에서 평탄하게 하는 단계와, 콘택마스크를 이용하여 폴리실리콘 접속매체를 노출시키고 비트라인 또는 전하저장전극을 형성하여 상기 폴리실리콘층 접속매체를 통하여 하부실리콘 기판에 콘택시키는 단계로 이루어지는 기술이다.
Description
제1도는 고집적 반도체의 DRAM셀의 주요마스크층을 도시한 레이아웃트.
제2a도는 종래기술에 의해 제조된 DRAM셀을 제1도의 a-a' 절단선을 따라 도시한 단면도.
제2b도는 종래기술에 의해 제조된 DRAM셀을 제1도의 b-b' 절단선을 따라 도시한 단면도.
제3a도는 본발명에 의해 제조된 DRAM셀을 제1도의 a-a' 절단선을 따라 도시한 단면도.
제3b도는 본발명에 의해 제조된 DRAM셀을 제1도의 b-b' 절단선을 따라 도시한 단면도.
* 도면의 주요부분에 대한 부호설명
A : 워드라인 마스크 B : 비트라인 마스크
C : 액티브 마스크 D : 전하저장전극 마스크
E : 콘택마스크 1 : 실리콘 기판
7 : 폴리실리콘 베리어(Barrier)층 6 : 절연층 스페이서
8 및 12 : 내부절연층 8' : 내부절연층 스페이서
9 및 14 : 비트라인 10 및 15 : 전하저장전극
13 : 폴리실리콘층 접속매체 11 및 11' : 드레인 및 소오스확산영역
12' : 내부절연층 스페이서
본발명은 고집적 반도체 소자의 자기정렬콘택 제조방법에 관한 것으로, 특히 DRAM셀에서 비트라인과 전하저장전극을 게이트전극 사이의 드레인 및 소오스 확산영역에 콘택하는 자기정렬콘택 제조방법에 관한 것이다.
고집적 반도체 소자의 집적도가 높아짐에 따라 디자인 룰(Design Rule) 측면에서 공정여유도가 감소되는데 이공정여유도를 극복하기 위하여 DRAM의 비트라인 또는 전하저장전극 콘택형성시 워드라인 사이공간을 최대한 활용할 수 있는 자기정렬콘택 기술이 이용되고 있다.
종래기술은 예를들어 비트라인을 드레인에 콘택하기 위해서는 제2a도에 도시된 바와같이 실리콘 기판(1)상부에 필드산화막(2) 및 게이트 전극(4)을 형성한다음 게이트전극(4)과 이웃하는 게이트 전극(4) 사이의 실리콘 기판(1)에 이온주입 공정으로 드레인 확산영역(11)을 형성하고 후에 형성될 비트라인(9)과 게이트전극(4) 사이의 절연을 위해 게이트 전극(4) 측벽에 절연스페이서(6)를 형성한다음, 게이트전극(4)상부 절연층(5) 소정상부에 폴리실리콘 베리어층(7)을 형성하고, 전체적으로 내부절연층(제2b도의 8) 예를들어 Inter Poly Oxide 층을 형성한다음 비트라인(9)이 형성될 부분의 내부절연층(제2b도의 8)을 제거한다음, 비트라인(9)을 드레인 확산영역(11)에 콘택하는 공정으로 이루어진다.
그러나, 상기한 바와같은 종래기술은 비트라인과 전하저장전극이 콘택될 부분의 내부절연층을 식각하는 공정에서 게이트전극 측벽에 이미 형성된 절연스페이서에 또 얇은 내부절연층 스페이서가 재형성되어 최소한의 면적을 갖도록 설계된 콘택면적이 축소되어 비트라인과 전하저장전극의 콘택저항이 증가하는 문제점이 발생된다.
따라서, 본발명은 상기의 문제점을 해결하기 위하여 게이트 전극 측벽에 절연스페이서를 별도로 형성하지 않고 내부절연층을 이용하여 게이트전극 측벽에 내부절연층 스페이서를 형성함으로서 콘택면적을 축소시키지 않고 제조공정을 용이하게 하는 자기정렬콘택 제조방법을 제공하는데 그 목적이 있다.
본발명에 의하면 DRAM셀의 비트라인과 전하저장전극을 실리콘 기판에 콘택하는 제조방법에 있어서,
콘택면적이 축소되어 콘택저항이 증대되는 것을 방지하기 위하여,
실리콘 기판 상부에 게이트 산화막 및 절연층이 하부 및 상부에 구비되는 다수의 게이트전극을 형성하는 단계와,
상기의 구조를 포함하는 전체구조 상부에 내부산화막을 도포하고 액티브 오픈마스크를 이용하여 게이트전극과 게이트전극 사이의 내부산화막을 비등방성 식각으로 내부산화막을 제거하여 실리콘 기판을 노출시키는 동시에 게이트전극 측벽에 내부산화막 스페이서를 형성하는 단계와,
상기 노출된 실리콘 기판 상부의 콘택영역에 소정두께의 폴리실리콘층 접속매체를 형성하는 단계와,
전체구조 상부에 두꺼운 내부산화막을 도포하고 에치백 공정으로 상기 절연층의 소정상부에서 평탄하게 하는 단계와,
콘택마스크를 이용하여 폴리실리콘 접속매체를 노출시키고 비트라인 또는 전하저장전극을 형성하여 상기 폴리실리콘층 접속매체를 통하여 하부실리콘 기판에 콘택시키는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본발명을 상세히 설명하기로 한다.
제1도는 DRAM셀의 주요마스크층을 배열한 레이아웃트(Lay Out)로서, 워드라인 마스크(A), 비트라인 마스크(B), 액티브 마스크(C), 전하저장전극 마스크(D), 콘택마스크(E)가 각각 배열되는데 64M급이상에서는 액티브 마스크(C)가 지그재그 형태로 배열되어짐을 알수 있다.
제2a도는 종래기술에 의해 제조된 DRAM셀을 제1도의 a-a' 단면을 따라 도시한 도면으로서,
상기 종래기술에서 언급한 바와같이 실리콘 기판(1) 상부에 필드산화막(2), 게이트 산화막(3), 게이트전극(4), 절연층(5)을 형성하고, 게이트전극(4)측벽에 절연층 스페이서(6)을 형성한다음, 비트라인(7)을 드레인 확산영역(11)에 콘택하는데 절연층 스페이서(6) 측면에 내부절연층 스페이서(8')가 재형성됨을 도시한다.
제2b도는 종래기술에 의해 제조된 DRAM셀을 제1도의 b-b' 단면을 따라 도시한 단면도로서, 제2a도와 같은 공정순서로 형성하되 게이트전극(4)상부의 절연층(5) 및 폴리실리콘 베리어층(7) 상부전체에 걸쳐 소정두께의 내부절연층(8)을 형성한다음, 후에 전하저장전극(10)을 콘택할 부분의 내부절연층(8)을 식각하여 콘택홀을 형성하고 후에 전하저장전극(10)을 소오스 확산영역(11')에 콘택하는데 절연층 스페이서(6) 측벽에 내부절연층 스페이서(8')가 재형성됨을 도시한다.
제3a도는 본발명에 의해 제조된 DRAM 셀을 제1도의 a-a' 단면을 따라 도시한 것으로서, 실리콘 기판(1) 소정상부에 필드산화막(2)을 형성하고, 노출된 실리콘 기판(1) 및 필드산화막(2) 상부에 게이트 산화막층(3), 게이트 전극용 도전층, 절연층(5)을 순차적으로 적층한다음, 게이트전극 마스크패턴 공정으로 게이트 전극(4)을 형성하고, 노출된 실리콘 기판(1)에 드레인 확산영역(11)을 형성하고, 내부절연층(도시안됨)을 소정두께 도포한후 액티브 오픈마스크(Active open mask)를 이용하여 게이트전극(4)과 이웃하는 게이트전극(4) 사이에 내부절연층을 비등방성 식각으로 제거하여 콘택영역의 실리콘 기판(1)을 노출시키는 동시에 게이트전극(4)측벽에 내부절연층 스페이서(12')를 형성한후, 폴리실리콘층을 두껍게 도포하여 게이트전극(4)상부까지 형성한다음, 에치백 공정으로 콘택영역에 소정두께 남겨서 폴리실리콘층 접속매체(13)를 형성한다음, 전체구조 상부에 내부절연층(12)을 두껍게 형성한후 에치백 공정으로 게이트전극(4) 상부의 절연층(5)상부에서 평탄하게 소정두께가 남아있도록 절연층(5)의 상부 소정두께를 식각하고 콘택마스크(제1도의 E)를 이용하여 폴리실리콘 접속매체(13)를 노출시킨 후 비트라인(14)을 도포하여 상기 폴리실리콘층 접속매체(13)를 통하여 드레인 확산영역(11)에 콘택한 것을 나타내며, 게이트 전극(4) 측벽에 내부절연층 스페이서(12')가 한번 형성됨으로서 콘택면적이 축소되지 않는다.
제3b도는 본발명에 의해 제조된 DRAM셀의 b-b' 단면을 도시한 것으로서, 상기 제3a도에 설명한 바와같은 제조방법으로 게이트 산화막(3), 게이트전극(4), 절연층(5), 소오스 확산영역(11'), 내부절연층(12), 내부절연층 스페이서(12')를 각각 형성한다음, 폴리실리콘층을 두껍게 도포하고 에치백 공정으로 콘택영역에 남겨서 폴리실리콘층 접속매체(13)를 형성하고, 전하저장전극(15)을 도포하여 상기 폴리실리콘 접속매체(13)를 통하여 소오스 확산영역(11')에 콘택한 것을 도시한다.
상기한 바와같이 본발명은 내부절연층을 형성한후 콘택영역의 드레인 및 소오스 확산영역을 노출하도록 식각하는 공정에서 게이트전극 측벽에 내부절연층 스페이서를 형성하고, 즉시 폴리실리콘층을 콘택영역에 채워서 콘택되는 면적이 축소되는 것을 방지할 수 있고 제조공정을 간단하게 진행할 수 있다.
Claims (2)
- DRAM셀의 비트라인과 전하저장전극을 실리콘 기판에 콘택하는 제조방법에 있어서, 콘택면적이 축소되어 콘택저항이 증대되는 것을 방지하기 위하여, 실리콘 기판 상부에 게이트 산화막 및 절연층이 하부 및 상부에 구비되는 다수의 게이트전극을 형성하는 단계와, 상기의 구조를 포함하는 전체구조 상부에 내부산화막을 도포하고 액티브 오픈마스크를 이용하여 게이트전극과 게이트전극 사이의 내부산화막을 비등방성 식각으로 내부산화막을 제거하여 실리콘 기판을 노출시키는 동시에 게이트전극 측벽에 내부산화막 스페이서를 형성하는 단계와, 상기 노출된 실리콘 기판 상부의 콘택영역에 소정두께의 폴리실리콘층 접속매체를 형성하는 단계와, 전체구조 상부에 두꺼운 내부산화막을 도포하고 에치백 공정으로 상기 절연층의 소정상부에서 평탄하게 하는 단계와, 콘택마스크를 이용하여 폴리실리콘 접속매체를 노출시키고 비트라인 또는 전하저장전극을 형성하여 상기 폴리실리콘층 접속매체를 통하여 하부실리콘 기판에 콘택시키는 단계로 이루어지는 것을 특징으로 하는 자기정렬콘택 제조방법.
- 제1항에 있어서, 상기 폴리실리콘층 접속매체를 형성하는 것을 전체구조 상부에 두껍게 폴리실리콘층을 형성한후 에치백 공정으로 콘택영역 소정부분에 소정두께로 남도록 하는 것을 특징으로 하는 자기정렬콘택 제조방법.
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