KR920020727A - 자기 정렬콘택 제조방법 - Google Patents
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 고집적 반도체의 DRAM셀의 주요마스크층을 도시한 레이아웃트.
Claims (2)
- DRAM셀의 비트라인과 전하저장전극을 실리콘 기판에 콘택하는 제조방법에 있어서, 콘택면적이 축소되어 콘택저항이 증대되는 것을 방지하기 위하여, 실리콘 기판 상부에 게이트 산화막 및 절연층이 하부 및 상부에 구비되는 다수의 게이트전극을 형성하는 단계와, 상기의 구조를 포함하는 전체구조 상부에 내부산화막을 도포하고 액티브 오픈마스크를 이용하여 게이트전극과 게이트전극사이의 내부산화막을 비등방성 식각으로 내부산화막을 제거하여 실리콘 기판을 노출시키는 동시에 게이트전극 측벽에 내부산화막 스페이서를 형성하는 단계와, 상기 노출된 실리콘 기판 상부의 콘택영역에 소정두께의 폴리실리콘층 접속매체를 형성하는 단계와, 전체구조 상부에 두꺼운 내부산화막을 도포하고 에치백 공정으로 상기 절연층의 소정상부에서 평탕하게 하는 단계와, 콘택마스크를 이용하여 폴리실리콘 접속매체를 노출시키고 비트라인 또는 전하저장전극을 형성하여 상기 폴리실리콘층 접속매체를 통하여 하부실리콘 기판에 콘택시키는 단계로 이루어지는 것을 특징으로 하는 자기정렬콘택 제조방법.
- 제1항에 있어서, 상기 폴리실리콘층 접속매체를 형성하는 것을 전체구조 상부에 두껍게 폴리실리콘층을 형성한후 에치백 공정으로 콘택영역 소정부분에 소정두께로 남도록 하는 것을 특징으로 하는 자기정렬콘택 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910006844A KR100202198B1 (ko) | 1991-04-29 | 1991-04-29 | 자기정렬콘택 제조방법 |
Applications Claiming Priority (1)
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| KR1019910006844A KR100202198B1 (ko) | 1991-04-29 | 1991-04-29 | 자기정렬콘택 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR920020727A true KR920020727A (ko) | 1992-11-21 |
| KR100202198B1 KR100202198B1 (ko) | 1999-06-15 |
Family
ID=19313794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019910006844A KR100202198B1 (ko) | 1991-04-29 | 1991-04-29 | 자기정렬콘택 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100202198B1 (ko) |
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1991
- 1991-04-29 KR KR1019910006844A patent/KR100202198B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR100202198B1 (ko) | 1999-06-15 |
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