KR900017086A - 2중 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 - Google Patents

2중 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 Download PDF

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Abstract

내용 없음.

Description

2중 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3a도 내지 제3g도는 본 발명의 일실시예를 따라 2중 적층캐패시터 구조를 갖는 반도체 기억장치의 제조과정을 나타내는 단면도.

Claims (5)

  1. 실리콘 기판(1)에 MOSFET를 형성하는 공정과, MOSFET의 드레인영역(6')에 접속된 3중 적층캐패시터를 형성하는 공정으로 이루어지는 반도체 기억장치의 제조방법에 있어서, 상기 2중 적층캐패시터를 형성하는 공정은, 드레인영역(6')상부에 제1차 셀플레이트전극(8), 유전체막(9), 전하보존전극용 전도물질(10')을 적층시켜 형성하는 단계와, 상기 전하보존전극용 전도물질(10'), 유전체막(9), 제1차 셀플레이트전극(8) 및 절연체(7)의 드레인영역(6') 일정상부에 콘택홈을 형성하는 단계와, 상기 콘택홈 및 전하보존전극용 전도물질(10') 상부에 유전체막(12) 및 전도물질(13')을 형성하고, 비등방성 식각으로 전도물질 스페이서(13)를 콘택측벽에 형성하는 단계와, 상기 전하보존전극용 전도물질(10') 상부 및 콘택하부의 노출된 유전체막(12)을 다시 식각하는 단계와, 상기 단계후 전영역에 걸쳐 전하보존전극용 전도물질(14')을 형성하여 전하보존전극용 전도물질(10')을 드레인영역(6')에 접속한 후 마스크패턴 공정으로 전하보존전극(10 및 14)을 형성하는 단계와, 상기 전하보존전극(10 및 14) 상부에 유전체막(15)을 형성하는 단계와, 상기 유전체막(15) 상부에 제2차 셀플레이트전극용 전도물질은 형성한 후 마스크패턴 공정으로 제2차 셀플레이트전극(16)을 형성하는 단계로 이루어져 콘택측벽에도 유전체로 형성시키는 것을 특징으로 하는 2중 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법.
  2. 제1항에 있어서, 상기 2중 적층캐패시터를 형성하는 공정은, 드레인(6') 상부에 제1차 플레이트전극(8)을 형성하고, 드레인영역(6')상의 제1차 플레이트전극(8) 및 절연체(7)의 일정부분에 콘택홈을 형성하는 단계와, 상기 콘택 및 제1차 셀플레이트전극(8)상부에 유전체(9) 및 전하보존전극용 전도물질(10')을 각각 형성하는 단계와, 상기 콘택하부의 전하보존전극용 전도물질(10') 및 유전체막(9)의 일정부분을 제거하는 단계와, 상기 전하보존전극용 전도물질(10') 및 드레인영역(6')에 다시 전하보존전극용 전도물질을 형성하여 접속하고 마스크패턴 공정으로 전하보존전극(10 및 14)을 형성하는 단계와, 상기 전하보존전극(10 및 14) 상부에 유전체(15)을 형성하고 제2차 셀플레이트전극용 전도물질을 형성하고 마스크패턴 공정으로 제2차 셀플레이트전극(16)을 형성하는 단계를 포함하는 것을 특징으로 하는 2중 적층캐패시터 구조를 갖는 반도체 기억장치의 제조방법.
  3. 제2항에 있어서, 상기 콘택하부의 전하보존전극용 전도물질(10') 및 유전체(9)의 일정부분을 제거하는 단계는, 상기 전하보존전극용 전도물질(10')상부에 질화막(18)과 감광물질(19) 또는 폴리마이드 또는 SOG)을 도포하는 단계와, 에치백 공정으로 콘택하부 질화막(18)만 남겨두고 전하보존전극용 전도물질(10')상부의 감광물질(19)과 질화막(18)을 제거하는 단계와, 노출된 전하보존전극용 전도물질(10') 상부에 산화막(20)을 성장시키는 단계와, 상기 산화막(20)을 식각장벽층으로 하여 상기 콘택하부의 질화막(18) 및 그 하부의 전하보존전극용 전도물질(10')을 식각하는 단계와 , 상기 산화막(20)과 콘택하부의 유전체막(9)를 제거하는 단계로 이루어진 것을 특징으로 하는 2중 적층캐패시터 구조를 갖는 반도체 기억장치 제조방법.
  4. 실리콘 기판에 MOSFET가 형성되고 MOSFET 드레인 영역(6') 상부에 2중 적층캐패시터가 형성되는 반도체 기억장치에 있어서, 2중 적층캐패시터 구조는, 셀플레이트전극(8 및 16)이 전하보존전극(10 및 14)을 중심으로 상,하로 둘러쌓여 있고, 전극간에는 캐패시터 유전체막(9 및 15)이 형성되고 전하보존전극(10 및 14)은 드레인영역(6')상에 접속되되 제1차 셀플레이트전극(8)에 형성된 콘택을 통하여 접속되며 콘택측벽은 유전체막(12)이 형성되어 단위면적당 캐패시터 표면적을 증가시킨 것을 특징으로 하는 2중 적층캐패시터 구조를 갖는 반도체 기억장치.
  5. 제4항에 있어서, 상기 전하보존전극 상부 유전체막(15)과 하부 유전체막(9)은 콘택측벽의 유전체막(12)과 접속된 것을 특징으로 하는 2중 적층캐패시터 구조를 갖는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890004351A 1989-04-03 1989-04-03 2중 적층 캐패시터 구조를 갖는 반도체 기억장치 및 그 제조방법 KR910008122B1 (ko)

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