KR960026656A - 캐패시터 형성방법 - Google Patents
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Abstract
본 발명은 반도체 기억소자의 캐패시터 형성방법에 관한 것으로, 다수의 폴리실리콘막 형성 공정과 절연막 형성공정 및 식각 공정으로 캐패시터를 형성하여 캐패시터의 표면적을 극대화시킴으로써 셀의 캐패시턴스를 충분히 확보하며, 스페이서를 사용하는 자기정렬콘택으로 캐패시터 콘택 공정 마진을 확보하여 소자의 신뢰성을 향상시키는 효과를 가져온다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2F도는 본 발명의 일실시예에 따른 캐패시터 형성 공정도.
Claims (2)
- 반도체 메모리 소자의 캐패시터 형성 방법에 있어서; 캐패시터의 예정된 콘택 부위상에 형성된 평탄화된 제1절연막 상부에 캐패시터 플레이트전극용 제1전도막, 제1유전체막 및 캐패시터 전하저장전극용 제2전도막을 차례로 적층하는 단계; 콘택 부위의 제2전도막, 제1유전체막. 제1전도막을 차례로 식각한 후, 드러난 제1절연막을 전체두께 중 일부두께만 식각하여 요홈부위를 형성하는 단계; 상기 요홈부위 측벽에 제2절연막 스페이서를 형성하고, 상기 제2전도막 및 제2절연막 스페이서를 식각마스크로 남은 잔류두께의 제1절연막을 식각하여 캐패시터 콘택홀을 형성하는 단계; 전체구조 상부에 전하저장전극용 제3전도막을 형성하는 단계; 상기 제3전도막 상에 제1절연막의 식각부위 보다는 크고 예정된 전하 저장전극 크기 보다는 적은 크기로 제3절연막을 패터닝하는 단계; 전체구조 상부 표면을 따라 일정두께로 전하저장전극용 제4도전막을 형성하는 단계; 전하저장전극의 크기를 결정하며, 상기 콘택홀의 폭만큼 중앙부위가 오픈된 식각마스크 물질을 사용하여 상기 제1전도막 및 제3절연막이 노출될때까지 그 상부의 증착막들을 차례로 식각하고 제3절연막을 제거하는 단계; 전체구조의 상부 표면을 따라 일정두께로 제2유전체막 및 플레이트전극용 제5전도막을 형성하는 단계; 전하저장전극의 크기보다 큰 식각마스크 물질을 사용하여 상기 제5전도막 및 제2유전체막을 식각하는 단계; 전체구조의 상부에 플레이트 전극용 제6전도막을 형성하는 단계를 포함하는 것을 특징으로 하는 캐피시터 형성방법.
- 제1항에 있어서, 상기 제1전도막 내지 제6전도막은 도핑된 폴리실리콘막인 것을 특징으로 하는 캐패시터 형성방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019940037500A KR960026656A (ko) | 1994-12-27 | 1994-12-27 | 캐패시터 형성방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1019940037500A KR960026656A (ko) | 1994-12-27 | 1994-12-27 | 캐패시터 형성방법 |
Publications (1)
Publication Number | Publication Date |
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KR960026656A true KR960026656A (ko) | 1996-07-22 |
Family
ID=66769729
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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KR1019940037500A KR960026656A (ko) | 1994-12-27 | 1994-12-27 | 캐패시터 형성방법 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR960026656A (ko) |
-
1994
- 1994-12-27 KR KR1019940037500A patent/KR960026656A/ko not_active Application Discontinuation
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