KR960026657A - 캐패시터 형성방법 - Google Patents

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Abstract

본 발명은 다수의 폴리실리콘막 형성 공정과 절연막 형성공정 및 식각 공정으로 캐패시터를 형성하여 캐패시터의 표면적을 극대화시킴으로써 셀의 캐패시턴스를 충분히 확보하며, 스페이서를 사용하는 자기정렬콘택으로 캐패시터 콘택 공정 마진을 확보하는 반도체 기억소자의 캐패시터 형성방법에 관한 것이다.

Description

캐패시터 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2A도 내지 제2F도는 본 발명의 일실시예에 따른 캐패시터 제조 공정도.

Claims (4)

  1. 반도체 메모리 소자의 캐패시터 형성방법에 있어서; 캐패시터의 예정된 콘택 부위상에 형성된 제1절연막 상에 전하저장전극용 제1전도막을 형성하는 단계; 상기 제1전도막 상부에 콘택부위가 오픈되고 평탄화된 제2절연막 패턴을 형성하는 단계; 상기 제2절연막 패턴 측벽에 전하저장전극용 제2전도막 스페이서를 형성하는 동시에 상기 제2전도막 스페이서의 폭만큼 좁아진 영역의 오픈된 제1전도막 및 제1절연막을 차례로 비등방성식각하여 캐패시터 콘택홀을 형성하는 단계; 전체구조 상부 표면을 따라 일정한 두께로 전하저장전극용 제3전도막을 형성하는 단계; 상기 제3전도막 표면을 따라 일정한 두께로 제3절연막을 형성하고 상기 제2절연막의 오픈 부위 보다는 크고 예정된 전하저장전극 크기보다는 적은 크기로 제3절연막을 패터닝하는 단계; 전체구조 상부에 전하저장전극용 제4전도막을 형성하는 단계; 상기 제4전도막 상부에 전하저장전극의 크기를 결정하며, 상기 콘택홀의 폭 보다 적은 폭으로 중앙부위가 오프된 식각장벽용 물질막 패턴을 형성하는 단계; 오된 상기 제4전도막, 제3전도막을 차례로 비등방성식각한 후, 제2절연막을 제거하고 오된 제1전도막을 식각하는 단계; 상기 식각장벽용 물질막 패턴 및 제3절연막을 제거하여 제1전도막 내지 제4전도막으로 이루어진 전하저장전극을 완성하는 단계를 완성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 형성방법.
  2. 제1항에 있어서; 상기 전하저장전극을 완성하는 단계 이후에, 노출된 상기 제1전도막 내지 제4전도막 표면을 따라 일정한 두께로 유전체막을 형성하고 전체구조 상부에 플레이트 전극용 제5전도막을 적층하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터 형성방법.
  3. 제1항 또는 제2항에 있어서; 상기 제3절연막은 제2절연막과 식각선택비가 다른 절연막인 것을 특징으로 하는 캐패시터 형성방법.
  4. 제1항 또는 제2항에 있어서; 상기 제1전도막 내지 제5전도막은 폴리실리콘막인 것을 특징으로 하는 캐패시터 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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