KR950004415A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

셀프얼라인 콘택을 이용하는 반도체장치 및 그 제조방법이 제공된다. 반도체기판의 주표면에 형성된 액티브영역들 사이에는 그 측면에 제1스페이서를 갖는 게이트전극이 형성되고, 상기 게이트전극 및 액티브영역상에 절연막을 개재하여 그 측변에 제2스페이서를 갖는 비트라인전극이 형성된다. 상기 액티브영역 상에 셀프얼라인 콘택이 형성되고, 상기 콘택을 통해 액티브영역에 접속되는 제1패트전극이 상기 비트라인전극들 사이에 형성된다. 상기 비트라인전극 상에는 비트라인콘택 및 상기 비트라인 콘택을 통해 상기 비트라인전극에 접속되는 제2패트전극과 상기 제1패드전극에 접속되는 제3패드전극이 각각 형성된다. 따라서, 상기 비트라인 콘택과 이후에 형성될 스토리지노드 콘택의 정렬오차허용도를 극대화시켜서 신뢰성있는 반도체장치를 구현할 수 있다.

Description

반도체 장치 및 그 제조방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5(가)-(나)도는 본 발명에 의해 제조된 반도체장치를 나타내는 평면도 및 사시도, 제6(가)-(나)도는 본 발명에 의해 제조된 반도체장치를 나타내는 평면도들, 제7(가)-(라)도 내지 제8(가)-(라)도는 본 발명의 일실시예에 의한 반도체장치의 제조방법을 설명하기 위한 단면도들.

Claims (11)

  1. 반도체기판의 주표면에 형성된 액티브영역 ; 상기 액티브영역들 사이에 형성된 게이트전극 ; 상기 게이트전극의 측면에 형성된 제1스페이서 ; 상기 게이트전극 및 액티브영역 상에 절연막을 개재하여 형성된 비트라인전극 ; 상기 비트라인전극의 측면에 형성된 제2스페이서 ; 상기 액티브영역 상에 형성된 콘택 ; 상기 비트라인전극들 사이에 형성되고, 상기 콘택을 통해 액티브영역에 접속되는 제1패드전극 ; 상기 비트라인전극 상에 형성된 비트라인 콘택 ; 및 상기비트라인전극 상에 형성되고, 상기 비트라인 콘택을 통해 상기 비트라인전극에 접속되는 제2패드전극 및 상기 제1패드전극에 접속되는 제3패드전극을 포함하는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 제3패드전극 상에 커패시터의 스토리지노드를 접속시키기 위한 스토리지노드 콘택이형성된 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 액티브영역 상에 형성된 콘택은, 상기 제1스페이서 및 제2스페이서에 의해 셀프얼라인되어 형성된 콘택구조인 것을 특징으로 하는 반도체장치.
  4. 적어도 한개의 메모리셀부와 주변회로부를 가지는 반도체장치에 있어서, 반도체기판의 주표면에 형성된 액티브영역 ; 상기 액티브영역들 사이에 형성되고 그 측면에 제1스페이서가 형성된 게이트전극 ; 상기 게이트전극 및 액티브영역 상에 형성되고 그 측면에 제2스페이서가 형성된 비트라인전극 ; 상기 메모리셀부의 액티브영역 상에 형성된 콘택; 상기 비트라인전극들 및 메모리셀부의 게이트전극들 사이에 형성되고, 상기 콘택을 통해 상기 메모리셀부의 액티브영역에 접속되는 제1패드전극 ; 상기 비트라인전극, 주변회로부의 액티브영역 및 게이트전극 상에 형성된 비트라인 콘택 ;및 상기 제1패드전극 및 비트라인전극 상에 형성되고, 상기 비트라인콘택을 통해 상기 비트라인전극, 주변회로부의 액티브영역 및 게이트전극에 접속되는 제2패드전극 및 상기 제1패드전극에 접속되는 제3패드전극을 포함하는 것을 특징으로하는 반도체장치.
  5. 반도체기판 상에 액티브영역 및 게이트전극을 차례로 형성하는 단계 ; 결과물 상에 제1절연막을 형성하는단계 ; 상기 제1절연막 상에 비트라인전극을 형성하는 단계 ; 상기 비트라인전극 상에 제2절연막을 형성하는 단계 ; 상기 게이트전극 및 비트라인전극의 측면에 각각, 상기 제1절연막 및 제2절연막으로 이루어진 제1스페이서 및 제2스페이서를 형성하면서, 상기 액티브영역 상에 셀프얼라인되는 콘택을 형성하는 단계 ; 결과물 상에 제1도전물질을 침적하고 이를에치백하여 상기 비트라인전극들 사이에서, 액티브영역에 접속되는 제1패드전극을 형성하는 단계 ; 상기 비트라인전극 상에 비트라인 콘택을 형성하는 단계 ; 및 결과물 상에 제2도전물질을 침적하고 이를 사진식각공정으로 패터닝하여, 상기비트라인 콘택을 통해 상기 비트라인전극에 접속되는 제2패드전극 및 상기 제1패드전극에 접속되는 제3패드전극을 동시에 형서하는 단계를 포함하는 것을 특징으로 하는 반도제장치의 제조방법.
  6. 제5항에 있어서, 상기 제1패드전극을 형성하는 단계에서, 상기 비트라인전극과 게이트전극을 식각저지층으로 이용하는 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제5항에 있어서, 상기 게이트전극 및 비트라인전극의 측면에 제l 및 제2스페이서를 형성하는 단계는, 상기제2절연막을 이방성식각하여 상기 비트라인전극의 측면에 제2스페이서를 형성할 때, 상기 제1절연막이 함께 식각됨으로써상기 게이트전극의 측면에 제 1스페이서가 형성되어 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
  8. 제5항에 있어서, 상기 비트라인이 접속되어야 할 액티브영역보다 상기 비트라인 콘택의 크기를 더 크게 레이아웃할 수 있는 것을 특징으로 하는 반도체장치의 제조방법.
  9. 제5항에 있어서, 상기 비트라인을 일직선으로 레이아웃할 수 있는 것을 특징으로 하는 반도체장치의 제조방법.
  10. 제5항에 있어서, 상기 제1도전물질을 상기 비트라인전극과 비트라인전극 사이의 간격만큼의 두께로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  11. 제5항에 있어서, 상기 제2 및 제3패드전극을 형성한 후, 결과물 상에 제3절연막을 형성하는 단계 ; 상기제3절연막을 부분적으로 식각하여 상기 제3패드전극 상에 스토리지노드 콘택을 형성하는 단계 ; 및 상기 스토리지노드 콘택을 통해 상기 제3패드전극에 접속되는 커패시터의 스토리지노드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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