KR950010053A - 메모리 셀의 비트 라인 비아 홀 제조방법 - Google Patents

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발도르프, 옴케
지멘스 악티엔게젤샤프트
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Abstract

본 발명은 메모리 셀의 비트 라인 비아 홀 제조 방법에 관한 것으로, 상기 방법에서 캐패시터에 의해 야기되는 셀 플레이트를 형성하는 도체층의 토포그라피의 변화가 비트 라인 비아 홀에 대한 에칭 마스크를 제조하기 위해 사용된다. 비트라인에 의해 접촉되어야 하는 트랜지스터의 제2소스/드레인 영역이 하부 캐패시터 플레이트에 의해 덮히지 않으므로 디프레션이 형성된다. 에칭 마스크는 상기 디프레션에서가 아니라 상승된 위치에서만 형성되고 따라서 제2 S/D영역상에서 자기 정렬된다.
※선택도 제5도

Description

메모리 셀의 비트 라인 비아 홀 제조 방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 프로세싱전에 실리콘 반도체 기판상에 배치된 메모리 셀에 대한 트랜지스터의 횡 단면도.
제2도는 셀 플레이트 상에 실리콘 질화물의 층이 증착된후 제1도의 메모리 셀에 대한 도면.
제3도는 실리콘 질화물의 선택적 에칭후에 제1도의 메모리 셀을 도시한 도면.
제4도는 에칭 마스크의 제조후에 제1도의 메모리 셀을 도시한 도면.
제5도는 산화물 마스크로 폴리실리콘 층의 비등방성 에칭후에 제1도의 메모리 셀을 도시한 도면.
제6도는 본 발명에 따른 프로세싱이 완료된 후 비트 라인 비아홀을 도시한 도면.

Claims (13)

  1. 메모리 셀의 비트 라인 비아 홀 제조 방법에서, 상기 메모리 셀의 트랜지스터는 제1및 제2소스 드레인 영역과, 게이트 영역, 하부 캐패시터 플레이트에 접속되는 제1소스 드레인 영역 및 그 표면위에 공간을 갖는 제2소스 드레인 영역으로 구성되며, 상기 방법은, 제2소스 드레인 영역상에서 도전층의 디프레스드 부분을 형성하도록 제2소스 드레인 영역 및 하부 캐패시터 플레이트상에 도전층을 인가하며, 상기 디프레스트 부분외의 도전층에 마스크를 인가하며, 상기 도체층의 디프레스드 부분에서 비트 라인 비아 홀을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 비트 라인 비아 홀 제조방법.
  2. 제1항에 있어서, 제2소스/드레인 영역상의 공간이 하부 캐패시터 플레이트 및 인접 셀의 캐패시터 사이의 공간의 결과로서 형성되는 것을 특징으로 하는 메모리 셀의 비트 라인 비아 홀 제조 방법.
  3. 제1항에 있어서, 비트 라인 비아 홀을 에칭하기 전에 디프레스드 부분에서 보조 구조를 형성하는 단계를 포함하는 것을 특징으로 하는 메모리 셀의 비트 라인 비아 홀 제조 방법.
  4. 제3항에 있어서, 평탄화층이 인가되고 계속해서 상기 보조 구조를 제조하기 위해 에치되는 것을 특징으로 하는 메모리 셀의 비트 라인 비아 홀 제조 방법.
  5. 제4항에 있어서, 상기 보조 구조를 형성하기 위해 상기 평탄화층의 인가전에 보조층이 인가되는 것을 특징으로 하는 메모리 셀의 비트 라인 비아 홀 제조 방법.
  6. 제5항에 있어서, 상기 마스크를 인가하는 단계가 상기 보조 구조에 의해 덮히지 않는 도전층의 표면을 화학적으로 변형하는 것을 포함하는 것을 특징으로 하는 메모리 셀의 비트 라인 비아 홀 제조 방법.
  7. 메모리 셀의 비트 라인 비아 홀 제조방법에서, 상기 메모리 셀의 트랜지스터는 제1및 제2소스/드레인 영역과 게이트 영역으로 구성되며, 상기 제1소스/드레인 영역은 하부 캐패시터 플레이트에 접속되며, 상기 방법은, 상기 제2소스/드레인 영역 에 도전층의 디프레스드 부분을 형성하기 위해 제2소스/드레인 영역및 하부 캐패시터 플레이트 상에 도전층을 인가하며, 사이 도전층 상에 실리콘 질화물 층을 인가하며, 상기 실리콘 질화물층 상에 평탄화층을 인가하며 상기 디프레스트 부분상에 레지스트 플러그를 형성하기 위해 평탄화 층을 에칭하며, 상기 실리콘 질화물 층을 선택적으로 에칭하고 상기 디프레스드 부분의 표면을 덮는 실리콘 질화물의 보조 구조를 제공하도록 상기 레지스터 플러그를 제거하며, 상기 도전층 상에 에칭 마스크를 인가하고 실리콘 질화물의 보조 구조를 제거하고 계속해서 비트 라인 비아 홀을 형성하도록 제2소스/드레인 영역의 표면을 노출시키기 위해 도전체의 노출된 부분을 에칭하는 단계를 포함하는 것을 특징으로 하는 메모리 셀 비트 라인 비아홀 제조 방법.
  8. 제7항에 있어서, 상기 하부 캐패시터 플레이트는 키 모양인 것을 특징으로 하는 반도체 메모리 셀 비트 라인 비아홀 제조 방법.
  9. 제7항에 있어서, 상기 평탄화층은 포토레지스트인 것을 특징으로 하는 반도체 메모리 셀 비트 라인 비아홀 제조 방법.
  10. 제7항에 있어서, 상기 도전층은 도프드 실리콘인 것을 특징으로 하는 반도체 메모리 셀 비트 라인 비아홀 제조 방법.
  11. 제7항에 있어서, 상기 도전층의 벋겨진 에지상에 에지 절연부를 제공하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 셀 비트 라인 비아홀 제조 방법.
  12. 제11항에 있어서, 상기 에지 절연부를 스페이서인 것을 특징으로 하는 반도체 메모리 셀 비트 라인 비아홀 제조 방법.
  13. 제11항에 있어서, 상기 에지 절연부는 또다른 산화로 부터 형성되는 것을 특징으로 하는 반도체 메모리 셀 비트 라인 비아홀 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019940022577A 1993-09-08 1994-09-08 메모리셀의비트라인용비아홀제조방법 KR100349986B1 (ko)

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