JP3552758B2 - メモリセルのビット線用接触孔の製造方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000003990 capacitor Substances 0.000 claims description 37
- 238000005530 etching Methods 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 10
- 150000004767 nitrides Chemical class 0.000 claims description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 239000004065 semiconductor Substances 0.000 claims description 9
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 239000002775 capsule Substances 0.000 claims description 5
- 230000001590 oxidative effect Effects 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims description 2
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000005538 encapsulation Methods 0.000 claims 1
- 208000024891 symptom Diseases 0.000 claims 1
- 210000004027 cell Anatomy 0.000 description 35
- 238000009413 insulation Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000000151 deposition Methods 0.000 description 4
- 230000008021 deposition Effects 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 238000012876 topography Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000005498 polishing Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
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- Semiconductor Memories (AREA)
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Description
【産業上の利用分野】
本発明はメモリセルのビット線用接触孔の製造方法に関する。
【0002】
【従来の技術】
DRAMメモリセルの場合高い集積密度を得るため、セルの構想としてはビット線が積層コンデンサとして形成されているコンデンサの上部に配設されていると有利である。
【0003】
下部のコンデンサ板はトランジスタの第1のソース/ドレイン領域と接続されている。
【0004】
その際下にあるトランジスタのソース/ドレイン領域に対するビット線接触部をコンデンサ面を通して形成するという問題が生じる。コンデンサはセル面全体を要求することはできず、1つ(大抵は2つ)のメモリセルを接続するビット線接触部のための場所を一箇所空けて置かなければならない。即ちビット線用接触孔のエッジからのコンデンサの間隔は接触孔そのものの大きさの他に、ビット線接触部の実際の所要面積を決定し、これはできるだけ小さくする必要がある。また一方ではビット線と下部コンデンサ板並びにセル板との間に十分な絶縁が保証されなければならない。更にゲート絶縁部とフィールド絶縁部をこれらの絶縁部の形成時に腐食されることなく重ね合わせるビット線接触部が望まれる。
【0005】
イトウ(Itoh)その他による論文「VLSI Symposium」1991年、第9頁には、後で行われる絶縁層の析出前にセル板を構造化することを取止め、絶縁のために接触孔の側壁にスペーサを形成するビット線用接触孔の製造方法が記載されている。しかしそうすることによってスペーサが少なくとも絶縁間隔に必要な厚さを有していなければならないため、実際の接触面は著しく減らされる。ゲート及び/又はフィールド酸化物に対する自己整合性は与えられない。
【0006】
キュスターズ(Kuesters)その他による論文「Journal dePhysique」C4、第49巻、1988年9月、第C4−504頁及び同じ著者による欧州特許出願第0258657号明細書には、スペーサを形成する代わりにセル板の露出エッジ部を熱的に酸化し、それにより比較的大きな接触面が得られることが記載されている。
【0007】
日本国特許出願公開平成2年第79462号明細書には、上記形式のDRAMメモリセルにおいてビット線を部分的にコンデンサ板と重なっていてもよいソース/ドレイン領域のパッド電極の上方に接続することが記載されている。しかしその際セル板はフォト技術で構造化されるため、この場合にも調整誤差を考慮しなければならない。
【0008】
ビット線用接触孔を形成するには全ての工程においてフォト技術が必要であり、即ちフォトレジスト層を施し、露光し及び現像しなければなず、その際調整誤差を考慮しなければならない。
【0009】
【発明が解決しようとする課題】
本発明の課題は、コンデンサに対して十分な絶縁間隔を保証しながら上記形式のメモリセルにビット線用接触孔をフォト技術を使用せずに形成することにある。
【0010】
【課題を解決するための手段】
この課題は、MOSトランジスタの上部に配設されたコンデンサ、コンデンサの上部に配設されたビット線及びトランジスタの第1のソース/ドレイン領域と接続されている下部のコンデンサ板を有する半導体基板内にメモリセルのビット線用接触孔を製造する方法において、セル板として使われる導電層を施した後その表面が接触化すべき第2のソース/ドレイン領域の上方にくぼみをまたメモリセルの残りの範囲の上方に隆起した箇所を有し、また隆起した箇所にくぼみに対して自己整合的に形成されるマスクの使用下にビット線用接触孔をエッチングすることにより解決される。
【0011】
本発明は、セル板を形成する導電層のコンデンサにより惹起されるトポグラフィをビット線用接触孔に対するエッチングマスクを形成するのに利用しようとするものである。トランジスタのビット線により接触化される第2のソース/ドレイン領域は下部コンデンサ板によっては覆われていないので、ここにはくぼみが存在することになる。エッチングマスクはくぼみ内には形成されずに、隆起している箇所にだけ形成され、従って第2ソース/ドレイン領域に対して自己整合されている。
【0012】
本発明の一実施態様においては、第2のソース/ドレイン領域の上方にある下部コンデンサ板に隣接するメモリセルの間隔はその他の半導体基板の上方、即ち例えば互いに隣接するメモリセルを互いに絶縁する絶縁領域の上方における間隔よりも大きい。狭い方の間隔はセル板用導電層を施す際に一般にポリシリコンで満たされ、一方広い方の間隔、即ち第2ソース/ドレイン領域の上方の間隔にはくぼみが形成される。このくぼみ内に補助構造物を装入した場合には、残りの隆起表面上にはトポグィラフィを形成する下部コンデンサ板に自己整合されたエッチングマスクを形成することができる。
【0013】
例えば、全面的にレジストを施し、導電層の隆起表面が露出するまで逆エッチング或は逆露光するようにして、くぼみに補助構造物としてのレジスト栓を備えることができる。この露出表面は例えば酸化又は窒化処理によりエッチングマスクとして適した物質に変換することができるが、しかしその際セル板の全層厚が変換されるものではない。露出ポリシリコン層上には選択的に適当な物質を析出することもできる。得られたエッチングマスクはエッチングプロセスの選択に応じて導電層をまた場合によっては半導体基板まで完全にエッチングできるものでなければならない。
【0014】
エッチングマスクを形成するため酸化を使用する場合には、レジスト栓を形成する前に全面的に特に窒化物からなる補助層を施し、マスクとしてのレジスト栓と共に再び除去すると有利である。これによりレジスト栓を除去した場合くぼみには窒化シリコンが酸化マスクとして残る。
【0015】
この補助構造物を他の特に熱に安定な物質から形成してもよく、それには例えば研磨法(化学的機械的研磨)を使用することができる。
【0016】
エッチングマスクをセル板の隆起表面上に例えば選択的析出により施すこともでき、これにより部分的に熱負荷を減少することもできる。従来技術から例えば選択的金属析出プロセスが公知である。しかし絶縁層の選択的析出(有利には低い温度で)は特に適している。欧州特許出願第92113281号明細書には相応する酸化シリコン析出法が記載されている。セル板とエッチングマスク又は補助構造物との間には中間層が存在していてもよい。
【0017】
エッチングマスクを形成する前に必要となるトポグラフィ、すなわち接触化すべき領域の上方だけにある幅広い間隔は下部コンデンサ板のレイアウトによるだけでなく、適切な他の措置によっても形成することができる。
【0018】
【実施例】
本発明を実施例及び図面に基づき以下に詳述する。
【0019】
図1において、シリコン半導体基板1内又はその上方に絶縁領域2及び第1のソース/ドレイン領域3、第2のソース/ドレイン領域4及びゲート5を含むトランジスタが形成される。ゲート5は図示されていないゲート酸化物によって半導体基板1と絶縁されており、その残りの表面に封入用絶縁性カプセル6を備えている。第1ソース/ドレイン領域3は、ドープされたポリシリコン層から形成されているいわゆる積層コンデンサの下部コンデンサ板7(メモリ電極)と接続されている。容量を増加するため下部コンデンサ板は例えば鉢形又は冠形に形成してもよい。
【0020】
隣合うメモリセルの下部コンデンサ板7、7′はその間に第2ソース/ドレイン領域4に対するビット線接触部を形成しなければならないので、十分間隔を空けて形成されなければならない。(この実施例ではビット線接触部はこれらの2つのメモリセル用に備えられており、同様なことはそれぞれのセルに対して1つのビット線接触部を有するメモリセルに対しても当てはまる。)基板1と全く接触していない箇所のコンデンサ板7、7″は僅かな間隔を空けて、有利には後に形成すべきセル板(導電層)によって満たされる程度の狭い間隔で形成される。
【0021】
下部コンデンサ板7の形成後コンデンサ誘電体8が少なくとも下部コンデンサ板上に施され、有利には全面的にいわゆるONO層が形成される。次いでドープされたポリシリコン層9がセル板として、狭い間隔はほぼ満たすが、幅広い間隔、即ち第2ソース/ドレイン領域4の上方だけにくぼみ10が残るような厚さに析出される。
【0022】
図2において、厚さ10〜30nmの窒化シリコン層11がセル板上に析出される。平坦化層、例えばフォトレジストが施され、全面的に逆エッチング又は逆露光され、その結果満たされていないくぼみ10内だけにレジスト栓12が残留する。
【0023】
図3において、レジスト栓に対して選択的に窒化物層11がエッチングされる。レジスト栓12の除去後窒化物層11の下側部分が補助構造物11′となる。窒化物のエッチングが有利には異方性に行われるため、窒化物11′はレジスト栓の形状に左右されずにくぼみ10の上縁にまで達する。こうして栓12の形成時に幅広い処理用のスペースが生じる。
【0024】
図4において、補助構造物11′に対して選択的にセル板9の隆起表面上にエッチングマスク13が例えば酸化処理により形成される。次いで隆起表面全体をシリコン酸化物で覆い、一方その下にある酸化されずにドープされているポリシリコンはセル板として残る。補助構造物11′は有利にはウエットエッチングにより除去される。
【0025】
図5において、ポリシリコン層9は酸化物マスク13の使用下に異方性エッチングされる。
【0026】
コンデンサ誘電体8はゲート用カプセル6に対して選択的に除去され、その結果自己整合されたビット線用接触孔14が形成される。
【0027】
図6において、セル板9の露出する側面には側面絶縁部15が、更に酸化することにより又はスペーサを使用して備えられる。セル板9の下のコンデンサ誘電体8はセル板9のエッチング後又はスペーサのエッチング時に除去されるが、いずれの場合にもこれはビット線用接触孔14のエッチングの際にゲート用カプセル6に作用せずに達成される。
【0028】
同様に場合によっては存在する(この切断面の外側にある)フィールド酸化物も作用を受けない。従って接触部はゲート、フィールド酸化物並びに上方及び下方セル板に対して自己整合化される。
【0029】
ところでこのメモリ装置は公知方法で(ビット線16の製造等)完成することができる。その際酸化されたポリシリコン層13は絶縁層としてビット線16の下に残留する。
【図面の簡単な説明】
【図1】本発明の製造方法の一工程を示す断面図。
【図2】本発明の製造方法の別の工程を示す断面図。
【図3】本発明の製造方法の別の工程を示す断面図。
【図4】本発明の製造方法の別の工程を示す断面図。
【図5】本発明の製造方法の別の工程を示す断面図。
【図6】本発明によるメモリセルの完成断面図。
【符号の説明】
1 半導体基板
2 絶縁領域
3 第1ソース/ドレイン領域
4 第2ソース/ドレイン領域
5 ゲート
6 封入用カプセル
3、4、5 MOSトランジスタ
7、7′、7″ 下部コンデンサ
8 コンデンサ誘電体
9 導電層(セル板)
10 くぼみ
11 補助層(窒化物層)
11′ 補助構造物
12 レジスト栓
13 エッチングマスク
14 ビット線用接触孔
15 側面絶縁物
16 ビット線
Claims (6)
- MOSトランジスタ(3、4、5)の上部に配設されたコンデンサ(7、8、9)、このコンデンサの上部に配設されたビット線(16)及びトランジスタの第1のソース/ドレイン領域(3)と接続されている下部のコンデンサ板(7)を有する半導体基板(1)内にメモリセルのビット線用接触孔を製造する方法であって、
セル板として使われる導電層(9)を施した後その表面が接触化すべき第2のソース/ドレイン領域(4)の上方にくぼみ(10)をまたメモリセルの残りの範囲の上方に隆起した箇所を有し、また隆起した箇所にくぼみ(10)に対して自己整合的に形成されるマスク(13)の使用下にビット線用接触孔(14)をエッチングする方法において、
第2ソース/ドレイン領域(4)の上方にある、隣り合うメモリセルの下部コンデンサ板(7、7′)の間隔を残りの半導体基板(1)の上方の下部コンデンサ板間隔(7、7″)よりも幅広く形成し、
導電層(9)を狭い方の間隔がほぼ満たされ、幅広い方の間隔の上方にくぼみ(10)が生じるような厚さに施し、
このくぼみ内に補助構造物(11′)を形成し、
マスク(13)を補助構造物(11′)により覆われていない導電層(9)の表面上に、該層(9)の部分的な酸化により形成し、
しかる後側面絶縁部(15)を導電層(9)の少なくともビット線用接触孔(14)内の露出箇所に形成する
ことを特徴とする製造方法。 - 補助構造物(11′)を形成するため平坦化層を全面的に施し、逆エッチング又は逆露光することを特徴とする請求項1記載の製造方法。
- 平坦化層を施す前に全面的に補助層(11)を施すことを特徴とする請求項2記載の製造方法。
- マスク(13)を補助構造物(11′)により覆われていない導電層(9)の表面の化学変換により形成することを特徴とする請求項1ないし3の1つに記載の製造方法。
- コンデンサ誘電体(8)を半導体基板(1)、下部コンデンサ板(7)及びカプセル(6)に封入されたゲート(5)上に施し、導電層(9)としてポリシリコンを施し、窒化物層(11)を補助層として導電層(9)上に全面的に施し、くぼみ(10)内にレジスト栓(12)を形成し、窒化物層(11)をレジスト栓(12)に対して選択的にエッチングし、レジスト栓(12)を除去し、導電層(9)の露出表面を自己整合化されたマスク(13)を形成するため酸化し、残りの窒化物(11′)を除去し、露出するポリシリコン層(9)をマスク(13)の使用下に異方性エッチングし、コンデンサ誘電体(8)をゲート封入用カプセル(6)に対して選択的に除去することにより第2ソース/ドレイン領域(4)を露出することを特徴とする請求項1ないし4の1つに記載の製造方法。
- 側面絶縁部(15)を酸化処理により形成することを特徴とする請求項1記載の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
DE4330471A DE4330471C1 (de) | 1993-09-08 | 1993-09-08 | Herstellverfahren für ein Bitleitungskontaktloch einer Speicherzelle |
DE4330471.0 | 1993-09-08 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH07153853A JPH07153853A (ja) | 1995-06-16 |
JP3552758B2 true JP3552758B2 (ja) | 2004-08-11 |
Family
ID=6497206
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP23957494A Expired - Fee Related JP3552758B2 (ja) | 1993-09-08 | 1994-09-07 | メモリセルのビット線用接触孔の製造方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US5500384A (ja) |
EP (1) | EP0642159B1 (ja) |
JP (1) | JP3552758B2 (ja) |
KR (1) | KR100349986B1 (ja) |
DE (2) | DE4330471C1 (ja) |
TW (1) | TW380312B (ja) |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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KR100356826B1 (ko) * | 1997-05-29 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체장치 및 그의 제조방법 |
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-
1993
- 1993-09-08 DE DE4330471A patent/DE4330471C1/de not_active Expired - Fee Related
-
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- 1994-08-23 US US08/294,333 patent/US5500384A/en not_active Expired - Lifetime
- 1994-08-23 TW TW083107751A patent/TW380312B/zh not_active IP Right Cessation
- 1994-09-05 DE DE59407764T patent/DE59407764D1/de not_active Expired - Lifetime
- 1994-09-05 EP EP94113868A patent/EP0642159B1/de not_active Expired - Lifetime
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- 1994-09-08 KR KR1019940022577A patent/KR100349986B1/ko not_active IP Right Cessation
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Publication number | Publication date |
---|---|
EP0642159B1 (de) | 1999-02-03 |
EP0642159A1 (de) | 1995-03-08 |
DE4330471C1 (de) | 1994-10-20 |
TW380312B (en) | 2000-01-21 |
JPH07153853A (ja) | 1995-06-16 |
KR100349986B1 (ko) | 2002-12-11 |
DE59407764D1 (de) | 1999-03-18 |
KR950010053A (ko) | 1995-04-26 |
US5500384A (en) | 1996-03-19 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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