JPH06104420A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH06104420A JPH06104420A JP4253189A JP25318992A JPH06104420A JP H06104420 A JPH06104420 A JP H06104420A JP 4253189 A JP4253189 A JP 4253189A JP 25318992 A JP25318992 A JP 25318992A JP H06104420 A JPH06104420 A JP H06104420A
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- conductive layer
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Abstract
(57)【要約】 （修正有）
【目的】半導体基板中に形成された溝内に埋め込められ
た導電層のエッチバックが容易になり、この導電層と上
層の配線として用いられる導電層との間に形成される層
間絶縁膜の加工が容易になること。 【構成】半導体基板１１中に形成された溝１４の表面に
形成された絶縁膜１２と、この絶縁膜の一部が溝側面の
上端からの深さがａからｂ（ｂ＞ａ）までの範囲にわた
って除去されることによって形成された溝側壁コンタク
トホールを通して上記半導体基板に接するように溝内に
埋め込み形成された導電層２１とを具備することを特徴
とする。
た導電層のエッチバックが容易になり、この導電層と上
層の配線として用いられる導電層との間に形成される層
間絶縁膜の加工が容易になること。 【構成】半導体基板１１中に形成された溝１４の表面に
形成された絶縁膜１２と、この絶縁膜の一部が溝側面の
上端からの深さがａからｂ（ｂ＞ａ）までの範囲にわた
って除去されることによって形成された溝側壁コンタク
トホールを通して上記半導体基板に接するように溝内に
埋め込み形成された導電層２１とを具備することを特徴
とする。
Description
【０００１】
【産業上の利用分野】本発明は、例えばダイナミック型
ランダムアクセスメモリなどの半導体装置に係り、特に
半導体基板中に形成された溝の側面のコンタクト構造お
よびその形成方法に関する。
ランダムアクセスメモリなどの半導体装置に係り、特に
半導体基板中に形成された溝の側面のコンタクト構造お
よびその形成方法に関する。
【０００２】
【従来の技術】従来、半導体基板中に形成された溝（ト
レンチ）内に埋め込まれた導電層と半導体基板とを溝側
面で接触させるための側壁コンタクトは、例えば図１
６、図１７に示すような構造であり、溝側面の一部ある
いは全部の側面に沿って溝上端からある深さまで絶縁膜
を除去することによってコンタクトホール７０が形成さ
れていた。ここで、７１は半導体基板、７２は絶縁膜、
７３は溝内に埋め込まれた導電層、７４は溝上端部の絶
縁膜である。
レンチ）内に埋め込まれた導電層と半導体基板とを溝側
面で接触させるための側壁コンタクトは、例えば図１
６、図１７に示すような構造であり、溝側面の一部ある
いは全部の側面に沿って溝上端からある深さまで絶縁膜
を除去することによってコンタクトホール７０が形成さ
れていた。ここで、７１は半導体基板、７２は絶縁膜、
７３は溝内に埋め込まれた導電層、７４は溝上端部の絶
縁膜である。
【０００３】ところで、溝内に埋め込まれた導電層７３
を配線の１つとして使用することを考えると、次の配線
（上層の配線）のための導電層を堆積する前に溝上端は
絶縁膜７４で覆われていなければならない。この場合、
半導体基板表面が厚い絶縁膜で覆われていても構わない
場合には、単に基板表面に厚い絶縁膜を堆積すればよ
い。しかし、半導体基板表面をトランジスタのチャネル
領域等の素子領域として用いる場合には、基板表面に絶
縁膜を堆積した後に素子領域上の絶縁膜を選択的に除去
しなければならないので、絶縁膜堆積後における溝上端
部の絶縁膜の膜厚が、素子領域上の絶縁膜の膜厚よりも
厚い必要がある。
を配線の１つとして使用することを考えると、次の配線
（上層の配線）のための導電層を堆積する前に溝上端は
絶縁膜７４で覆われていなければならない。この場合、
半導体基板表面が厚い絶縁膜で覆われていても構わない
場合には、単に基板表面に厚い絶縁膜を堆積すればよ
い。しかし、半導体基板表面をトランジスタのチャネル
領域等の素子領域として用いる場合には、基板表面に絶
縁膜を堆積した後に素子領域上の絶縁膜を選択的に除去
しなければならないので、絶縁膜堆積後における溝上端
部の絶縁膜の膜厚が、素子領域上の絶縁膜の膜厚よりも
厚い必要がある。
【０００４】このように溝上端部の絶縁膜の膜厚が素子
領域上の絶縁膜の膜厚よりも厚い構造を実現するために
は、溝内に埋め込む導電層として、半導体基板よりも酸
化速度の大きい材料（例えばシリコン基板に対してのポ
リシリコン）を用い、この導電層を酸化して溝上端部に
厚い酸化膜を形成する方法がある。
領域上の絶縁膜の膜厚よりも厚い構造を実現するために
は、溝内に埋め込む導電層として、半導体基板よりも酸
化速度の大きい材料（例えばシリコン基板に対してのポ
リシリコン）を用い、この導電層を酸化して溝上端部に
厚い酸化膜を形成する方法がある。
【０００５】しかし、この方法では、溝内の埋め込み導
電層と半導体基板との間で、酸化時の体積変化量が異な
るので、歪が生じ、半導体基板に欠陥が入るという問題
がある。
電層と半導体基板との間で、酸化時の体積変化量が異な
るので、歪が生じ、半導体基板に欠陥が入るという問題
がある。
【０００６】また、図１６に示したような構造を実現す
る別の方法として、図１８の（ａ）乃至（ｄ）に示すよ
うに、溝内に埋め込まれた導電層７３をエッチバックし
て溝上端から導電層７３の一部を除去し、その上に絶縁
膜７４を堆積した後にエッチバックすることによって、
溝上端部の導電層が除去された部分を絶縁膜７４で埋め
込む方法がある。
る別の方法として、図１８の（ａ）乃至（ｄ）に示すよ
うに、溝内に埋め込まれた導電層７３をエッチバックし
て溝上端から導電層７３の一部を除去し、その上に絶縁
膜７４を堆積した後にエッチバックすることによって、
溝上端部の導電層が除去された部分を絶縁膜７４で埋め
込む方法がある。
【０００７】しかし、上記したような側壁コンタクトの
構造は、溝側面の上端からある深さまでの有限の範囲に
コンタクトホール７０が開口しているので、埋め込み導
電層７３のエッチバックを等方性エッチングで行うと、
コンタクト部の半導体基板がえぐられてしまうので、埋
め込み導電層７３をエッチングすることができない。ま
た、埋め込み導電層７３のエッチバックを異方性エッチ
ングで行うと、溝側壁に導電層７３が残されてしまうの
で、この後に埋め込まれる絶縁膜７４をエッチバックし
た後の状態で埋め込み導電層７３と絶縁膜７４上に堆積
される上層配線用の導電層（図示せず）との電気的短絡
が生じるという問題がある。
構造は、溝側面の上端からある深さまでの有限の範囲に
コンタクトホール７０が開口しているので、埋め込み導
電層７３のエッチバックを等方性エッチングで行うと、
コンタクト部の半導体基板がえぐられてしまうので、埋
め込み導電層７３をエッチングすることができない。ま
た、埋め込み導電層７３のエッチバックを異方性エッチ
ングで行うと、溝側壁に導電層７３が残されてしまうの
で、この後に埋め込まれる絶縁膜７４をエッチバックし
た後の状態で埋め込み導電層７３と絶縁膜７４上に堆積
される上層配線用の導電層（図示せず）との電気的短絡
が生じるという問題がある。
【０００８】
【発明が解決しようとする課題】上記したように従来の
側壁コンタクトの構造では、埋め込み導電層のエッチバ
ックを等方性エッチングで行うと、コンタクト部のシリ
コン基板がえぐられてしまうので、埋め込み導電層をエ
ッチングすることができず、導電層のエッチバックを異
方性エッチングで行うと、溝側壁に導電層が残されてし
まうので、後で埋め込まれる絶縁膜をエッチバックした
後に埋め込み導電層と絶縁膜上に堆積される導電層との
電気的短絡が生じるという問題がある。
側壁コンタクトの構造では、埋め込み導電層のエッチバ
ックを等方性エッチングで行うと、コンタクト部のシリ
コン基板がえぐられてしまうので、埋め込み導電層をエ
ッチングすることができず、導電層のエッチバックを異
方性エッチングで行うと、溝側壁に導電層が残されてし
まうので、後で埋め込まれる絶縁膜をエッチバックした
後に埋め込み導電層と絶縁膜上に堆積される導電層との
電気的短絡が生じるという問題がある。
【０００９】本発明は、上記問題点を解決すべくなされ
たもので、その目的は、半導体基板中に形成された溝内
に埋め込められた導電層のエッチバックが容易になり、
しかも、この導電層と上層の配線として用いられる導電
層との間に形成される層間絶縁膜の加工が容易になる半
導体装置およびその製造方法を提供することにある。
たもので、その目的は、半導体基板中に形成された溝内
に埋め込められた導電層のエッチバックが容易になり、
しかも、この導電層と上層の配線として用いられる導電
層との間に形成される層間絶縁膜の加工が容易になる半
導体装置およびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板中に形成された溝の表面に形成された絶縁膜
と、この絶縁膜の一部が溝側面の上端からの深さがａか
らｂ（ｂ＞ａ）までの範囲にわたって除去されることに
よって形成された溝側壁コンタクトホールを通して上記
半導体基板に接するように溝内に埋め込み形成された導
電層とを具備することを特徴とする。
半導体基板中に形成された溝の表面に形成された絶縁膜
と、この絶縁膜の一部が溝側面の上端からの深さがａか
らｂ（ｂ＞ａ）までの範囲にわたって除去されることに
よって形成された溝側壁コンタクトホールを通して上記
半導体基板に接するように溝内に埋め込み形成された導
電層とを具備することを特徴とする。
【００１１】また、本発明の半導体装置の製造方法は、
半導体基板に溝を形成する工程と、上記溝の表面に第１
の絶縁膜を堆積する工程と、この第１の絶縁膜に対して
エッチング選択比を持つ第１の物質の薄膜を第１の絶縁
膜上に堆積する工程と、この第１の物質に対してエッチ
ング選択比を持つ第２の物質の薄膜を第１の物質の薄膜
上に堆積する工程と、上記溝内に、溝側面の少なくとも
一側面の一部が溝側面の上端から深さｂまで露出するよ
うに第３の物質を残置させる工程と、この第３の物質を
マスクにして上記第２の物質の薄膜をエッチングする工
程と、上記溝内に、溝の側面が溝側面の上端から深さａ
まで露出するように第４の物質を残置させる工程と、上
記第１の物質に対してエッチング選択比をもつ第５の物
質の薄膜を基板表面に堆積する工程と、この第５の物質
をエッチバックする工程と、前記第４の物質を除去する
工程と、前記第５の物質および第２の物質をマスクにし
て前記第１の物質をエッチングする工程と、前記第５の
物質および第２の物質を除去する工程と、前記第１の物
質をマスクにして前記第１の絶縁膜をエッチングして前
記溝側面に前記半導体基板の一部を露出させる工程と、
この溝側面に露出した半導体基板に接するように第１の
導電層を溝内に埋め込み形成する工程とを具備すること
を特徴とする。
半導体基板に溝を形成する工程と、上記溝の表面に第１
の絶縁膜を堆積する工程と、この第１の絶縁膜に対して
エッチング選択比を持つ第１の物質の薄膜を第１の絶縁
膜上に堆積する工程と、この第１の物質に対してエッチ
ング選択比を持つ第２の物質の薄膜を第１の物質の薄膜
上に堆積する工程と、上記溝内に、溝側面の少なくとも
一側面の一部が溝側面の上端から深さｂまで露出するよ
うに第３の物質を残置させる工程と、この第３の物質を
マスクにして上記第２の物質の薄膜をエッチングする工
程と、上記溝内に、溝の側面が溝側面の上端から深さａ
まで露出するように第４の物質を残置させる工程と、上
記第１の物質に対してエッチング選択比をもつ第５の物
質の薄膜を基板表面に堆積する工程と、この第５の物質
をエッチバックする工程と、前記第４の物質を除去する
工程と、前記第５の物質および第２の物質をマスクにし
て前記第１の物質をエッチングする工程と、前記第５の
物質および第２の物質を除去する工程と、前記第１の物
質をマスクにして前記第１の絶縁膜をエッチングして前
記溝側面に前記半導体基板の一部を露出させる工程と、
この溝側面に露出した半導体基板に接するように第１の
導電層を溝内に埋め込み形成する工程とを具備すること
を特徴とする。
【００１２】
【作用】上記半導体装置における溝側壁コンタクトの構
造は、溝側面の上端からの深さがａからｂ（ｂ＞ａ）ま
での範囲にわたって形成されており、溝内に完全に埋め
込まれている。
造は、溝側面の上端からの深さがａからｂ（ｂ＞ａ）ま
での範囲にわたって形成されており、溝内に完全に埋め
込まれている。
【００１３】従って、コンタクトを形成しようとする導
電層の埋め込み後に、この埋め込み導電層のエッチバッ
クが容易になり、しかも、上層の配線として用いられる
導電層との間に形成される層間絶縁膜の加工が容易にな
る。上記溝側壁コンタクトの構造は、ダイナミック型ラ
ンダムアクセスメモリにおけるメモリセルキャパシタに
応用することが可能である。
電層の埋め込み後に、この埋め込み導電層のエッチバッ
クが容易になり、しかも、上層の配線として用いられる
導電層との間に形成される層間絶縁膜の加工が容易にな
る。上記溝側壁コンタクトの構造は、ダイナミック型ラ
ンダムアクセスメモリにおけるメモリセルキャパシタに
応用することが可能である。
【００１４】また、上記溝を半導体基板中のある範囲に
わたって連続的に形成し、前記溝側壁コンタクトホール
を溝の長さ方向において間欠的な位置に形成することに
より、上記溝内に埋め込み形成された導電層を電源用配
線あるいは信号用配線（例えばメモリセルアレイのビッ
ト線）として用いることが可能になる。また、上記半導
体装置の製造は、既存のプロセス技術の組み合わせで容
易に実現することができる。
わたって連続的に形成し、前記溝側壁コンタクトホール
を溝の長さ方向において間欠的な位置に形成することに
より、上記溝内に埋め込み形成された導電層を電源用配
線あるいは信号用配線（例えばメモリセルアレイのビッ
ト線）として用いることが可能になる。また、上記半導
体装置の製造は、既存のプロセス技術の組み合わせで容
易に実現することができる。
【００１５】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１乃至図１０は、本発明の第１の実施例
に係る半導体装置を製造工程順に示しており、以下、こ
の製造工程を説明する。まず、図１に示すように、例え
ばｐ型シリコン基板１１の表面に例えば熱酸化法により
熱酸化膜１２を形成する。
に説明する。図１乃至図１０は、本発明の第１の実施例
に係る半導体装置を製造工程順に示しており、以下、こ
の製造工程を説明する。まず、図１に示すように、例え
ばｐ型シリコン基板１１の表面に例えば熱酸化法により
熱酸化膜１２を形成する。
【００１６】次に、図２に示すように、基板１１上の全
面にホトレジスト１３を塗布し、このホトレジスト１３
に、上記基板１１中に形成しようとする溝の開口パター
ンを写真食刻法により形成する。次に、この開口パター
ンの形成されたホトレジスト１３をマスクにして、例え
ばＲＩＥ（反応性イオンエッチング）法によりｐ型シリ
コン基板１１に溝１４を形成する。次に、図３に示すよ
うに、前記ホトレジスト１３を除去し、前記溝１４の表
面に熱酸化膜１５を形成する。
面にホトレジスト１３を塗布し、このホトレジスト１３
に、上記基板１１中に形成しようとする溝の開口パター
ンを写真食刻法により形成する。次に、この開口パター
ンの形成されたホトレジスト１３をマスクにして、例え
ばＲＩＥ（反応性イオンエッチング）法によりｐ型シリ
コン基板１１に溝１４を形成する。次に、図３に示すよ
うに、前記ホトレジスト１３を除去し、前記溝１４の表
面に熱酸化膜１５を形成する。
【００１７】次に、図４に示すように、前記熱酸化膜１
２および１５の表面に、これらに対してエッチング選択
比をもつ例えばシリコン窒化膜１６を堆積する。そし
て、このシリコン窒化膜１６上に、シリコン窒化膜１６
に対してエッチング選択比をもつシリコン酸化膜（Ｓｉ
Ｏ2 膜）１７をＣＶＤ（気相成長）法により堆積する。
さらに、ホトレジスト１８を塗布し、前記溝１４のコン
タクトホールを形成しようとする側面のみに光が当るよ
うに露光する。この時、上記ホトレジスト１８が前記溝
１４の内部で深さｂまで光に晒されるように露光時間を
調節する。
２および１５の表面に、これらに対してエッチング選択
比をもつ例えばシリコン窒化膜１６を堆積する。そし
て、このシリコン窒化膜１６上に、シリコン窒化膜１６
に対してエッチング選択比をもつシリコン酸化膜（Ｓｉ
Ｏ2 膜）１７をＣＶＤ（気相成長）法により堆積する。
さらに、ホトレジスト１８を塗布し、前記溝１４のコン
タクトホールを形成しようとする側面のみに光が当るよ
うに露光する。この時、上記ホトレジスト１８が前記溝
１４の内部で深さｂまで光に晒されるように露光時間を
調節する。
【００１８】次に、図５に示すように、ホトレジスト１
８をマスクにして、例えばフッ化アンモニウムによるウ
ェットエッチングにより前記ＳｉＯ2 膜１７を除去し、
前記シリコン窒化膜１６を露出させる。次に、全面にネ
ガ型ホトレジスト１９を塗布し、全面露光し、引き続い
て現像液により現像する。この時、この現像されたネガ
型ホトレジスト１９が前記溝１４内の深さａまで残置さ
れるように現像する。次に、図６に示すように、前記シ
リコン窒化膜１６に対してエッチング選択比をもつＳｉ
Ｏ2 膜２０を例えば液相堆積法により堆積し、ＲＩＥ法
によってこのＳｉＯ2 膜２０をエッチバックした後、残
置されているネガ型ホトレジスト１９を除去する。次
に、図７に示すように、前記ＳｉＯ2 膜２０および１７
をマスクにして前記シリコン窒化膜１６を等方性エッチ
ング法によりエッチングする。
８をマスクにして、例えばフッ化アンモニウムによるウ
ェットエッチングにより前記ＳｉＯ2 膜１７を除去し、
前記シリコン窒化膜１６を露出させる。次に、全面にネ
ガ型ホトレジスト１９を塗布し、全面露光し、引き続い
て現像液により現像する。この時、この現像されたネガ
型ホトレジスト１９が前記溝１４内の深さａまで残置さ
れるように現像する。次に、図６に示すように、前記シ
リコン窒化膜１６に対してエッチング選択比をもつＳｉ
Ｏ2 膜２０を例えば液相堆積法により堆積し、ＲＩＥ法
によってこのＳｉＯ2 膜２０をエッチバックした後、残
置されているネガ型ホトレジスト１９を除去する。次
に、図７に示すように、前記ＳｉＯ2 膜２０および１７
をマスクにして前記シリコン窒化膜１６を等方性エッチ
ング法によりエッチングする。
【００１９】次に、図８に示すように、例えばフッ化ア
ンモニウムによって前記ＳｉＯ2 膜２０およびＳｉＯ2
膜１７をエッチングし、さらに、前記シリコン窒化膜１
６をマスクにして前記熱酸化膜１５をエッチングする。
これにより、溝側面の上端からの深さがａからｂ（ｂ＞
ａ）までの範囲にわたって絶縁膜１５の一部が除去さ
れ、溝側面にコンタクトホール１０が形成される。
ンモニウムによって前記ＳｉＯ2 膜２０およびＳｉＯ2
膜１７をエッチングし、さらに、前記シリコン窒化膜１
６をマスクにして前記熱酸化膜１５をエッチングする。
これにより、溝側面の上端からの深さがａからｂ（ｂ＞
ａ）までの範囲にわたって絶縁膜１５の一部が除去さ
れ、溝側面にコンタクトホール１０が形成される。
【００２０】次に、図９に示すように、前記溝１４が完
全に埋まるように導電層となるポリシリコン層２１を例
えばＣＶＤ法により基板上全面に形成する。この時、ポ
リシリコン層２１は、ｎ型不純物である例えばヒ素（Ａ
ｓ）が１×１０20ｃｍ-3程度含有するように形成する。
そして、溝側面に露出したシリコン基板表面部にシリコ
ン基板１１とは反導電型のｎ型拡散層（図示せず）を形
成する。
全に埋まるように導電層となるポリシリコン層２１を例
えばＣＶＤ法により基板上全面に形成する。この時、ポ
リシリコン層２１は、ｎ型不純物である例えばヒ素（Ａ
ｓ）が１×１０20ｃｍ-3程度含有するように形成する。
そして、溝側面に露出したシリコン基板表面部にシリコ
ン基板１１とは反導電型のｎ型拡散層（図示せず）を形
成する。
【００２１】次に、図１０に示すように、等方性エッチ
ングにより前記ポリシリコン層２１をエッチングする。
この時、ポリシリコン層２１がコンタクトホール１０よ
りも高い位置まで残るようにエッチング時間を調節す
る。そして、例えばＣＶＤ法によりＳｉＯ2 膜２２を基
板上全面に堆積する。この時、前記溝１４内の前記ポリ
シリコン層２１で埋められていない部分が完全に上記Ｓ
ｉＯ2 膜２２によって埋め込まれるようにＳｉＯ2 膜２
２の膜厚を決定する。この後、溝上端部に上記ＳｉＯ2
膜２２が残るようにＳｉＯ2 膜２２を例えばフッ化アン
モニウムによりエッチングする。以上のような工程によ
り、溝内に完全に埋め込まれた溝側壁コンタクトが形成
される。
ングにより前記ポリシリコン層２１をエッチングする。
この時、ポリシリコン層２１がコンタクトホール１０よ
りも高い位置まで残るようにエッチング時間を調節す
る。そして、例えばＣＶＤ法によりＳｉＯ2 膜２２を基
板上全面に堆積する。この時、前記溝１４内の前記ポリ
シリコン層２１で埋められていない部分が完全に上記Ｓ
ｉＯ2 膜２２によって埋め込まれるようにＳｉＯ2 膜２
２の膜厚を決定する。この後、溝上端部に上記ＳｉＯ2
膜２２が残るようにＳｉＯ2 膜２２を例えばフッ化アン
モニウムによりエッチングする。以上のような工程によ
り、溝内に完全に埋め込まれた溝側壁コンタクトが形成
される。
【００２２】上記第１の実施例の半導体装置によれば、
ポリシリコン層２１の埋め込み後のエッチング時にシリ
コン基板１１のコンタクト部がエッチングされることが
ないので、このポリシリコン層２１のエッチバックが容
易になり、良好な溝側壁コンタクトが形成できる。しか
も、ポリシリコン層２１と上層の配線として用いられる
導電層（図示せず）との間に形成される層間絶縁膜２２
の加工が容易になる。次に、第２乃至第４の実施例につ
いて図１１乃至図１３を参照して説明する。この図１１
乃至図１３において、図１０中と対応する部分には図１
０中と同一符号を付している。
ポリシリコン層２１の埋め込み後のエッチング時にシリ
コン基板１１のコンタクト部がエッチングされることが
ないので、このポリシリコン層２１のエッチバックが容
易になり、良好な溝側壁コンタクトが形成できる。しか
も、ポリシリコン層２１と上層の配線として用いられる
導電層（図示せず）との間に形成される層間絶縁膜２２
の加工が容易になる。次に、第２乃至第４の実施例につ
いて図１１乃至図１３を参照して説明する。この図１１
乃至図１３において、図１０中と対応する部分には図１
０中と同一符号を付している。
【００２３】図１１に示す第２の実施例は、第１の実施
例と比べて、図４に示した工程でホトレジスト１８を全
面的の露光することにより、溝１４の各側面にコンタク
トが形成されている点が異なり、その他は同じである。
この構造は、単に、ホトレジスト１８を全面的に露光す
ることで実現でき、その他の工程は第１の実施例と全く
同じである。
例と比べて、図４に示した工程でホトレジスト１８を全
面的の露光することにより、溝１４の各側面にコンタク
トが形成されている点が異なり、その他は同じである。
この構造は、単に、ホトレジスト１８を全面的に露光す
ることで実現でき、その他の工程は第１の実施例と全く
同じである。
【００２４】図１２に示す第３の実施例は、第１の実施
例と比べて、溝内の導電層として、ポリシリコン層２１
に代えて、さらに高い導電性を示す金属膜３２とポリシ
リコン３１の２層構造（あるいは例えばシリサイドを用
いてもよい。）が用いられている。この第３の実施例で
は、溝内の導電層が配線として用いられる場合に、配線
抵抗を下げることが可能になる。
例と比べて、溝内の導電層として、ポリシリコン層２１
に代えて、さらに高い導電性を示す金属膜３２とポリシ
リコン３１の２層構造（あるいは例えばシリサイドを用
いてもよい。）が用いられている。この第３の実施例で
は、溝内の導電層が配線として用いられる場合に、配線
抵抗を下げることが可能になる。
【００２５】図１３に示す第４の実施例は、第１の実施
例と比べて、前記シリコン窒化膜１６が除去されている
点が異なり、その他は同じである。溝を導電性物質で埋
め込む場合に、溝の開口径が大きい方がアスペクト比が
小さくなって埋め込みが容易になり、第４の実施例で
は、シリコン窒化膜１６を除去しておくので溝の開口が
大きくなり、間隙部が生じることなく溝を完全に埋め込
むことができる。
例と比べて、前記シリコン窒化膜１６が除去されている
点が異なり、その他は同じである。溝を導電性物質で埋
め込む場合に、溝の開口径が大きい方がアスペクト比が
小さくなって埋め込みが容易になり、第４の実施例で
は、シリコン窒化膜１６を除去しておくので溝の開口が
大きくなり、間隙部が生じることなく溝を完全に埋め込
むことができる。
【００２６】図１４は、上記各実施例で述べたような溝
側壁コンタクト構造をダイナミック型ランダムアクセス
メモリにおけるメモリセルキャパシタに応用した場合の
断面構造を示している。ここで、５１は半導体基板、５
２は絶縁膜、５０は溝側面の絶縁膜の一部が開口された
コンタクトホール、５３は溝内に埋め込まれたストレー
ジノード用の導電層、５４は導電層５３上に形成された
キャパシタ絶縁膜、５５はキャパシタ絶縁膜５４上に形
成されたキャパシタプレート、５６および５７はメモリ
セルトランジスタのゲート絶縁膜およびゲート電極、５
８はメモリセルトランジスタのドレイン拡散領域、５９
はメモリセルトランジスタのソース拡散領域であって上
記導電層５３に接する半導体基板表面部に形成されてい
る。
側壁コンタクト構造をダイナミック型ランダムアクセス
メモリにおけるメモリセルキャパシタに応用した場合の
断面構造を示している。ここで、５１は半導体基板、５
２は絶縁膜、５０は溝側面の絶縁膜の一部が開口された
コンタクトホール、５３は溝内に埋め込まれたストレー
ジノード用の導電層、５４は導電層５３上に形成された
キャパシタ絶縁膜、５５はキャパシタ絶縁膜５４上に形
成されたキャパシタプレート、５６および５７はメモリ
セルトランジスタのゲート絶縁膜およびゲート電極、５
８はメモリセルトランジスタのドレイン拡散領域、５９
はメモリセルトランジスタのソース拡散領域であって上
記導電層５３に接する半導体基板表面部に形成されてい
る。
【００２７】図１５は、溝内の埋め込み導電層を電源用
配線あるいは信号用配線、例えばメモリセルアレイのビ
ット線として用いた状態の平面パターンを示している。
即ち、半導体基板中のある範囲にわたって例えば直線状
に連続的に溝６１が形成されており、この溝６１の内面
に絶縁膜６２が形成され、溝６１の側面（例えば一側
面）の長さ方向における間欠的な位置に溝側壁コンタク
トホール６０が形成されており、この溝内に導電層６３
が埋め込み形成されている。
配線あるいは信号用配線、例えばメモリセルアレイのビ
ット線として用いた状態の平面パターンを示している。
即ち、半導体基板中のある範囲にわたって例えば直線状
に連続的に溝６１が形成されており、この溝６１の内面
に絶縁膜６２が形成され、溝６１の側面（例えば一側
面）の長さ方向における間欠的な位置に溝側壁コンタク
トホール６０が形成されており、この溝内に導電層６３
が埋め込み形成されている。
【００２８】このように溝内にビット線を埋め込むよう
にした構造を、例えばダイナミック型ランダムアクセス
メモリに適用すれば、十分なキャパシタ容量を得るため
にストレージノード電極の実効的な段差が大きくなって
も、ビット線コンタクトホールのアスペクト比が増大し
たり、ビット線コンタクトホール部でビット線の厚さが
薄くなったりして段切れするような不良は生じなくな
る。しかも、拡散層配線よりも配線抵抗が低いビット線
を実現できる。
にした構造を、例えばダイナミック型ランダムアクセス
メモリに適用すれば、十分なキャパシタ容量を得るため
にストレージノード電極の実効的な段差が大きくなって
も、ビット線コンタクトホールのアスペクト比が増大し
たり、ビット線コンタクトホール部でビット線の厚さが
薄くなったりして段切れするような不良は生じなくな
る。しかも、拡散層配線よりも配線抵抗が低いビット線
を実現できる。
【００２９】
【発明の効果】上述したように本発明によれば、半導体
基板中に形成された溝内に埋め込められた導電層のエッ
チバックが容易になり、しかも、この導電層と上層の配
線として用いられる導電層との間に形成される層間絶縁
膜の加工が容易になる半導体装置およびその製造方法を
実現することができる。
基板中に形成された溝内に埋め込められた導電層のエッ
チバックが容易になり、しかも、この導電層と上層の配
線として用いられる導電層との間に形成される層間絶縁
膜の加工が容易になる半導体装置およびその製造方法を
実現することができる。
【図１】本発明の第１実施例に係る半導体装置を製造工
程の一つを示す断面図。
程の一つを示す断面図。
【図２】本発明の第１実施例に係る半導体装置を製造工
程の一つを示す断面図。
程の一つを示す断面図。
【図３】本発明の第１実施例に係る半導体装置を製造工
程の一つを示す断面図。
程の一つを示す断面図。
【図４】本発明の第１実施例に係る半導体装置を製造工
程の一つを示す断面図。
程の一つを示す断面図。
【図５】本発明の第１実施例に係る半導体装置を製造工
程の一つを示す断面図。
程の一つを示す断面図。
【図６】本発明の第１実施例に係る半導体装置を製造工
程の一つを示す断面図。
程の一つを示す断面図。
【図７】本発明の第１実施例に係る半導体装置を製造工
程の一つを示す断面図。
程の一つを示す断面図。
【図８】本発明の第１実施例に係る半導体装置を製造工
程の一つを示す断面図。
程の一つを示す断面図。
【図９】本発明の第１実施例に係る半導体装置を製造工
程の一つを示す断面図。
程の一つを示す断面図。
【図１０】本発明の第１実施例に係る半導体装置を製造
工程の一つを示す断面図。
工程の一つを示す断面図。
【図１１】本発明の他の実施例に係る半導体装置の基板
中に形成された側壁コンタクトの構造を示す断面図。
中に形成された側壁コンタクトの構造を示す断面図。
【図１２】本発明の他の実施例に係る半導体装置の基板
中に形成された側壁コンタクトの構造を示す断面図。
中に形成された側壁コンタクトの構造を示す断面図。
【図１３】本発明の他の実施例に係る半導体装置の基板
中に形成された側壁コンタクトの構造を示す断面図。
中に形成された側壁コンタクトの構造を示す断面図。
【図１４】本発明の半導体装置の応用例に係るダイナミ
ック型ランダムアクセスメモリのメモリセルの構造を示
す断面図。
ック型ランダムアクセスメモリのメモリセルの構造を示
す断面図。
【図１５】溝内の埋め込み導電層をメモリセルアレイの
ビット線として用いた状態の平面パターンを示す図。
ビット線として用いた状態の平面パターンを示す図。
【図１６】従来の半導体基板中に形成された側壁コンタ
クトの相異なる構造を示す断面図。
クトの相異なる構造を示す断面図。
【図１７】従来の半導体基板中に形成された側壁コンタ
クトの相異なる構造を示す断面図。
クトの相異なる構造を示す断面図。
【図１８】図１６に示した構造を実現する製造工程の一
例を示す断面図。
例を示す断面図。
１０、６０…コンタクトホール、１１、５１…半導体基
板、１２…熱酸化膜、１４、６１…溝、１５…熱酸化
膜、１６…シリコン窒化膜、１７、２０、２２…シリコ
ン酸化膜、２１…ポリシリコン層、３１…ポリシリコ
ン、３２…金属膜、５２、６２…絶縁膜、５３…埋め込
み導電層（ストレージノード）、５４…キャパシタ絶縁
膜、５５…キャパシタプレート、５６…ゲート絶縁膜、
５７…ゲート電極、５８…ドレイン拡散領域、５９…ソ
ース拡散領域、６３…埋め込み導電層。
板、１２…熱酸化膜、１４、６１…溝、１５…熱酸化
膜、１６…シリコン窒化膜、１７、２０、２２…シリコ
ン酸化膜、２１…ポリシリコン層、３１…ポリシリコ
ン、３２…金属膜、５２、６２…絶縁膜、５３…埋め込
み導電層（ストレージノード）、５４…キャパシタ絶縁
膜、５５…キャパシタプレート、５６…ゲート絶縁膜、
５７…ゲート電極、５８…ドレイン拡散領域、５９…ソ
ース拡散領域、６３…埋め込み導電層。
Claims (4)
- 【請求項１】 半導体基板中に形成された溝の表面に形
成された絶縁膜と、 この絶縁膜の一部が溝側面の上端からの深さがａからｂ
（ｂ＞ａ）までの範囲にわたって除去されることによっ
て形成された溝側壁コンタクトホールを通して上記半導
体基板に接するように溝内に埋め込み形成された導電層
とを具備することを特徴とする半導体装置。 - 【請求項２】 前記溝は半導体基板中のある範囲にわた
って連続的に形成されており、前記溝側壁コンタクトホ
ールは溝の長さ方向において間欠的な位置に形成されて
おり、上記溝内に埋め込み形成された導電層は電源用配
線あるいは信号用配線として用いられることを特徴とす
る請求項１記載の半導体装置。 - 【請求項３】 前記導電層はダイナミック型ランダムア
クセスメモリにおけるメモリセルキャパシタのストレー
ジノードとして用いられ、この導電層に接する半導体基
板の表面にメモリセルトランジスタのドレイン拡散領域
あるいはソース拡散領域が形成されていることを特徴と
する請求項１記載の半導体装置。 - 【請求項４】 半導体基板に溝を形成する工程と、 上記溝の表面に第１の絶縁膜を堆積する工程と、 この第１の絶縁膜に対してエッチング選択比を持つ第１
の物質の薄膜を第１の絶縁膜上に堆積する工程と、 この第１の物質に対してエッチング選択比を持つ第２の
物質の薄膜を第１の物質の薄膜上に堆積する工程と、 上記溝内に、溝側面の少なくとも一側面の一部が溝側面
の上端から深さｂまで露出するように第３の物質を残置
させる工程と、 この第３の物質をマスクにして上記第２の物質の薄膜を
エッチングする工程と、 上記溝内に、溝の側面が溝側面の上端から深さａまで露
出するように第４の物質を残置させる工程と、 上記第１の物質に対してエッチング選択比をもつ第５の
物質の薄膜を基板表面に堆積する工程と、 この第５の物質をエッチバックする工程と、 上記第４の物質を除去する工程と、 上記第５の物質および第２の物質をマスクにして前記第
１の物質をエッチングする工程と、 上記第５の物質および第２の物質を除去する工程と、 上記第１の物質をマスクにして前記第１の絶縁膜をエッ
チングして前記溝側面に上記半導体基板の一部を露出さ
せる工程と、 この溝側面に露出した半導体基板に接するように第１の
導電層を溝内に埋め込み形成する工程とを具備すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253189A JPH06104420A (ja) | 1992-09-22 | 1992-09-22 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4253189A JPH06104420A (ja) | 1992-09-22 | 1992-09-22 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104420A true JPH06104420A (ja) | 1994-04-15 |
Family
ID=17247788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4253189A Pending JPH06104420A (ja) | 1992-09-22 | 1992-09-22 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104420A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102569201A (zh) * | 2010-12-30 | 2012-07-11 | 海力士半导体有限公司 | 制造具有掩埋位线的半导体器件的方法 |
| JP2014222787A (ja) * | 1998-05-01 | 2014-11-27 | ソニー株式会社 | 半導体記憶装置 |
-
1992
- 1992-09-22 JP JP4253189A patent/JPH06104420A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014222787A (ja) * | 1998-05-01 | 2014-11-27 | ソニー株式会社 | 半導体記憶装置 |
| JP2016021590A (ja) * | 1998-05-01 | 2016-02-04 | ソニー株式会社 | 半導体記憶装置 |
| CN102569201A (zh) * | 2010-12-30 | 2012-07-11 | 海力士半导体有限公司 | 制造具有掩埋位线的半导体器件的方法 |
| JP2012142548A (ja) * | 2010-12-30 | 2012-07-26 | Sk Hynix Inc | 埋め込みビットラインを備えた半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RVTR | Cancellation of determination of trial for invalidation |