JP3222188B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3222188B2 JP3222188B2 JP09407592A JP9407592A JP3222188B2 JP 3222188 B2 JP3222188 B2 JP 3222188B2 JP 09407592 A JP09407592 A JP 09407592A JP 9407592 A JP9407592 A JP 9407592A JP 3222188 B2 JP3222188 B2 JP 3222188B2
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Description
【０００１】
【産業上の利用分野】本発明は、微細化が可能な半導体
記憶装置に関する。特に、高集積化に好適なな、ダイナ
ミックランダムアクセスメモリで、積層容量型セルに関
する。
記憶装置に関する。特に、高集積化に好適なな、ダイナ
ミックランダムアクセスメモリで、積層容量型セルに関
する。
【０００２】
【従来の技術】ダイナミックランダムアクセスメモリ
は、３年で４倍という集積度の向上を実現しており、既
に、４メガビットの量産体制が整い、１６メガビットの
量産に向けた開発が進行している状況にある。この高集
積化は、素子寸法を小さくすることで達成されてきた
が、微細化に伴う蓄積容量の減少により、信号対雑音比
の低下や、アルファ線の入射による信号反転等の弊害が
顕在化し、信頼性の維持が困難になってきている。そこ
で、現在は、蓄積容量を増加させることのできるメモリ
セルとして、蓄積容量の一部を、スイッチ用トランジス
タや素子分離酸化膜の上に積み上げた、積層容量型セル
や、基板に深い孔を掘り、その側壁に電荷蓄積用キャパ
シタを形成した、トレンチ型セルが、４メガビット以降
のメモリセルの主流になっている。
は、３年で４倍という集積度の向上を実現しており、既
に、４メガビットの量産体制が整い、１６メガビットの
量産に向けた開発が進行している状況にある。この高集
積化は、素子寸法を小さくすることで達成されてきた
が、微細化に伴う蓄積容量の減少により、信号対雑音比
の低下や、アルファ線の入射による信号反転等の弊害が
顕在化し、信頼性の維持が困難になってきている。そこ
で、現在は、蓄積容量を増加させることのできるメモリ
セルとして、蓄積容量の一部を、スイッチ用トランジス
タや素子分離酸化膜の上に積み上げた、積層容量型セル
や、基板に深い孔を掘り、その側壁に電荷蓄積用キャパ
シタを形成した、トレンチ型セルが、４メガビット以降
のメモリセルの主流になっている。
【０００３】しかし、メモリセル面積がこれまでのトレ
ンドに従って、前世代の１／３で縮小し続けると、これ
らの立体化セルを使用しても、メモリ動作に必要な蓄積
容量を得ることは困難な状況にある。
ンドに従って、前世代の１／３で縮小し続けると、これ
らの立体化セルを使用しても、メモリ動作に必要な蓄積
容量を得ることは困難な状況にある。
【０００４】図２は、従来の積層容量型セルの断面図、
特に、王冠型と呼ばれている、筒状電極（２１）の内壁
および外壁を利用した、積層容量型セルである。この構
造のメモリセルは、特開昭６２−４８０６２および特開
昭６２−１２８１６８に記述されている。この構造の特
徴は、ワード線（８）とビット線（１２）の上に蓄積電
極（２１）を設け、さらに、この蓄積電極（２１）を筒
状にして、その内壁だけでなく外壁をも利用して、キャ
パシタの有効面積を増加させている。また、特開平１−
１７９４４９に記述されている、ビット線（１２）の上
に蓄積電極（２１）を設ける構造により、蓄積電極の領
域を、最小加工寸法の範囲内で、最大限に大きくするこ
とができる。
特に、王冠型と呼ばれている、筒状電極（２１）の内壁
および外壁を利用した、積層容量型セルである。この構
造のメモリセルは、特開昭６２−４８０６２および特開
昭６２−１２８１６８に記述されている。この構造の特
徴は、ワード線（８）とビット線（１２）の上に蓄積電
極（２１）を設け、さらに、この蓄積電極（２１）を筒
状にして、その内壁だけでなく外壁をも利用して、キャ
パシタの有効面積を増加させている。また、特開平１−
１７９４４９に記述されている、ビット線（１２）の上
に蓄積電極（２１）を設ける構造により、蓄積電極の領
域を、最小加工寸法の範囲内で、最大限に大きくするこ
とができる。
【０００５】ここで、１は半導体基板、２は素子間分離
酸化膜、３は拡散層、７はゲート酸化膜、８はゲート電
極、９は酸化膜、１２はビット線、２１は蓄積電極、２
２はキャパシタ絶縁膜、２３はプレート電極、２４は層
間絶縁膜、２５は配線層である。
酸化膜、３は拡散層、７はゲート酸化膜、８はゲート電
極、９は酸化膜、１２はビット線、２１は蓄積電極、２
２はキャパシタ絶縁膜、２３はプレート電極、２４は層
間絶縁膜、２５は配線層である。
【０００６】図３には、特開昭５８−３２６０に記述さ
れている構造を基に、４メガビットへの適用を可能にし
た、トレンチキャパシタ型セルである。特に、この構造
では、トレンチの側壁を酸化膜（９）で被い、隣接トレ
ンチ間のリーク電流を防止し、また、アルファ線の耐性
を高めた構造になっている。
れている構造を基に、４メガビットへの適用を可能にし
た、トレンチキャパシタ型セルである。特に、この構造
では、トレンチの側壁を酸化膜（９）で被い、隣接トレ
ンチ間のリーク電流を防止し、また、アルファ線の耐性
を高めた構造になっている。
【０００７】ここで、１は半導体基板、２は素子間分離
酸化膜、３は拡散層、７はゲート酸化膜、８はゲート電
極、９は酸化膜、１２はビット線、２１は蓄積電極、２
２はキャパシタ絶縁膜、２３はプレート電極、２４は層
間絶縁膜、２５は配線層である。
酸化膜、３は拡散層、７はゲート酸化膜、８はゲート電
極、９は酸化膜、１２はビット線、２１は蓄積電極、２
２はキャパシタ絶縁膜、２３はプレート電極、２４は層
間絶縁膜、２５は配線層である。
【０００８】
【発明が解決しようとする課題】上述したように、積層
容量型セルやトレンチ型セルの採用により、蓄積容量が
増加し、この結果、微細なセルでもメモリ動作に十分な
蓄積容量が確保できるようになった。しかし、既に述べ
たように、この立体型セルを用いても、蓄積容量の確保
は困難になりつつある。
容量型セルやトレンチ型セルの採用により、蓄積容量が
増加し、この結果、微細なセルでもメモリ動作に十分な
蓄積容量が確保できるようになった。しかし、既に述べ
たように、この立体型セルを用いても、蓄積容量の確保
は困難になりつつある。
【０００９】図２に示した王冠型電極の積層容量型セル
は、ここでは、詳細には述べないが、この筒状蓄積電極
を得るために、複雑な工程を必要とする。すなわち、ワ
ード線（８）とビット線（１２）が形成されている基板
表面上に絶縁膜（図２には図示されていない）を堆積
し、これに穴を開けて蓄積電極（２１）を埋め込んだ後
に、この絶縁膜を除去して、蓄積電極（２１）の外壁を
露出させるという工程が必要である。しかし、下地のワ
ード線（８）やビット線（１２）を被う絶縁膜（９）に
影響を与えることなく、この絶縁膜だけを除去するのは
困難である。また、蓄積容量を増加させるために、蓄積
電極を高くすると、絶縁膜の除去が難しくなるだけでは
なく、メモリ部の段さが高くなることで、周辺回路との
電気的接続も難しくなる。また、特開平２−２２６７６
１に示されているように、筒状電極を多重構造にする
と、蓄積容量は増加するが、製造工程はさらに複雑化す
る。また、微細化に伴って、筒状電極の間隙が狭くなる
ために、キャパシタ絶縁膜やプレート電極を埋めること
ができないと言う問題が生じる。
は、ここでは、詳細には述べないが、この筒状蓄積電極
を得るために、複雑な工程を必要とする。すなわち、ワ
ード線（８）とビット線（１２）が形成されている基板
表面上に絶縁膜（図２には図示されていない）を堆積
し、これに穴を開けて蓄積電極（２１）を埋め込んだ後
に、この絶縁膜を除去して、蓄積電極（２１）の外壁を
露出させるという工程が必要である。しかし、下地のワ
ード線（８）やビット線（１２）を被う絶縁膜（９）に
影響を与えることなく、この絶縁膜だけを除去するのは
困難である。また、蓄積容量を増加させるために、蓄積
電極を高くすると、絶縁膜の除去が難しくなるだけでは
なく、メモリ部の段さが高くなることで、周辺回路との
電気的接続も難しくなる。また、特開平２−２２６７６
１に示されているように、筒状電極を多重構造にする
と、蓄積容量は増加するが、製造工程はさらに複雑化す
る。また、微細化に伴って、筒状電極の間隙が狭くなる
ために、キャパシタ絶縁膜やプレート電極を埋めること
ができないと言う問題が生じる。
【００１０】図３に示したトレンチ型セルも、微細化に
際して大きな課題がある。このセルの特徴は、トレンチ
側壁を被う酸化膜（９）であるが、このため、基板に掘
ったトレンチが狭められ、さらに、その内側に蓄積電極
（２１）を形成するために、トレンチキャパシタとして
利用できる有効面積は、最初に基板に掘ったトレンチの
約半分にまで小さくなる。また、トレンチの形成はゲー
ト酸化膜の成長や、ゲート電極形成の前に行うため、キ
ャパシタ絶縁膜（２２）には、耐熱性の高い、ＳｉＯ2
系の膜を用いなければならない。しかし、この絶縁膜は
３ｎｍ程度の膜厚でトンネルリーク電流が顕著になるた
め、それ以上の薄膜化はできない。そのため、蓄積容量
を増加させるためには、トレンチを深く掘らなければな
らず、加工技術の負担が大きい。
際して大きな課題がある。このセルの特徴は、トレンチ
側壁を被う酸化膜（９）であるが、このため、基板に掘
ったトレンチが狭められ、さらに、その内側に蓄積電極
（２１）を形成するために、トレンチキャパシタとして
利用できる有効面積は、最初に基板に掘ったトレンチの
約半分にまで小さくなる。また、トレンチの形成はゲー
ト酸化膜の成長や、ゲート電極形成の前に行うため、キ
ャパシタ絶縁膜（２２）には、耐熱性の高い、ＳｉＯ2
系の膜を用いなければならない。しかし、この絶縁膜は
３ｎｍ程度の膜厚でトンネルリーク電流が顕著になるた
め、それ以上の薄膜化はできない。そのため、蓄積容量
を増加させるためには、トレンチを深く掘らなければな
らず、加工技術の負担が大きい。
【００１１】また、蓄積容量の確保とともに、スイッチ
用トランジスタを安定に動作させることも難しくなって
きている。これは、設計寸法の縮小に伴って、ゲート長
が短くなり、いわゆる短チャネル効果によって、常に同
通した状態になってしまうからである。この短チャネル
効果に対して、これまでは、拡散層（３）の浅接合化や
基板濃度の上昇で対処してきたが、浅接合化にはプロセ
スで決まる限界があり、また、基板濃度の上昇はしきい
電圧の増加をもたらす。尚、他の王冠型の従来技術とし
て特開平１−２５７３６５号公報がある。しかし、この
従来技術では、ドレイン領域に直にキャパシタのストレ
ージ・ノードを接続しており、ギガビットクラスのＤＲ
ＡＭにおける蓄積容量の減少防止や製造工程簡略化につ
いての配慮がなされていない。
用トランジスタを安定に動作させることも難しくなって
きている。これは、設計寸法の縮小に伴って、ゲート長
が短くなり、いわゆる短チャネル効果によって、常に同
通した状態になってしまうからである。この短チャネル
効果に対して、これまでは、拡散層（３）の浅接合化や
基板濃度の上昇で対処してきたが、浅接合化にはプロセ
スで決まる限界があり、また、基板濃度の上昇はしきい
電圧の増加をもたらす。尚、他の王冠型の従来技術とし
て特開平１−２５７３６５号公報がある。しかし、この
従来技術では、ドレイン領域に直にキャパシタのストレ
ージ・ノードを接続しており、ギガビットクラスのＤＲ
ＡＭにおける蓄積容量の減少防止や製造工程簡略化につ
いての配慮がなされていない。
【００１２】従って、本発明の目的とするところは、微
細化を続けるメモリセルの課題のひとつである、蓄積容
量の減少を防ぎ、かつ、製造工程を簡略化することで、
ギガビットのクラスの容量を有するＤＲＡＭ型の半導体
記憶装置を提供することにある。
細化を続けるメモリセルの課題のひとつである、蓄積容
量の減少を防ぎ、かつ、製造工程を簡略化することで、
ギガビットのクラスの容量を有するＤＲＡＭ型の半導体
記憶装置を提供することにある。
【００１３】
【課題を解決するための手段】このように、立体型セル
にも大きな課題があり、蓄積容量の増加は容易ではな
い。上述したように、現在は１６メガビットの量産化に
向けた技術開発が進められているが、さらに、６４メガ
ビット、２５６メガビットを越えて、２０００年には登
場すると考えられるギガビットメモリを実現するために
は、新たな工夫が必要である。
にも大きな課題があり、蓄積容量の増加は容易ではな
い。上述したように、現在は１６メガビットの量産化に
向けた技術開発が進められているが、さらに、６４メガ
ビット、２５６メガビットを越えて、２０００年には登
場すると考えられるギガビットメモリを実現するために
は、新たな工夫が必要である。
【００１４】トレンチ型セルは、トレンチの作成が最初
であるために、トレンチキャパシタの平面的な大きさに
制限がある。また、上述したような、トレンチ側壁を酸
化膜で被う構造は、キャパシタ有効面積が小さくなる欠
点がある。一方、積層容量型セルは、蓄積電極を最大限
に拡張でき、さらに、キャパシタ絶縁膜に高誘電率の絶
縁膜が使えるという特徴がある。
であるために、トレンチキャパシタの平面的な大きさに
制限がある。また、上述したような、トレンチ側壁を酸
化膜で被う構造は、キャパシタ有効面積が小さくなる欠
点がある。一方、積層容量型セルは、蓄積電極を最大限
に拡張でき、さらに、キャパシタ絶縁膜に高誘電率の絶
縁膜が使えるという特徴がある。
【００１５】このような、積層容量型セルの特徴をさら
に発展させることのできるのが、図１に示した本発明の
半導体記憶装置である。このセルでは、ワード線（８）
とビット線（１２）が形成された基板上に、酸化膜を堆
積して、これにトレンチキャパシタを形成する構造にな
っている。すなわち、王冠型の蓄積電極形成とは異な
り、トレンチを掘った酸化膜を除去する工程が省略でき
る。しかも、ビット線の上部に配線（１６）を置くこと
で、ビット線と周辺回路との接続や、ワード線の選択を
行うワード母線に用いることができる。ワード母線は、
ワード線数本に対して一本でよいため、ワード線に比べ
て寸法はゆるやかである。さらに、ワード線（８）やビ
ット線（１２）を被う絶縁膜と、層間絶縁膜（１１、１
５、１７、２０）の種類を変え、エッチングの選択比の
違いで、自己整合プロセスを行う。
に発展させることのできるのが、図１に示した本発明の
半導体記憶装置である。このセルでは、ワード線（８）
とビット線（１２）が形成された基板上に、酸化膜を堆
積して、これにトレンチキャパシタを形成する構造にな
っている。すなわち、王冠型の蓄積電極形成とは異な
り、トレンチを掘った酸化膜を除去する工程が省略でき
る。しかも、ビット線の上部に配線（１６）を置くこと
で、ビット線と周辺回路との接続や、ワード線の選択を
行うワード母線に用いることができる。ワード母線は、
ワード線数本に対して一本でよいため、ワード線に比べ
て寸法はゆるやかである。さらに、ワード線（８）やビ
ット線（１２）を被う絶縁膜と、層間絶縁膜（１１、１
５、１７、２０）の種類を変え、エッチングの選択比の
違いで、自己整合プロセスを行う。
【００１６】スイッチ用トランジスタの短チャネル化に
対しては、図１に示したように、溝型のゲート構造を採
用することで対処した。溝型の構造は、溝の深さに応じ
て、実効的にゲート長の長いトランジスタを作ることが
できる。溝型ゲートのトランジスタでは、溝の側壁を伝
わるリーク電流が懸念されるので、素子分離にはトレン
チ素子分離（２）を用いた。
対しては、図１に示したように、溝型のゲート構造を採
用することで対処した。溝型の構造は、溝の深さに応じ
て、実効的にゲート長の長いトランジスタを作ることが
できる。溝型ゲートのトランジスタでは、溝の側壁を伝
わるリーク電流が懸念されるので、素子分離にはトレン
チ素子分離（２）を用いた。
【００１７】
【作用】本発明のように、基板上にトレンチを掘る構造
にすると、王冠型電極と異なり、トレンチを掘った酸化
膜を除去するという、複雑な工程を削除することができ
る。また、王冠型では、この酸化膜を除去して、キャパ
シタ絶縁膜（図２の２２）、プレート電極（図２の２
３）を形成した後に、再び酸化膜（図２の２４）を堆積
させて平坦化させていた。しかし、メモリセル部と周辺
回路部の段さを、この平坦化工程だけで低減するのは困
難である。一方、本発明では、図１に示したように、ビ
ット線（１２）上の配線（１６）を形成した後で、基板
全体を絶縁膜（１９、２０）で平坦化するために、メモ
リセル部と周辺回路部との段さはほとんどない。また、
配線層（１６）が、メモリセル部ではビット線と周辺回
路との接続、周辺回路では、素子間の接続に使うことが
できるので、基板上のトレンチが深くなっても、最上部
から基板に至るまでの、深くかつ寸法の小さなコンタク
トを形成する必要がなくなる。さらには、ワード線
（８）やビット線（１２）を被う絶縁膜と、層間絶縁膜
（１１、１５、１７、２０）の種類を変えると、エッチ
ングの選択比の違いが効果的に利用できるようになるの
で、自己整合プロセスが使え、セル面積の縮小が可能と
なる。
にすると、王冠型電極と異なり、トレンチを掘った酸化
膜を除去するという、複雑な工程を削除することができ
る。また、王冠型では、この酸化膜を除去して、キャパ
シタ絶縁膜（図２の２２）、プレート電極（図２の２
３）を形成した後に、再び酸化膜（図２の２４）を堆積
させて平坦化させていた。しかし、メモリセル部と周辺
回路部の段さを、この平坦化工程だけで低減するのは困
難である。一方、本発明では、図１に示したように、ビ
ット線（１２）上の配線（１６）を形成した後で、基板
全体を絶縁膜（１９、２０）で平坦化するために、メモ
リセル部と周辺回路部との段さはほとんどない。また、
配線層（１６）が、メモリセル部ではビット線と周辺回
路との接続、周辺回路では、素子間の接続に使うことが
できるので、基板上のトレンチが深くなっても、最上部
から基板に至るまでの、深くかつ寸法の小さなコンタク
トを形成する必要がなくなる。さらには、ワード線
（８）やビット線（１２）を被う絶縁膜と、層間絶縁膜
（１１、１５、１７、２０）の種類を変えると、エッチ
ングの選択比の違いが効果的に利用できるようになるの
で、自己整合プロセスが使え、セル面積の縮小が可能と
なる。
【００１８】本発明のその他の目的と特徴は、以下の実
施例から明らかとなろう。
施例から明らかとなろう。
【００１９】
【実施例】本発明の実施例を図４乃至図１６を用いて説
明する。
明する。
【００２０】まず、図４に示したように、半導体基板
（１）に素子間分離酸化膜（２）を形成する。本実施例
では、上述したように、トランジスタとして溝型ゲート
構造を用いるので、公知のトレンチ素子分離法で、基板
（１）に対して垂直な酸化膜面ができるようにした。具
体的には、基板（１）に溝を掘り、これを酸化膜で埋め
戻す方法を採用した。素子間分離酸化膜（２）の膜厚
は、０．３μｍ程度に設定した。素子間分離酸化膜
（２）を形成した後に、表面全体に、予め拡散層（３）
領域を形成する。本実施例では、メモリセル領域だけに
注目しているが、周辺回路については、導電型の異なる
トランジスタを形成するので、拡散層（３）にも、種類
の異なるものが作られる。拡散層（３）の形成には、公
知のイオン打ち込み法を用いた。深さは、０．１μｍ程
度である。尚、この拡散層（３）はその後、溝で分離さ
れることによりＤＲＡＭセルのスイッチング用ＭＯＳト
ランジスタのソース・ドレイン領域を構成するものであ
る。
（１）に素子間分離酸化膜（２）を形成する。本実施例
では、上述したように、トランジスタとして溝型ゲート
構造を用いるので、公知のトレンチ素子分離法で、基板
（１）に対して垂直な酸化膜面ができるようにした。具
体的には、基板（１）に溝を掘り、これを酸化膜で埋め
戻す方法を採用した。素子間分離酸化膜（２）の膜厚
は、０．３μｍ程度に設定した。素子間分離酸化膜
（２）を形成した後に、表面全体に、予め拡散層（３）
領域を形成する。本実施例では、メモリセル領域だけに
注目しているが、周辺回路については、導電型の異なる
トランジスタを形成するので、拡散層（３）にも、種類
の異なるものが作られる。拡散層（３）の形成には、公
知のイオン打ち込み法を用いた。深さは、０．１μｍ程
度である。尚、この拡散層（３）はその後、溝で分離さ
れることによりＤＲＡＭセルのスイッチング用ＭＯＳト
ランジスタのソース・ドレイン領域を構成するものであ
る。
【００２１】次に、図５に示したように、イオン打ち込
みに伴う表面の汚染などを除去し、この表面に酸化膜
（４）を、公知の気層成長法で堆積させる。膜厚は０．
１μｍから０．３μｍである。この酸化膜に、溝型ゲー
トを掘るための穴を開ける。この穴の開口には、公知の
光リソグラフィを用いた。開口部の大きさは０．２μｍ
から０．３μｍである。開口後、さらに表面全体に０．
０５μｍの酸化膜（５）を堆積して、これを公知の異方
性エッチングで全面エッチすると、表面に堆積した酸化
膜（４）の側壁にのみ酸化膜（５）が残る。
みに伴う表面の汚染などを除去し、この表面に酸化膜
（４）を、公知の気層成長法で堆積させる。膜厚は０．
１μｍから０．３μｍである。この酸化膜に、溝型ゲー
トを掘るための穴を開ける。この穴の開口には、公知の
光リソグラフィを用いた。開口部の大きさは０．２μｍ
から０．３μｍである。開口後、さらに表面全体に０．
０５μｍの酸化膜（５）を堆積して、これを公知の異方
性エッチングで全面エッチすると、表面に堆積した酸化
膜（４）の側壁にのみ酸化膜（５）が残る。
【００２２】次に、図６に示したように、この酸化膜
（４、５）をマスクにして、基板に溝（６）を掘り、こ
の溝（６）で拡散層（３）を分離する。溝の深さは、
０．２μｍとした。図５に示した側壁酸化膜（５）の役
割は、光リソグラフィできまる寸法より小さな溝を、自
己整合で開けることにある。また、図６に示したよう
に、この側壁酸化膜（５）があるために、溝と表面のコ
ーナー部がテーパー状になり、その後のゲート電極形成
が容易になる。
（４、５）をマスクにして、基板に溝（６）を掘り、こ
の溝（６）で拡散層（３）を分離する。溝の深さは、
０．２μｍとした。図５に示した側壁酸化膜（５）の役
割は、光リソグラフィできまる寸法より小さな溝を、自
己整合で開けることにある。また、図６に示したよう
に、この側壁酸化膜（５）があるために、溝と表面のコ
ーナー部がテーパー状になり、その後のゲート電極形成
が容易になる。
【００２３】次に、図７に示したように、溝の表面にゲ
ート絶縁膜（７）を成長させ、さらに、ゲート電極
（８）を堆積し、このゲート電極（８）を、その上に堆
積した窒化膜（９）をマスクにしてパターニングする。
本実施例では、ゲート絶縁膜（７）として薄膜化の可能
なＴａ2Ｏ5膜を使用して、酸化膜換算で３ｎｍを得た。
また、ゲート電極には、タングステンを用いた。ゲート
電極の寸法は、０．２μｍである。タングステンは、従
来の多結晶シリコンと比べて、抵抗が１／５０以下なの
で、ゲート抵抗による性能の劣化を防ぐことができる。
ート絶縁膜（７）を成長させ、さらに、ゲート電極
（８）を堆積し、このゲート電極（８）を、その上に堆
積した窒化膜（９）をマスクにしてパターニングする。
本実施例では、ゲート絶縁膜（７）として薄膜化の可能
なＴａ2Ｏ5膜を使用して、酸化膜換算で３ｎｍを得た。
また、ゲート電極には、タングステンを用いた。ゲート
電極の寸法は、０．２μｍである。タングステンは、従
来の多結晶シリコンと比べて、抵抗が１／５０以下なの
で、ゲート抵抗による性能の劣化を防ぐことができる。
【００２４】さらに、図８に示したように、ゲート電極
（８）の表面に０．０５から０．１μｍの窒化膜（１
０）を堆積し、これを公知の異方性エッチで全面エッチ
する。その結果、ゲート電極（８）の側壁に側壁窒化膜
（１０）が残る。さらに、この窒化膜をマスクにして、
酸化膜と窒化膜の選択比を利用したエッチング法で、ワ
ード電極（８）の下にある酸化膜（４）をエッチングし
て基板の拡散層表面を露出させる。
（８）の表面に０．０５から０．１μｍの窒化膜（１
０）を堆積し、これを公知の異方性エッチで全面エッチ
する。その結果、ゲート電極（８）の側壁に側壁窒化膜
（１０）が残る。さらに、この窒化膜をマスクにして、
酸化膜と窒化膜の選択比を利用したエッチング法で、ワ
ード電極（８）の下にある酸化膜（４）をエッチングし
て基板の拡散層表面を露出させる。
【００２５】次に、図９に示したように、基板表面全体
に酸化膜を堆積して、公知のエッチバック法を用いて平
坦化する。その結果、ワード線の表面を被う窒化膜
（９）が露出するとともに、基板表面が平坦化する。
に酸化膜を堆積して、公知のエッチバック法を用いて平
坦化する。その結果、ワード線の表面を被う窒化膜
（９）が露出するとともに、基板表面が平坦化する。
【００２６】次に、図１０に示したように、隣接するワ
ード線間の酸化膜（１１）だけを除去して、ビット線
（１２）が基板の拡散層と接する領域を開口する。この
上に、ビット線（１２）となるタングステンを、公知の
スパッタ法もしくは気層成長法で堆積する。膜厚は、
０．１μｍ程度にした。タングステンのビット線（１
３）も、ワード線と同様に、表面に窒化膜（１３）を堆
積して、これをマスクに加工し、さらに、側壁窒化膜
（１４）で被う。
ード線間の酸化膜（１１）だけを除去して、ビット線
（１２）が基板の拡散層と接する領域を開口する。この
上に、ビット線（１２）となるタングステンを、公知の
スパッタ法もしくは気層成長法で堆積する。膜厚は、
０．１μｍ程度にした。タングステンのビット線（１
３）も、ワード線と同様に、表面に窒化膜（１３）を堆
積して、これをマスクに加工し、さらに、側壁窒化膜
（１４）で被う。
【００２７】さらに、図１１に示したように、基板上に
酸化膜（１５）を堆積して平坦化する。そして、ここで
は示していないが、光リソグラフィを用いて、周辺回路
のゲート電極（ワード線と同じ層で形成してある）や、
基板、およびビット線に達するコンタクトを開口する。
そして、配線（１６）を用いて接続する。さらに、その
配線の上に酸化膜（１７）を堆積して平坦化する。
酸化膜（１５）を堆積して平坦化する。そして、ここで
は示していないが、光リソグラフィを用いて、周辺回路
のゲート電極（ワード線と同じ層で形成してある）や、
基板、およびビット線に達するコンタクトを開口する。
そして、配線（１６）を用いて接続する。さらに、その
配線の上に酸化膜（１７）を堆積して平坦化する。
【００２８】次に、図１２に示したように、基板に達す
る蓄積容量部のコンタクトを開口する。この際にも光リ
ソグラフィを用いてパターン形成を行う。この際、ワー
ド線（８）もビット線（１２）も表面は窒化膜（９、１
３）で被われているので、コンタクトが図のようにワー
ド線に掛かっても、ワード線が露出する心配はない。次
に、ここで開口したコンタクト孔に、不純物を含んだ多
結晶シリコン（１８）を埋めて、拡散層を上に持ち上げ
る。
る蓄積容量部のコンタクトを開口する。この際にも光リ
ソグラフィを用いてパターン形成を行う。この際、ワー
ド線（８）もビット線（１２）も表面は窒化膜（９、１
３）で被われているので、コンタクトが図のようにワー
ド線に掛かっても、ワード線が露出する心配はない。次
に、ここで開口したコンタクト孔に、不純物を含んだ多
結晶シリコン（１８）を埋めて、拡散層を上に持ち上げ
る。
【００２９】次に、図１３に示したように、この表面
に、窒化膜（１９）と酸化膜（２０）を堆積して、トレ
ンチを掘る。窒化膜（１９）は酸化膜にトレンチを掘る
際の下地となり、配線層などが露出するのを防ぐ。堆積
した酸化膜（２０）は１μｍである。このトレンチの加
工で、拡散層を持ち上げた多結晶シリコン（１８）の表
面が露出し、形成したトレンチの底面の大きさは拡散層
を持ち上げた多結晶シリコン（１８）の大きさよりも大
きく形成される。
に、窒化膜（１９）と酸化膜（２０）を堆積して、トレ
ンチを掘る。窒化膜（１９）は酸化膜にトレンチを掘る
際の下地となり、配線層などが露出するのを防ぐ。堆積
した酸化膜（２０）は１μｍである。このトレンチの加
工で、拡散層を持ち上げた多結晶シリコン（１８）の表
面が露出し、形成したトレンチの底面の大きさは拡散層
を持ち上げた多結晶シリコン（１８）の大きさよりも大
きく形成される。
【００３０】そして次に、図１４に示したように、トレ
ンチの側壁に蓄積電極（２１）を形成する。ここではそ
の詳細は図示していないが、工程は概略次の通りであ
る。まず、蓄積電極となるタングステンを０．０５μｍ
程度堆積する。この段階ではタングステンはつながって
いるので、この表面に有機膜を塗布し、全面エッチを行
う。その結果、トレンチの内部は有機膜で埋められる
が、酸化膜（２０）の表面にあるタングステンが露出す
る。そして、露出したタングステンをエッチングする
と、蓄積電極が分離される。このタングステンの表面に
Ｔａ2Ｏ5膜を、公知の気層成長法で堆積する。膜厚は、
酸化膜換算で２ｎｍである。さらに、プレート電極（２
３）となるタングステンやＴｉＮを堆積する。本実施例
で、蓄積電極（２１）にタングステンを用いたのは、自
然酸化膜に影響されないＴａ2Ｏ5膜を形成するためであ
り、従来の多結晶シリコンでも構わないのは言うまでも
ない。しかしながら、この場合には、多結晶シリコン表
面の自然酸化膜の影響で、キャパシタ絶縁膜は酸化膜換
算で３ｎｍ程度になる。
ンチの側壁に蓄積電極（２１）を形成する。ここではそ
の詳細は図示していないが、工程は概略次の通りであ
る。まず、蓄積電極となるタングステンを０．０５μｍ
程度堆積する。この段階ではタングステンはつながって
いるので、この表面に有機膜を塗布し、全面エッチを行
う。その結果、トレンチの内部は有機膜で埋められる
が、酸化膜（２０）の表面にあるタングステンが露出す
る。そして、露出したタングステンをエッチングする
と、蓄積電極が分離される。このタングステンの表面に
Ｔａ2Ｏ5膜を、公知の気層成長法で堆積する。膜厚は、
酸化膜換算で２ｎｍである。さらに、プレート電極（２
３）となるタングステンやＴｉＮを堆積する。本実施例
で、蓄積電極（２１）にタングステンを用いたのは、自
然酸化膜に影響されないＴａ2Ｏ5膜を形成するためであ
り、従来の多結晶シリコンでも構わないのは言うまでも
ない。しかしながら、この場合には、多結晶シリコン表
面の自然酸化膜の影響で、キャパシタ絶縁膜は酸化膜換
算で３ｎｍ程度になる。
【００３１】最後に、図１５に示したように、層間酸化
膜（２４）、最上層の配線（２５）を形成して、図１に
示した本発明の半導体記憶装置が完成する。配線（２
５）アルミを用いた。
膜（２４）、最上層の配線（２５）を形成して、図１に
示した本発明の半導体記憶装置が完成する。配線（２
５）アルミを用いた。
【００３２】図１６には、本発明の半導体記憶装置の平
面図を示した。ワード線（３２）とビット線（３４）の
上に蓄積電極（３７）を配置するために、トランジスタ
のチャネル（溝型）や、拡散層が形成される活性領域
（３０）は、ワード線（３２）とビット線（３４）の両
方に対して傾いて配置されている。図には簡略化のため
に、２つの蓄積電極だけを示したが、蓄積電極の面積は
蓄積容量コンタクトパターンより大きく形成されてお
り、隣接する蓄積電極はこのように、最小寸法で配置す
ることができるために、蓄積容量が増加する。
面図を示した。ワード線（３２）とビット線（３４）の
上に蓄積電極（３７）を配置するために、トランジスタ
のチャネル（溝型）や、拡散層が形成される活性領域
（３０）は、ワード線（３２）とビット線（３４）の両
方に対して傾いて配置されている。図には簡略化のため
に、２つの蓄積電極だけを示したが、蓄積電極の面積は
蓄積容量コンタクトパターンより大きく形成されてお
り、隣接する蓄積電極はこのように、最小寸法で配置す
ることができるために、蓄積容量が増加する。
【００３３】ここで、３３はビット線と拡散層とのコン
タクト、３６は蓄積電極と拡散層とのコンタクトであ
る。３５はビット線の上にあり、かつ蓄積電極の下にあ
る配線である。
タクト、３６は蓄積電極と拡散層とのコンタクトであ
る。３５はビット線の上にあり、かつ蓄積電極の下にあ
る配線である。
【００３４】
【発明の効果】以上述べてきたように、ビット線より上
部に容量の蓄積電極を形成し、蓄積電極とスイッチング
トランジスタのソースあるいはドレインの拡散層を導体
により接続することによって基板上にトレンチを形成し
た積層容量型セルを用いると、小さなセル面積のなか
で、メモリ動作に必要な蓄積容量を確保できる。例え
ば、０．２μｍ以下の寸法を必要とする１ギガビットＤ
ＲＡＭでは、これまでのトレンドに従えば、セル面積は
０．２μｍ2程度になるが、酸化膜換算で２ｎｍのＴａ2
Ｏ5膜を使用すると、トレンチの深さは０．９μｍでよ
い。トレンチの寸法は、短辺が０．２５μｍ、長辺が
０．５μｍになるため、平均的なアスペクト比は、２．
５程度と小さい。さらにセル面積が縮小されても、Ｔａ
2Ｏ5膜の薄膜化によって、アスペクト比を１０以下に保
ちながら、蓄積容量が確保できる。また、蓄積電極の下
に配線層を設けることで、従来は高段差のある表面上で
行っていた配線の一部を簡略化できる。
部に容量の蓄積電極を形成し、蓄積電極とスイッチング
トランジスタのソースあるいはドレインの拡散層を導体
により接続することによって基板上にトレンチを形成し
た積層容量型セルを用いると、小さなセル面積のなか
で、メモリ動作に必要な蓄積容量を確保できる。例え
ば、０．２μｍ以下の寸法を必要とする１ギガビットＤ
ＲＡＭでは、これまでのトレンドに従えば、セル面積は
０．２μｍ2程度になるが、酸化膜換算で２ｎｍのＴａ2
Ｏ5膜を使用すると、トレンチの深さは０．９μｍでよ
い。トレンチの寸法は、短辺が０．２５μｍ、長辺が
０．５μｍになるため、平均的なアスペクト比は、２．
５程度と小さい。さらにセル面積が縮小されても、Ｔａ
2Ｏ5膜の薄膜化によって、アスペクト比を１０以下に保
ちながら、蓄積容量が確保できる。また、蓄積電極の下
に配線層を設けることで、従来は高段差のある表面上で
行っていた配線の一部を簡略化できる。
【００３５】このように、本発明の半導体記憶装置は、
セル面積を縮小しても十分な蓄積容量が確保でき、さら
に、製造が容易になるので、ギガビットクラスのＤＲＡ
Ｍが可能になる。
セル面積を縮小しても十分な蓄積容量が確保でき、さら
に、製造が容易になるので、ギガビットクラスのＤＲＡ
Ｍが可能になる。
【図１】本発明の基板上トレンチキャパシタを有する半
導体記憶装置である。
導体記憶装置である。
【図２】従来の王冠型キャパシタを有する半導体記憶装
置である。
置である。
【図３】従来のトレンチ型キャパシタを有する半導体記
憶装置である。
憶装置である。
【図４】本発明の一実施例の半導体記憶装置の製造工程
を示す断面図である。
を示す断面図である。
【図５】本発明の一実施例の半導体記憶装置の製造工程
を示す断面図である。
を示す断面図である。
【図６】本発明の一実施例の半導体記憶装置の製造工程
を示す断面図である。
を示す断面図である。
【図７】本発明の一実施例の半導体記憶装置の製造工程
を示す断面図である。
を示す断面図である。
【図８】本発明の一実施例の半導体記憶装置の製造工程
を示す断面図である。
を示す断面図である。
【図９】本発明の一実施例の半導体記憶装置の製造工程
を示す断面図である。
を示す断面図である。
【図１０】本発明の一実施例の半導体記憶装置の製造工
程を示す断面図である。
程を示す断面図である。
【図１１】本発明の一実施例の半導体記憶装置の製造工
程を示す断面図である。
程を示す断面図である。
【図１２】本発明の一実施例の半導体記憶装置の製造工
程を示す断面図である。
程を示す断面図である。
【図１３】本発明の一実施例の半導体記憶装置の製造工
程を示す断面図である。
程を示す断面図である。
【図１４】本発明の一実施例の半導体記憶装置の製造工
程を示す断面図である。
程を示す断面図である。
【図１５】本発明の一実施例の半導体記憶装置の製造工
程を示す断面図である。
程を示す断面図である。
【図１６】本発明の一実施例の半導体記憶装置の平面図
である。
である。
１−半導体基板、２−素子間分離酸化膜、３−拡散層、
４−酸化膜、５−側壁酸化膜、６−溝ゲート、７−ゲー
ト酸化膜、８−ゲート電極、９−窒化膜、１０−側壁窒
化膜、１１−層間酸化膜、１２−ビット線、１３−窒化
膜、１４−側壁窒化膜、１５−層間酸化膜、１６−配
線、１７−層間酸化膜、１８−多結晶シリコン、１９−
窒化膜、２０−層間酸化膜、２１−蓄積電極、２２−キ
ャパシタ絶縁膜、２３−プレート電極、２４−層間酸化
膜、２５−配線、３０−活性領域パターン、３１−溝形
成パターン、３２−ワード線パターン、３３−ビット線
コンタクトパターン、３４−ビット線、３５−配線、３
６−蓄積容量コンタクトパターン、３７−蓄積電極パタ
ーン。
４−酸化膜、５−側壁酸化膜、６−溝ゲート、７−ゲー
ト酸化膜、８−ゲート電極、９−窒化膜、１０−側壁窒
化膜、１１−層間酸化膜、１２−ビット線、１３−窒化
膜、１４−側壁窒化膜、１５−層間酸化膜、１６−配
線、１７−層間酸化膜、１８−多結晶シリコン、１９−
窒化膜、２０−層間酸化膜、２１−蓄積電極、２２−キ
ャパシタ絶縁膜、２３−プレート電極、２４−層間酸化
膜、２５−配線、３０−活性領域パターン、３１−溝形
成パターン、３２−ワード線パターン、３３−ビット線
コンタクトパターン、３４−ビット線、３５−配線、３
６−蓄積容量コンタクトパターン、３７−蓄積電極パタ
ーン。
フロントページの続き (72)発明者 伊藤 清男 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 大路 譲 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平３−64964（ＪＰ，Ａ) 特開 平３−167874（ＪＰ，Ａ) 特開 平３−263371（ＪＰ，Ａ) 特開 平４−218954（ＪＰ，Ａ) 特開 平４−755（ＪＰ，Ａ) 特開 平２−1163（ＪＰ，Ａ) 特開 平３−21062（ＪＰ，Ａ) 特開 昭64−41262（ＪＰ，Ａ) 特開 平２−133953（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (15)
- 【請求項１】ゲート電極と該ゲート電極の両側の半導体
基体表面に形成された一対の拡散層を有するスイッチ用
トランジスタと、該スイッチ用トランジスタの一方の拡
散層と電気的に接続されたビット線と、上記スイッチ用
トランジスタの他方の拡散層と電気的に接続された電荷
蓄積用キャパシタとを有する半導体装置において、 上記スイッチ用トランジスタを覆い、且つ、上記他方の
拡散層表面を露出するコンタクト孔を備えた、上面がビ
ット線上面より上部に位置する平坦な第１の層間絶縁膜
と、 上記コンタクト孔内に埋め込まれ上記ビット線と平面的
に重ならず上記他方の拡散層表面に接続する第１の導電
体と、 上記第１の層間絶縁膜を覆い、且つ、上記導電体の上面
を露出する上記導電体より大きい底面積のトレンチを備
えた、上面が平坦な第２の層間絶縁膜と、 上記トレンチの側面上及び底面上にのみ形成された第２
の導電体からなる蓄積電極と、 該蓄積電極の上にキャパシタ誘電体膜を介在して形成さ
れたプレート電極とを有することを特徴とする半導体装
置。 - 【請求項２】ゲート電極と該ゲート電極の両側の半導体
基体表面に形成された一対の拡散層を有するスイッチ用
トランジスタと、該スイッチ用トランジスタの一方の拡
散層と電気的に接続されたビット線と、上記スイッチ用
トランジスタの他方の拡散層と電気的に接続された電荷
蓄積用キャパシタとを有する半導体装置において、 上記スイッチ用トランジスタ及び上記ビット線を覆い、
且つ、上記他方の拡散層表面を露出するコンタクト孔を
備えた、上面が平坦な第１の層間絶縁膜と、 上記コンタクト孔内に埋め込まれ上記ビット線と平面的
に重ならず上記他方の拡散層表面に接続する第１の導電
体と、 上記第１の層間絶縁膜を覆い、且つ、上記導電体の上面
を露出する上記導電体より大きい底面積のトレンチを備
えた、上面が平坦な第２の層間絶縁膜と、 上記トレンチの側面上及び底面上にのみ形成された第２
の導電体からなる蓄積電極と、 該蓄積電極の上にキャパシタ誘電体膜を介在して形成さ
れたプレート電極とを有し、 上記半導体基体表面に対して、上記第1導電体の上面の
高さが上記ビット線の高さよりも高く、上記電荷蓄積キ
ャパシタが、上記ビット線よりも高い位置に形成されて
いることを特徴とする半導体装置。 - 【請求項３】前記ビット線と前記トレンチとが、平面的
に見て重なる部分を有することを特徴とする請求項２に
記載の半導体装置。 - 【請求項４】隣接する前記トレンチ間を最小寸法で形成
することを特徴とする請求項１〜３に記載の半導体装
置。 - 【請求項５】前記ゲート電極及び前記ビット線の上層
で、さらに、前記蓄積電極及び前記プレート電極の下層
に、少なくとも一層の配線が設けられていることを特徴
とする請求項１〜４に記載の半導体装置。 - 【請求項６】前記導電体が多結晶シリコンであり、前記
キャパシタ絶縁膜がＴａ２Ｏ５膜であることを特徴とす
る請求項１〜５に記載の半導体装置。 - 【請求項７】前記蓄積電極がタングステンであり、前記
プレート電極がタングステン又はＴｉＮであることを特
徴とする請求項１〜６に記載の半導体装置。 - 【請求項８】前記ゲート電極及び／又は前記ビット線が
タングステンであることを特徴とする請求項１〜７に記
載の半導体装置。 - 【請求項９】前記スイッチ用トランジスタが溝型ゲート
構造を有することを特徴とする請求項１〜８に記載の半
導体装置。 - 【請求項１０】前記配線が、タングステンなどの高融点
金属、もしくは、金属とシリコンの化合物であるシリサ
イドであることを特徴とする請求項５〜９に記載の半導
体装置。 - 【請求項１１】半導体基体に素子間分離絶縁膜を形成す
る工程と、 素子間分離絶縁膜に囲まれた半導体基体表面に、ゲート
電極と該ゲート電極の両側の上記半導体基体表面に形成
された一対の拡散層を有するスイッチ用トランジスタを
形成する工程と、ビット線を形成する工程と 上記スイッチ用トランジスタ
と上記ビット線を覆う第１の層間絶縁膜を堆積し、上記
半導体基体全面を平坦化する工程と、 上記第１層間絶縁膜に上記スイッチ用トランジスタの少
なくとも１つの拡散層を露出するコンタクト孔を形成す
る工程と、 該コンタクト孔内に第１の導電体を埋め込む工程と、 上記第１の層間絶縁膜及び上記第１の導電体を覆う第２
の層間絶縁膜を堆積する工程と、 上記第２の層間絶縁膜に上記第１の導電体の露出した上
面より底面積の大きいトレンチを形成する工程と、 上記トレンチの側面上及び底面上にのみ第２の導電体か
らなる蓄積電極を形成する工程と、 キャパシタ絶縁膜を堆積する工程と、 上記トレンチの内部に、上記キャパシタ絶縁膜を挟んで
上記蓄積電極と対向するプレート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項１２】半導体基体に素子間分離絶縁膜を形成す
る工程と、 素子間分離絶縁膜に囲まれた半導体基体表面に、ゲート
電極と該ゲート電極の両側の上記半導体基体表面に形成
された一対の拡散層を有するスイッチ用トランジスタを
形成する工程と、 上記スイッチ用トランジスタの一方の拡散層に電気的に
接続されたビット線を形成する工程と、 上記スイッチ用トランジスタ及び上記ビット線を覆う第
１の層間絶縁膜を堆積し、上記半導体基体全面を前記ビ
ット線上面より上部に位置するように平坦化する工程
と、 上記第１層間絶縁膜に上記スイッチ用トランジスタの少
なくとも１つの拡散層を露出するコンタクト孔を形成す
る工程と、 該コンタクト孔内に上記ビット線と平面的に重ならず上
記１つの拡散層表面に接続する第１の導電体を埋め込む
工程と、 上記第１の層間絶縁膜及び、上記第１の導電体を覆う第
２の層間絶縁膜を堆積する工程と、 上記第２の層間絶縁膜に上記第１の導電体の上面を露出
する上記導電体より大きい底面積のトレンチを形成する
工程と、 上記トレンチの側面上及び底面上にのみ第２の導電体か
らなる蓄積電極を形成する工程と、 キャパシタ絶縁膜を堆積する工程と、 上記トレンチの内部に、上記キャパシタ絶縁膜を挟んで
上記蓄積電極と対向するプレート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。 - 【請求項１３】前記トレンチを形成する工程において、
前記トレンチの一部が平面的にみて前記ビット線に重な
るようにすることを特徴とする請求項１２に記載の半導
体装置の製造方法。 - 【請求項１４】前記トレンチを形成する工程において、
隣接する各トレンチ間の距離を最小寸法に設定すること
を特徴とする請求項１１〜１３に記載の半導体装置の製
造方法。 - 【請求項１５】前記蓄積電極を形成する工程が、前記蓄
積電極の材料膜を堆積する工程と、有機膜を塗布した後
に全面エッチを行うことにより前記トレンチの内部を上
記有機膜で埋め、前記第２の層間絶縁膜上面の上記材料
膜を露出する工程と、露出した上記材料膜をエッチング
する工程と、前記トレンチ内部の上記有機膜を除去する
工程とからなることを特徴とする請求項１１〜１４に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09407592A JP3222188B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09407592A JP3222188B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291526A JPH05291526A (ja) | 1993-11-05 |
| JP3222188B2 true JP3222188B2 (ja) | 2001-10-22 |
Family
ID=14100380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09407592A Expired - Lifetime JP3222188B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3222188B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102467506B1 (ko) * | 2020-11-19 | 2022-11-15 | 주식회사 아이두젠 | 맞춤형 의료진 검색 방법 및 이를 구현하는 서버 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2956482B2 (ja) * | 1994-07-29 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| CN1171304C (zh) | 1995-11-20 | 2004-10-13 | 株式会社日立制作所 | 半导体存储器及其制造方法 |
| US6380574B1 (en) | 1998-05-25 | 2002-04-30 | Hitachi, Ltd. | Ferroelectric capacitor with a self-aligned diffusion barrier |
| KR100275752B1 (ko) * | 1998-11-18 | 2000-12-15 | 윤종용 | 접합 스페이서를 구비한 컨케이브 커패시터의 제조방법 |
| US6750495B1 (en) * | 1999-05-12 | 2004-06-15 | Agere Systems Inc. | Damascene capacitors for integrated circuits |
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1992
- 1992-04-14 JP JP09407592A patent/JP3222188B2/ja not_active Expired - Lifetime
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