JP3724373B2 - 半導体装置の製造方法 - Google Patents
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Description
技術分野
本発明は、強誘電体薄膜を用いた素子、特に、大規模集積回路（ＬＳＩ）に好適な、分極反転型不揮発性メモリ、または、ダイナミックランダムアクセスメモリのキャパシタに関する。
背景技術
強誘電体物質には、数百から数千と極めて大きな比誘電率を持つものがある。従って、それらの強誘電体の薄膜をキャパシタ絶縁膜に用いれば、大規模集積回路（ＬＳＩ）に好適な小面積かつ、大容量のキャパシタが得られる。また、強誘電体物質は自発分極をもち、外部電場によりその方向を反転させることができるので、この特性を用いて、不揮発性メモリが得られる。強誘電体を用いたメモリには強誘電体薄膜として、チタン酸ジルコン酸鉛、チタン酸ストロンチウムバリウムなどの酸化物強誘電体を用いるのが一般的である。
この強誘電体物質の比誘電率は大きいが、例えば１ＧｂｉｔＤＲＡＭでは比誘電率２５０のキャパシタ絶縁膜を用いても平面キャパシタでは十分な信頼性を得るのに必要とされる電荷を蓄えることが出来ず、立体構造キャパシタが必要となる。従来の１ＧｂｉｔＤＲＡＭの試作発表は、例えば、アイ・イー・イー・イー、アイ・イー・ディ・エム テクノロジーダイジェスト １９９５ １１９頁（ＩＥＤＭ’９５ Ｔｅｃｈ．Ｄｉｇｅｓｔ ｐｐ．１１９、１９９５）やアイ・イー・イー・イー、アイ・イー・ディ・エム テクノロジーダイジェスト １９９５ １１５頁（ＩＥＤＭ’９５ Ｔｅｃｈ．Ｄｉｇｅｓｔ ｐｐ．１１５、１９９５）に記載されている。これらの従来技術で用いられているメモリセルは、第２０図に示したような構造である。ゲート酸化膜２０２とゲート電極２０３を含むスイッチ用ＭＯＳトランジスタを形成した半導体基板上を層間絶縁膜２０６で覆い、下地段差を平坦化した後、その上に拡散防止用導電層２０７を形成し、下部電極２０８、高誘電率誘電体膜２０９、プレート電極２１０からなる高誘電率誘電体キャパシタを形成する。下部電極２０８には、白金やルテニウム、二酸化ルテニウム等が用いられる。強誘電体キャパシタの一方の電極２０８とＭＯＳトランジスタのソース又はドレインへの接続は、絶縁物質に穿設したコンタクトホール内部に埋め込んだ導電物質２０５による構造となっている。なお、図中、２０４はビットライン、２０１は素子間分離絶縁膜である。このように、下部電極を直方体の電極とし、その側面を利用することで同じ平面積の中に面積の大きなキャパシタを実現している。
しかしながら、第２０図に示したような従来の構造では、高誘電率誘電体２０９を成膜する際に拡散防止層２０７の側面２１１が酸化されて剥離を起こす問題がある。また、メモリ部コンタクトと蓄積容量の底面を規定するマスクの合わせずれが起こると、第２１図に示したようにメモリ部コンタクトプラグ２０５とキャパシタ絶縁膜２０９が直接接触し、高誘電率誘電体膜９９を成膜する際の酸化雰囲気によりメモリ部コンタクトプラグが酸化されて導通不良を引き起こしてしまったり、下部電極を加工する際にメモリ部コンタクトプラグが削れてしまうなどの問題を引き起こす可能性がある。
従来の構造で更に高集積化を進めようとするとキャパシタ容量を確保するために更に側面積を広くする必要があることから、この直方体状の下部電極２０７を細く高くすることが必要となる。例えば、最小加工寸法０．１３μｍのＤＲＡＭを考えると、直方体のアスペクト比を３〜５とする加工が必要となると予想される。しかし、これらの材料の微細加工技術は確立されたものとは言えず、特に、高アスペクト比の微細加工は困難である。また、電極の高さを高くするためには、まず、ルテニウム、あるいは、二酸化ルテニウムなどの下部電極材料を必要な高さ分の膜厚だけ堆積する必要があるが、膜厚が厚くなると、堆積時間が長くかかる、膜自身のもつ応力による剥離が生じやすくなり歩留まりが低下する、などの問題がある。
一方、拡散防止層をコンタクト孔の内部のみに形成したり、コンタクトプラグにＴｉＮ、Ｗなどを用いる構造も提案されているが、これらの方法を用いても、拡散防止層の酸化や、下部電極加工時の削れなどの問題は回避できない。
この従来技術の問題を回避するものとして、特開平５−２９１５２６に記載されている図２５に示したような、下部電極８１を厚い絶縁膜に開孔した円筒状の穴の内部に薄い壁状に形成する構造が提案されている。しかし、この構造を高誘電率誘電体キャパシタに適用する際には次のような問題点がある。すなわち、高誘電率誘電体キャパシタでは下部電極に白金、ルテニウム、あるいは、二酸化ルテニウムなどの材料を用いるが、スイッチ用ＭＯＳトランジスタの一方の拡散層とキャパシタの下部電極を接続する際、これら材料が直接シリコン５３に触っているとシリサイド化反応を起こしたり、あるいは、電極／シリコン界面でシリコンが酸化されて抵抗が増大したりする。このため、電極８１とシリコン５３の間に拡散防止層６１を設ける必要がある。この拡散防止層と下部電極底面が合わせずれを起こすと、厚い絶縁膜にキャパシタ領域となる穴を開孔する際、下地層間絶縁膜と拡散防止層のエッチングレートの差から、第２６図に示したように、サイドトレンチ２６１が発生し信頼性を低下させる。
本発明は上記のような問題を解決する為になされたもので、さらに、より高集積なメモリを実現することが可能な半導体装置、及びその製造方法を提供することを目的とする。
発明の開示
（解決手段）
上記目的は、拡散防止層を堆積した後、キャパシタ領域を規定するための第２の膜を形成し、この第２の膜と拡散防止層を選択的にエッチングしてパターニングし、キャパシタ領域の島パターンに加工した後、厚い絶縁膜を形成することでこの島パターンを厚い絶縁膜中に埋め込み、次に、絶縁膜中に埋め込まれた第２の膜を除去することでキャパシタ領域となる穴の底面と拡散防止層とを形成することで達成される。
また、トランジスタが形成された基体上の絶縁膜の開口部底部に設けれた拡散防止層と、この開口部の底部から側部にかけて、下地の拡散防止層と自己整合的に形成されたキャパシタの下部電極とを具備することによって達成される。この下部電極と拡散防止層は実質的に同一のパターンに形成されている。
このような構成とすることにより、キャパシタ領域となる孔の側壁部をキャパシタ容量として用いるので高集積化に適した、大容量のキャパシタが得られる。また、拡散防止層がキャパシタ領域となる孔の底に自己整合的に形成されているため、メモリセル面積を増大させることなく、キャパシタ領域となる孔を形成する際のサイドトレンチの発生を防止することが出来る。さらに、メモリ部コンタクトプラグと拡散防止層の間で合わせずれが起こっても、メモリ部コンタクトプラグと高誘電率誘電体膜が直接接触することはなく、信頼性の高い素子が得られる。
なお、上記の拡散防止層とは、下部電極とプラグとの反応を防止する層であり、例えばＴｉ、Ｔａ、ＴｉＮ、ＡｌxＴｉl-xＮ、Ｒｕ等、あるいはこれらの積層膜が用いられる。
また、キャパシタの絶縁膜として、タンタルオキサイドの他、ペロブスカイト型酸化物、例えば、チタン酸ストロンチウムバリウム、チタン酸ストロンチウム、チタン酸バリウム、チタン酸ジルコン酸鉛、チタン酸ジルコン酸バリウム鉛が用いられる。
また、上記第２の膜は、キャパシタ領域を規定するための膜であるため、どのような材料を用いても良いが、例えばタングステンを用いた場合は、タングステン膜と拡散防止層の窒化チタン膜をＳＦ6ガスを用いて連続的にエッチングすることができるため、より簡便に形成することができる。
【図面の簡単な説明】
第１図は、本発明の半導体装置の断面図、第２図は、本発明の第一の実施例の半導体装置の製造工程を示す第１の断面図、第３図は、本発明の実施例１の半導体装置の製造工程を示す第２の断面図、第４図は、本発明の実施例１の半導体装置の製造工程を示す第３の断面図、第５図は、本発明の実施例１の半導体装置の製造工程を示す第４の断面図、第６図は、本発明の実施例１の半導体装置の製造工程を示す第５の断面図、第７図は、本発明の実施例１の半導体装置の製造工程を示す第６の断面図、第８図は、本発明の実施例１の半導体装置の製造工程を示す第７の断面図、第９図は、本発明の実施例１の半導体装置の製造工程を示す第８の断面図、第１０図は、本発明の実施例２の半導体装置の製造工程を示す第１の断面図、第１１図は、本発明の実施例２の半導体装置の製造工程を示す第２の断面図、第１２図は、本発明の実施例２の半導体装置の製造工程を示す第３の断面図、第１３図は、本発明の実施例２の半導体装置の製造工程を示す第４の断面図、第１４図は、本発明の実施例３の半導体装置の製造工程を示す第１の断面図、第１５図は、本発明の実施例３の半導体装置の製造工程を示す第２の断面図、第１６図は、本発明の実施例３の半導体装置の製造工程を示す第３の断面図、第１７図は、本発明の実施例３の半導体装置の製造工程を示す第４の断面図、第１８図は、本発明の実施例３の半導体装置の製造工程を示す第５の断面図、第１９図は、本発明の実施例３の半導体装置の製造工程を示す第６の断面図、第２０図は、従来の半導体装置の断面図、第２１図は、従来の半導体装置の問題点を説明する図面、第２２図は、本発明のメモリセルアレイ部とそれに隣接する周辺回路の各一部の要部断面、第２３図は、本発明のメモリセルと周辺回路の各一部の平面図、第２４図は、本発明のメモリセルと周辺回路の各一部を示す回路図、第２５図は、従来の半導体装置の断面図、第２６図は、従来の半導体装置の問題点を説明する図面、第２７図は、本発明の実施例４の半導体装置の製造工程を示す第１の断面図、第２８図は、本発明の実施例４の半導体装置の製造工程を示す第２の断面図、第２９図は、本発明の実施例４の半導体装置の製造工程を示す第３の断面図、第３０図は、本発明の実施例４の半導体装置の製造工程を示す第４の断面図、第３１図は、本発明の実施例４の半導体装置の製造工程を示す断面図、第３２図は、本発明の実施例２の半導体装置の製造工程を示す断面図である。
発明を実施するための最良の形態
（実施例１）
第２図から第９図は、本発明を用いてメモリセルを製造する実施例である。まず、第２図に示すように、ｐ型半導体基板２１上に素子間分離絶縁膜２２、ゲート酸化膜を形成する。厚さ６０ｎｍの多結晶シリコン２３、厚さ６０ｎｍのタングステンシリサイド２４、厚さ２００ｎｍＳｉＯ2層２７を順次堆積し、公知のホトリソグラフィ法とドライエッチング法を用いて加工し、ゲート電極となるワード線所望のパターンとする。ワード線をマスクにイオン打ち込みによりｎ型不純物拡散層（リン）２５、２６を形成する。次に、厚さ８０ｎｍのＳｉＯ2層をＣＶＤ法により被着し、異方性ドライエッチング法により加工して、ワード線側壁の絶縁膜層２８を形成する。
表面全体に公知のＣＶＤ法を用いて厚さ１５０ｎｍのＳｉ3Ｎ4３１をＣＶＤ法により堆積させる。次に、ビット線が基板表面のｎ型拡散層と接触する部分２５および、蓄積電極が基板表面のｎ型拡散層と接触する部分２６を公知のホトリソグラフィ法とドライエッチング法を用いて開口する。ＣＶＤ法を用いて厚さ２５０ｎｍのｎ型の不純物を含む多結晶シリコンを堆積させた後、膜厚分のエッチングをすることにより、前述のエッチングにより形成された穴の内部に多結晶シリコン３２、３３を埋め込み第３図に示したような構造を得る。
次に、Ｓｉ3Ｎ4３１を一旦、エッチバックして除去した後、改めて、厚さ６０ｎｍのＳｉ3Ｎ4４１を公知のＣＶＤ法を用いて堆積させる。ビット線が基板の拡散層２５と電気的に接続するため、多結晶シリコン３２の上部の絶縁膜４１を、公知のホトリソグラフィ法とドライエッチング法を用いて開口する。次に、ビット線を形成する。ビット線の材料としては多結晶シリコン膜４２、Ｗ／ＴｉＮ／Ｔｉの積層膜４３を用いた。この上に、厚さ４００ｎｍのＳｉＯ2４４を堆積させた後、膜厚の半分をエッチバックして段差にＳｉＯ2を埋め込み平坦化した。ＳｉＯ2４４とビット線を公知のホトリソグラフィ法とドライエッチング法を用いて加工し、ビット線を所望のパターンとする（第４図）。
次に、膜厚６０ｎｍのＳｉＯ2をＣＶＤ法により堆積し、ドライエッチング法によりエッチバックして、ビット線の側壁部にＳｉＯ2のサイドウォールスペーサ５１を形成し、ビット線を絶縁する。次に、ＢＰＳＧなどのシリコン酸化膜系の絶縁膜５２を堆積させ、平坦化する。この絶縁膜５２は、基板表面を平坦化するのに十分な膜厚とする必要がある。本実施例では、絶縁膜５２の膜厚を５００ｎｍとし、膜厚３００ｎｍまでエッチバックすることにより平坦化する方法を用いた。
公知のホトリソグラフィ法とドライエッチング法を用いて蓄積容量部が基板と接触するメモリ部コンタクト孔を開口する。多結晶シリコン３３の上部のＳｉ3Ｎ4４１を公知のホトリソグラフィ法とドライエッチング法を用いて開口する。ＣＶＤ法により厚さ１５０ｎｍの多結晶シリコンを堆積し、膜厚分をエッチバックしてコンタクト孔に多結晶シリコン５３を埋め込む。（第５図）
次に、拡散防止層として膜厚５０ｎｍのＴｉＮ６１をスパッタリング法により堆積し、引き続き、キャパシタ領域を規定するための膜６２を所望するキャパシタの高さ分の膜厚だけ堆積する。本実施例では、０．５μｍとした。キャパシタ領域を規定するための膜の材料として、本実施例では、タングステン、Ｓｉ3Ｎ4、多結晶シリコンの３種類の方法を試み、いずれも良好な結果が得られた。公知のホトリソグラフィ法とドライエッチング法を用いて、ホトレジスト６３をマスクにキャパシタ領域を規定するための膜と拡散防止層を加工した（第６図）。キャパシタ領域を規定するための膜にタングステンを用いる場合にはＳＦ6を用いて、タングステンとＴｉＮを連続して加工する。キャパシタ領域を規定するための膜にＳｉ3Ｎ4を用いる場合にはＮＦ3とＨｅまたはＯ2の混合ガスを用いてＳｉ3Ｎ4を加工した後、ＳＦ6を用いてＴｉＮを加工する。キャパシタ領域を規定するための膜に多結晶シリコンを用いる場合にはＳＦ6を用いて多結晶シリコンを加工した後、ＳＦ6を用いてＴｉＮを加工する。キャパシタ領域を規定するための膜と拡散防止層を加工したのち、アッシング法を用いてホトレジストを除去する。この拡散防止層６１とタングステン等キャパシタ領域を形成するための膜６２は同一レジスト６３をマスクとしてエッチングできるため、これらの膜は自己整合的にパターニングされる。
次に、キャパシタを埋め込む厚い絶縁膜７１を堆積する。本実施例では厚さ１μｍのＢＰＳＧを公知のＣＶＤ法を用いて堆積させたのち、公知の化学機械研摩法によりキャパシタ領域を規定するための膜が露出するまで研磨して平坦化した。このようにＣＭＰやＣＭＬにより平坦化する他、８５０℃程度の熱処理によりＢＰＳＧをリフローさせた後、膜厚の半分をエッチバックして平坦化してもよい。
次に、厚い絶縁膜の中に埋め込まれたキャパシタ領域を規定するための膜を選択的ドライエッチング法により除去する。キャパシタ領域を規定するための膜にタングステンを用いる場合にはＳＦ6による等方性のエッチングを用いる。条件を選ぶことで下地となるＴｉＮに対して４０倍以上、ＢＰＳＧ膜に対しては２０倍以上の選択比が得られる。キャパシタ領域を規定するための膜にＳｉ3Ｎ4を用いる場合にはＮＦ3とＨｅまたはＯ2の混合ガスを用いる。下地となるＴｉＮに対して５０倍以上、ＢＰＳＧ膜に対しては１０倍以上の選択比が得られる。キャパシタ領域を規定するための膜に多結晶シリコンを用いる場合にはＳＦ6を用いる。いずれの材料を用いる場合にもキャパシタ領域となる穴の中に残渣が残らないよう膜厚に対して１００％のオーバーエッチングを行ったが下地削れ等の問題は生じなかった。ここまでの工程で、キャパシタ領域となる穴の底のみに拡散防止層のＴｉＮが存在する構造が得られる（第７図）。
次に厚さ３０ｎｍのルテニウム８１をＭＯＣＶＤ法により堆積しする。この上に有機膜を塗布し、全面エッチングを行うと穴の内部は有機膜８２で埋められるが絶縁膜６３の表面にあるルテニウムが露出する。露出したルテニウムをエッチングして蓄積電極をセル毎に分離する。（第８図）
有機膜８２を除去した後、高強誘電体膜である厚さ２０ｎｍのチタン酸ストロンチウムバリウム９１、プレート電極である厚さ２０ｎｍの二酸化ルテニウム９２を順次、ＭＯＣＶＤ法により堆積した（第９図）。
有機膜を全面エッチングする代わりに、フォトリソグラフィでパターンを形成し平坦な絶縁膜上のルテニウム８１がエッチングされないようにすれば、メモリマットの外側にキャパシタを作製することが出来る。ＬＳＩではバイパスコンデンサなどに大きな面積のＭＯＳキャパシタが用いられるが、このキャパシタは高誘電率膜を用いているためずっと小さな面積で同等の容量が得られるので、このキャパシタを用いることでチップ面積を低減することが出来る。
次に、ホトレジストをマスクにメモリマット外のプレート電極の不要な部分の二酸化ルテニウム、チタン酸ストロンチウムバリウムを除去した後、厚さ４００ｎｍのオゾンＴＥＯＳ１１をＣＶＤ法により堆積し、膜厚の半分をエッチバックすることによりキャパシタ領域上を平坦化する。公知のホトリソグラフィ法とドライエッチング法を用いてプレート電極とキャパシタの上部電極を接続するためのコンタクト孔を開け、第二の金属配線層１２を形成して第２２図に示したようなメモリセルを完成する。第２２図にはメモリセルアレイ部とそれに隣接する周辺回路の各一部の要部断面が示されている。第２３図は本発明のメモリセルと周辺回路の各一部の平面図、第２４図は本発明のメモリセルと周辺回路の各一部を示す回路図である。第２２図は第２３図におけるＸ−Ｘ’断面図である。第２２図にはメモリセル選択用ＭＩＳＦＥＴ、Ｑtと第２３図、第２４図においてＱshr、Ｑp、Ｑnの符号を付した周辺回路のＭＩＳＦＥＴが示されている。ＱshrはＤＲＡＭのメモリセル部と周辺回路部のセンスアンプとを分離するシェアードＭＩＳＦＥＴである。ＱpはｐチャンネルＭＩＳＦＥＴ、ＱnはｎチャンネルＭＩＳＦＥＴであり、センスアンプ部はＱp、Ｑn２個ずつからなるフリップフロップ回路になっている。
（実施例２）
第１０図から第１３図を用いて本発明の第２の実施例について説明する。本実施例は、予め下部電極を形成し、その後層間絶縁膜を形成するものである。第５図に示したような、メモリセルキャパシタとスイッチ用トランジスタを接続するコンタクト孔にポリシリコンを埋め込んだ構造を得るところまでは実施例１と同じである。次に第１０図に示すように、膜厚５０ｎｍのＴｉＮ１０１と膜厚６０ｎｍのＰｔ膜１０２を順次スパッタリング法により堆積する。ここでＲｕ膜１０２の膜厚は、あとで下部電極の側壁となるＰｔ膜１２１をエッチバックする際に多少削れても導通不良等を起こさないよう、Ｐｔ膜１２１の膜厚よりも厚くしておくことが好ましい。
引き続き、キャパシタ領域を規定するための膜１０３としてタングステンを所望するキャパシタの高さ分の膜厚だけ堆積する。本実施例では４５０ｎｍとした。公知のホトリソグラフィ法とドライエッチング法を用いて、ホトレジストをマスクにＷを加工し、ホトレジストを除去した後、Ｗ１０３をマスクにＰｔ１０２、ＴｉＮ１０１を順次加工して第１０図に示した構造を得る。実施例１と同様にして厚い酸化膜１１１を堆積し、ＣＭＰ法により平坦化した。ＣＭＰにはヒュームドシリカをスラリーとして使用した。酸化膜とＷの研磨選択比は１０倍以上あるので、十分終点検出可能である。研磨レートに±５％の面内分布があるため、Ｗが顔を出すまで研磨を行ったのち、１０％分追加で研磨を行った。この工程によりウェハ全面でＷが顔を出し、その膜厚は最低でも０．４μｍとなる。また、Ｗ膜１０３はＰｔ／ＴｉＮドライエッチング加工時にマスクとして使用しているため、その上部の角が落ちた状態となっている。このままの形状で酸化膜111に埋め込み、Ｗを除去すると、図３２に示したようにキャパシタ領域となる部分の孔の上部に酸化膜がオーバーハングした形状となってしまい、孔の中に下部電極、キャパシタ絶縁膜を形成するのが困難となる。ＣＭＰ法により平坦化する際にＷ膜１１１の肩落ちした部分を削り取ることにより、垂直な形状の孔が得られる。
次に、ドライエッチング法によりＷ１０３を除去することで第１１図に示した構造を得る。次に、膜厚５０ｎｍのＰｔ膜１２１を、埋め込み特性に優れた、ロングスロースパッタリング法により堆積し、膜厚分エッチバックすることでキャパシタ領域となる孔の側壁をＰｔが覆い、かつ、キャパシタ毎に下部電極が分離された構造を得る（第１２図）。本実施例では、あらかじめ下部電極の底になるＰｔ膜１０２を底に敷いておき、エッチバック法によりキャパシタ毎の下部電極の分離を行っているため、実施例１と比較して工程数が少なくなる利点がある。
次に、第１３図に示すように、厚さ３０ｎｍのチタン酸ストロンチウムバリウム１３１、厚さ２０ｎｍの二酸化ルテニウム１３２を順次、ＭＯＣＶＤ法により堆積した。ホトレジストをマスクにメモリマット外のプレート電極の不要な部分の二酸化ルテニウム、チタン酸ストロンチウムバリウムを除去した後、配線を行い第１図に示したようなメモリセルを完成する。
（実施例３）
実施例１、２ではキャパシタ領域を規定するための膜を後の工程で除去してしまったが、これを配線層として用いることで周辺回路とメモリマット部の段差による深いコンタクト孔の加工がなく信頼性の高い素子が得られる。このような方法を用いた素子の製造工程を第１４図から図１９を用いて説明する。
第３図に示した構造を得るところまでは実施例１と同様である。次に、第１４図のようにＳｉ3Ｎ4３１を一旦エッチバックして除去した後、厚さ４０ｎｍのＳｉ3Ｎ4１４１を公知のＣＶＤ法を用いて堆積させる。ビット線が基板の拡散層２５と電気的に接続するため、多結晶シリコン３２、３３の上部の絶縁膜１４１を、公知のホトリソグラフィ法とドライエッチング法を用いて開口する。同時に周辺回路のコンタクト部を覆っている絶縁膜１４１も、公知のホトリソグラフィ法とドライエッチング法を用いて除去する。厚さ３００ｎｍのＳｉＯ2１４２を公知のＣＶＤ法を用いて堆積させた後、ＣＭＰ法により平坦化する。次に、厚さ４０ｎｍのＳｉ3Ｎ4１４３を公知のＣＶＤ法を用いて堆積させる。
公知のホトリソグラフィ法とドライエッチング法を用いて多結晶シリコン３２、３３と周辺回路へのコンタクト孔を開孔する。ＣＶＤ法により厚さ１００ｎｍのＴｉＮを堆積し、ＣＭＰ法によりコンタクト孔にＴｉＮ１５１を埋め込む。次に、第１５図に示したように第一の配線層を形成する。材料としては、Ｗ／ＴｉＮ／Ｔｉの積層膜１５２を用いた。スパッタリング法によりＷ／ＴｉＮ／Ｔｉの積層膜を堆積し、この上に、厚さ５０ｎｍのＳｉＯ2１５３を堆積させた後、公知のホトリソグラフィ法とドライエッチング法を用いて加工し、第一の配線層を所望のパターンとする。第一の配線層はビット線および周辺回路の配線に用いられる。膜厚５０ｎｍのＳｉＯ2をＣＶＤ法により堆積し、ドライエッチング法によりエッチバックして、第一の配線層の側壁部にＳｉＯ2のサイドウォールスペーサ１５４を形成し、第一の配線層を絶縁する。
次に、ＢＰＳＧなどのシリコン酸化膜系の絶縁膜１６１を堆積させ、平坦化する。本実施例では、絶縁膜１６１の膜厚を２５０ｎｍとし、ＣＭＰ法により平坦化した。公知のホトリソグラフィ法とドライエッチング法を用いて蓄積容量部と拡散層を接続するためのメモリ部コンタクト孔を開口する。同時に第一の配線層と第二の配線層をつなぐためのコンタクト孔も開孔する。ＣＶＤ法により厚さ１００ｎｍの多結晶シリコンを堆積し、膜厚分をエッチバックしてコンタクト孔に多結晶シリコン１６２を埋め込む。更に平坦化のためにＣＶＤ法により厚さ５０ｎｍの多結晶シリコン１６３を堆積する。
次に、膜厚５０ｎｍのＴｉＮ１０１と膜厚６０ｎｍのＲｕ膜１６４を順次スパッタリング法により堆積し、引き続き、キャパシタ領域を規定するための膜１０３としてタングステンを所望するキャパシタの高さ分の膜厚だけ堆積する。本実施例では０．５μｍとした。公知のホトリソグラフィ法とドライエッチング法を用いて、ホトレジストをマスクにＷ１０３、Ｒｕ１６４、ＴｉＮ１０１を順次加工して第１６図に示した構造を得る。実施例２と異なるのは、第１６図に示したように、ここでＷ／Ｒｕ／ＴｉＮを第一配線層と第二配線層の接続にも利用する点である。
次に厚い酸化膜１７１を堆積し、平坦化した後、Ｗを除去することで第１７図に示した構造を得る。この際、メモリマット部の外をホトレジスト１７２で覆い、周辺回路の配線として用いるＷ／Ｒｕ／ＴｉＮは残るようにする。
次に、実施例２と同様にして、膜厚５０ｎｍのＲｕ膜１８１を、埋め込み特性に優れた、ロングスロースパッタリング法により堆積し、膜厚分エッチバックすることでキャパシタ領域となる孔の側壁をＲｕが覆い、かつ、キャパシタ毎に下部電極が分離された構造を得る。次に、第１８図に示すように、厚さ３０ｎｍのチタン酸ストロンチウムバリウム１３１、厚さ２０ｎｍの二酸化ルテニウム１３２を順次、ＭＯＣＶＤ法により堆積した。ホトレジストをマスクにメモリマット外のプレート電極の不要な部分の二酸化ルテニウム１３２、チタン酸ストロンチウムバリウム１３１を除去した後、配線を行い、第１９図に示したような、メモリセルを完成する。実施例１、２では微細化を進めるためにメモリセルキャパシタを高くすると、周辺回路へのコンタクト孔が深くなってしまうため導通不良などの問題が生じやすくなる。また周辺回路とメモリセル部の段差が大きくなるため、この段差部で配線不良を起こす可能性も大きくなる。本実施例ではＷ／Ｒｕ／ＴｉＮを周辺回路の配線として用いているので、メモリセルキャパシタが高くなっても、周辺回路への配線、コンタクトが確実に行なわれるので微細化に適している。本実施例では下部電極材料としてＲｕを用いたが、ＰｔやＩｒを用いてもよいことは言うまでもない。なお、本実施例では、拡散防止層と下部電極を形成してからキャパシタ領域を形成するための膜１０３を形成したが、実施例１のように拡散防止層上にキャパシタ領域を形成するための膜１０３を形成して加工してから、下部電極を形成しても良い。
（実施例４）
第２７図から第２９図を用いて本発明の第４の実施例について説明する。本実施例は、側壁に白金電極をめっき法により形成するものである。第５図に示したような、メモリセルキャパシタとスイッチ用トランジスタを接続するコンタクト孔にポリシリコンを埋め込んだ構造を得るところまでは実施例１と同じである。次に第２７図に示すように、膜厚５０ｎｍのＴｉＮ１０１と膜厚３０ｎｍのＰｔ膜２７２を順次スパッタリング法により堆積する。
引き続き、キャパシタ領域を規定するための膜１０３としてタングステンを所望するキャパシタの高さ分の膜厚だけ堆積する。本実施例では４５０ｎｍとした。公知のホトリソグラフィ法とドライエッチング法を用いて、ホトレジストをマスクにＷを加工し、ホトレジストを除去した後、Ｗ１０３をマスクにＰｔ２７２、ＴｉＮ１０１を順次加工して第２７図に示した構造を得る。実施例２と同様にして厚い酸化膜１１１を堆積し、ＣＭＰ法により平坦化した。
次に、ドライエッチング法によりＷを除去することで第２８図に示した構造を得る。次に、膜厚３０ｎｍのＰｔ膜２９１を、キャパシタ領域となる孔の側壁に無電解メッキ法により形成した。Ｐｔ膜２７２が種となるため、孔の内側にのみ選択的に下部電極を形成することが出来る（第２９図）。Ｐｔを垂直なマスクで加工しようとするとドライエッチング加工時にマスクタングステンの側壁にＰｔが際付着し、Ｗ除去後にＰｔの薄い壁２８１がキャパシタ領域となる孔の側壁に残るが、この側壁のＰｔ膜もメッキ時の種層として働くので、メッキの選択性を高める効果がある。
あとは実施例２と同様にしてメモリセルを完成する。
なお、メッキの選択性が出ないような条件を用いて、第３０図のように穴の上部平面にもＰｔ膜を形成する方法もある。この場合には、実施例１と同様に有機膜３０１を塗布し、全面エッチングを行なった後、露出したＰｔをエッチングして蓄積電極をセル毎に分離３０２する。また、有機膜３０１の代わりにＳｉＯ2膜を塗布し蓄積電極をセル毎に分離したのち、このＳｉＯ2膜をドライエッチングにより除去する方法を用いれば、下部電極の両面に強誘電体膜１３１が設けられ、その表面に白金電極１３２を設けることができ、第３１図に示したようにな構造が得られる。この構造では、キャパシタの一部ではＰｔ電極の両面が利用できるので、より大きな容量が得られる利点がある。これらの場合にも、キャパシタ領域を形成するための膜の形成は、白金下部電極の形成前でも形成後でも何れでもよい。
本実施例では、キャパシタ絶縁膜にチタン酸ストロンチウムバリウムを用いたが、高誘電率誘電体薄膜の材料としてはチタン酸ストロンチウムバリウムに限らず、例えば、チタン酸ジルコン酸鉛、チタン酸ストロンチウム、チタン酸バリウム、などのペロブスカイト型酸化物強誘電体、それらの固溶体、あるいは、ビスマス系層状酸化物強誘電体であっても構わないことは言うまでもない。
また、次に、第２３図に示した回路図を用いて、本発明のメモリをＤＲＡＭとして用いる場合の読み出し動作を説明する。キャパシタのプレート電極ＰＬ１の電位は、常にＶｃｃ／２に固定される。一方、キャパシタの蓄積ノードＳＮ１には、揮発情報Ｖｃｃまたは０が保持される。ビット線対ＢＬ１およびＢＬ１Ｂの電位は、読み出し又は書き換え動作直前まで、Ｖｃｃ／２に保持される。ビット線対には、記憶情報を検知、増幅するためのセンスアンプＳＡが接続されている。蓄積ノードＳＮ１の蓄積電圧を検知するため、まず、プリチャージ制御線ＰＣＬ１の電位をＶｃｃから０に下げ、ビット線を電位Ｖｃｃ／２のフローティング状態とする。同時にシェア−ドＭＩＳＦＥＴ Ｑshrをオンにする。次に、ワード線ＷＬ１の電位を、０からＶｃｈに上げる。ここで、ＶｃｈはＶｃｃにくらべ少なくともトランジスタのしきい電圧だけ高い電位である。この結果、蓄積ノードの電位がＶｃｃであった場合には、ビット線ＢＬ１の電位がＢＬ１Ｂの電位すなわちＶｃｃ／２よりやや高くなり、一方、０であった場合には、ＢＬ１の電位はＢＬ１Ｂにくらべやや低くなる。この電位差をセンスアンプＳＡ１で検知、増幅することにより、ＢＬ１の電位は蓄積ノードの電位に一致してＶｃｃまたは０となる。ＢＬ１Ｂの電位はＢＬ１と反対の電位になる。なお、センスアンプを動作させるには、センスアンプｐチャネルトランジスタ制御線ＣＳＰ、センスアンプｎチャネルトランジスタ制御線ＣＳＮをそれぞれＶｃｃおよび０にすれば良い。以上の動作により、選択されたワード線ＷＬ１につながるすべてのメモリセルの情報が、それぞれに接続されたビット線に読み出される。このうち一つのメモリセルの情報を選択的にＩＯ線を介して外部に読出すためには、センスアンプ選択線ＣＳＬ１の電位を０からＶｃｈにし、所望のビット線をＩＯ線に接続すれば良い。読み出し動作を終了するには、ＣＳＬ１の電位をＶｃｈから０に戻した後、ワード線ＷＬ１を０に戻せば、蓄積ノードＳＮ１は情報が再書き込みされた状態でビット線から電気的に切り離される。ＰＣＬ１をＶｃｃに、ＣＳＰ、ＣＳＮをそれぞれ０およびＶｃｃに戻せば、読み出し動作前の状態となり、動作が終了する。
次に、本発明のメモリを強誘電体不揮発性メモリとして用いる場合の読み出し、書き込み手順について特開平７−２１７８４にもとづいて説明する。
まず、読み出し動作であるが、これは上述のＤＲＡＭの場合と同じである。
強誘電体不揮発性メモリにおける情報の書き換えでは、蓄積ノードＳＮ１の電位反転と共に、強誘電体膜の分極反転を行う。書き換え動作において、信号線ＰＣＬ１をＶｃｈから０に下げてからセンスアンプを動作させるまでは、読み出し動作と同様である。次に、ＩＯ線に準備した書き換え情報をメモリセルに書き込むため、信号線ＣＬＳ１を０からＶｃｈに上げる。この結果、ビット線対ＢＬ１およびＢＬ１Ｂの電位が反転する。ワード線ＷＬ１は活性化された状態にあるので、上記ビット線対電位反転にともなって、所望のメモリセルの蓄積ノード電位および強誘電体膜の分極方向が反転する。このようにして、情報の書き換えをおこなった後、読み出し動作と同様な手順で書き換え動作を終了する。このような読み出し、書き込み手順よれば、揮発情報と不揮発情報とが常に一致して書き換えられるので、いつ電源をオフしても情報が消失しない。
次に、強誘電体不揮発性メモリにおける電源オン時の不揮発性情報から揮発性情報への変換動作を説明する。電源投入前には、すべての電位は０Ｖにある。電源オンにともなって、プレートＰＬ１はＶｃｃ／２に、センスアンプの信号線ＣＳＰ、ＣＳＮは０およびＶｃｃに初期化される。また、信号線ＰＣＬの電位は、０からＶｃｃに立ち上がり、その結果、ビット線対ＢＬ１、ＢＬ１Ｂの電位はＶｃｃ／２にプリチャージされる。この時、ワード線電位は０Ｖを保持し蓄積ノードＳＮ１をフローティング状態として、プレート昇圧時に強誘電体膜の分極方向が破壊されないようにする。プレートＰＬ１およびビット線対ＢＬ１、ＢＬ１Ｂの電位が確実にＶｃｃ／２の電位に安定化したら、ワード線ＷＬを順次活性化し、蓄積ノードＳＮ１をプレートＰＬ１と同じＶｃｃ／２の電位として、分極情報の保持をより安定化する。以上の初期化動作に引き続き、不揮発性情報から揮発性情報への変換動作に移行する。まず、ワード線がすべて０Ｖの状態で、ＰＣＬ１の電位を０Ｖにし、ビット線をフローティング状態にする。次に、ビット線を０Ｖにプリチャージし再びフローティング状態にする。その後、ワード線ＷＬ１を活性化すれば、蓄積ノードＳＮ１からビット線に電流が流れ、ビット線電位が上昇する。その上昇量は強誘電体膜の分極方向に依存する。すなわち、ビット線電位上昇後もプレート電位の方が高いので、分極方向は１方向に揃う。上記ワード線活性化により分極の反転を伴う場合の方が、反転を伴わない場合に比べて、実効的な強誘電体キャパシタ容量が大きく、その結果、ビット線電位上昇量も大きい。この２つの分極状態に対応するビット線電位上昇量の中間値を相補ビット線ＢＬ１Ｂに発生するダミーセルを設け、ビット線対ＢＬ１・ＢＬ１Ｂの電位差をセンスアンプＳＡ１により検知、増幅する。センスアンプの働きによりビット線電位がＶｃｃ又は０に充電される結果、蓄積ノードＳＮ１には揮発性情報が書き込まれる。最後にワード線を非活性にした後、ビット線電位をＶｃｃ／２に戻して一連の動作を終了する。上記動作を各ワード線について順次行えば、不揮発性情報から揮発性情報への変換動作が完了する。この手順によれば、情報読み出し動作に伴う強誘電体膜の分極の反転を、電源導入時だけにすることができるので、強誘電体膜の劣化を少なくできる。また、通常使用時に、分極反転に要する時間に起因した読み出し速度の低下もない。しかも、電源をオフした時点での情報を記憶しており、次に電源をオンしたときにそれらの情報を復活させることができる。
産業上の利用可能性
本願発明は、ＭＯＳＦＥＴを構成要素とするダイナミックランダムアクセスメモリや、高強誘電体不揮発性メモリ等、１チップ上に集積化した集積回路にも用いられる。
本発明は、強誘電体薄膜を用いた素子、特に、大規模集積回路（ＬＳＩ）に好適な、分極反転型不揮発性メモリ、または、ダイナミックランダムアクセスメモリのキャパシタに関する。
背景技術
強誘電体物質には、数百から数千と極めて大きな比誘電率を持つものがある。従って、それらの強誘電体の薄膜をキャパシタ絶縁膜に用いれば、大規模集積回路（ＬＳＩ）に好適な小面積かつ、大容量のキャパシタが得られる。また、強誘電体物質は自発分極をもち、外部電場によりその方向を反転させることができるので、この特性を用いて、不揮発性メモリが得られる。強誘電体を用いたメモリには強誘電体薄膜として、チタン酸ジルコン酸鉛、チタン酸ストロンチウムバリウムなどの酸化物強誘電体を用いるのが一般的である。
この強誘電体物質の比誘電率は大きいが、例えば１ＧｂｉｔＤＲＡＭでは比誘電率２５０のキャパシタ絶縁膜を用いても平面キャパシタでは十分な信頼性を得るのに必要とされる電荷を蓄えることが出来ず、立体構造キャパシタが必要となる。従来の１ＧｂｉｔＤＲＡＭの試作発表は、例えば、アイ・イー・イー・イー、アイ・イー・ディ・エム テクノロジーダイジェスト １９９５ １１９頁（ＩＥＤＭ’９５ Ｔｅｃｈ．Ｄｉｇｅｓｔ ｐｐ．１１９、１９９５）やアイ・イー・イー・イー、アイ・イー・ディ・エム テクノロジーダイジェスト １９９５ １１５頁（ＩＥＤＭ’９５ Ｔｅｃｈ．Ｄｉｇｅｓｔ ｐｐ．１１５、１９９５）に記載されている。これらの従来技術で用いられているメモリセルは、第２０図に示したような構造である。ゲート酸化膜２０２とゲート電極２０３を含むスイッチ用ＭＯＳトランジスタを形成した半導体基板上を層間絶縁膜２０６で覆い、下地段差を平坦化した後、その上に拡散防止用導電層２０７を形成し、下部電極２０８、高誘電率誘電体膜２０９、プレート電極２１０からなる高誘電率誘電体キャパシタを形成する。下部電極２０８には、白金やルテニウム、二酸化ルテニウム等が用いられる。強誘電体キャパシタの一方の電極２０８とＭＯＳトランジスタのソース又はドレインへの接続は、絶縁物質に穿設したコンタクトホール内部に埋め込んだ導電物質２０５による構造となっている。なお、図中、２０４はビットライン、２０１は素子間分離絶縁膜である。このように、下部電極を直方体の電極とし、その側面を利用することで同じ平面積の中に面積の大きなキャパシタを実現している。
しかしながら、第２０図に示したような従来の構造では、高誘電率誘電体２０９を成膜する際に拡散防止層２０７の側面２１１が酸化されて剥離を起こす問題がある。また、メモリ部コンタクトと蓄積容量の底面を規定するマスクの合わせずれが起こると、第２１図に示したようにメモリ部コンタクトプラグ２０５とキャパシタ絶縁膜２０９が直接接触し、高誘電率誘電体膜９９を成膜する際の酸化雰囲気によりメモリ部コンタクトプラグが酸化されて導通不良を引き起こしてしまったり、下部電極を加工する際にメモリ部コンタクトプラグが削れてしまうなどの問題を引き起こす可能性がある。
従来の構造で更に高集積化を進めようとするとキャパシタ容量を確保するために更に側面積を広くする必要があることから、この直方体状の下部電極２０７を細く高くすることが必要となる。例えば、最小加工寸法０．１３μｍのＤＲＡＭを考えると、直方体のアスペクト比を３〜５とする加工が必要となると予想される。しかし、これらの材料の微細加工技術は確立されたものとは言えず、特に、高アスペクト比の微細加工は困難である。また、電極の高さを高くするためには、まず、ルテニウム、あるいは、二酸化ルテニウムなどの下部電極材料を必要な高さ分の膜厚だけ堆積する必要があるが、膜厚が厚くなると、堆積時間が長くかかる、膜自身のもつ応力による剥離が生じやすくなり歩留まりが低下する、などの問題がある。
一方、拡散防止層をコンタクト孔の内部のみに形成したり、コンタクトプラグにＴｉＮ、Ｗなどを用いる構造も提案されているが、これらの方法を用いても、拡散防止層の酸化や、下部電極加工時の削れなどの問題は回避できない。
この従来技術の問題を回避するものとして、特開平５−２９１５２６に記載されている図２５に示したような、下部電極８１を厚い絶縁膜に開孔した円筒状の穴の内部に薄い壁状に形成する構造が提案されている。しかし、この構造を高誘電率誘電体キャパシタに適用する際には次のような問題点がある。すなわち、高誘電率誘電体キャパシタでは下部電極に白金、ルテニウム、あるいは、二酸化ルテニウムなどの材料を用いるが、スイッチ用ＭＯＳトランジスタの一方の拡散層とキャパシタの下部電極を接続する際、これら材料が直接シリコン５３に触っているとシリサイド化反応を起こしたり、あるいは、電極／シリコン界面でシリコンが酸化されて抵抗が増大したりする。このため、電極８１とシリコン５３の間に拡散防止層６１を設ける必要がある。この拡散防止層と下部電極底面が合わせずれを起こすと、厚い絶縁膜にキャパシタ領域となる穴を開孔する際、下地層間絶縁膜と拡散防止層のエッチングレートの差から、第２６図に示したように、サイドトレンチ２６１が発生し信頼性を低下させる。
本発明は上記のような問題を解決する為になされたもので、さらに、より高集積なメモリを実現することが可能な半導体装置、及びその製造方法を提供することを目的とする。
発明の開示
（解決手段）
上記目的は、拡散防止層を堆積した後、キャパシタ領域を規定するための第２の膜を形成し、この第２の膜と拡散防止層を選択的にエッチングしてパターニングし、キャパシタ領域の島パターンに加工した後、厚い絶縁膜を形成することでこの島パターンを厚い絶縁膜中に埋め込み、次に、絶縁膜中に埋め込まれた第２の膜を除去することでキャパシタ領域となる穴の底面と拡散防止層とを形成することで達成される。
また、トランジスタが形成された基体上の絶縁膜の開口部底部に設けれた拡散防止層と、この開口部の底部から側部にかけて、下地の拡散防止層と自己整合的に形成されたキャパシタの下部電極とを具備することによって達成される。この下部電極と拡散防止層は実質的に同一のパターンに形成されている。
このような構成とすることにより、キャパシタ領域となる孔の側壁部をキャパシタ容量として用いるので高集積化に適した、大容量のキャパシタが得られる。また、拡散防止層がキャパシタ領域となる孔の底に自己整合的に形成されているため、メモリセル面積を増大させることなく、キャパシタ領域となる孔を形成する際のサイドトレンチの発生を防止することが出来る。さらに、メモリ部コンタクトプラグと拡散防止層の間で合わせずれが起こっても、メモリ部コンタクトプラグと高誘電率誘電体膜が直接接触することはなく、信頼性の高い素子が得られる。
なお、上記の拡散防止層とは、下部電極とプラグとの反応を防止する層であり、例えばＴｉ、Ｔａ、ＴｉＮ、ＡｌxＴｉl-xＮ、Ｒｕ等、あるいはこれらの積層膜が用いられる。
また、キャパシタの絶縁膜として、タンタルオキサイドの他、ペロブスカイト型酸化物、例えば、チタン酸ストロンチウムバリウム、チタン酸ストロンチウム、チタン酸バリウム、チタン酸ジルコン酸鉛、チタン酸ジルコン酸バリウム鉛が用いられる。
また、上記第２の膜は、キャパシタ領域を規定するための膜であるため、どのような材料を用いても良いが、例えばタングステンを用いた場合は、タングステン膜と拡散防止層の窒化チタン膜をＳＦ6ガスを用いて連続的にエッチングすることができるため、より簡便に形成することができる。
【図面の簡単な説明】
第１図は、本発明の半導体装置の断面図、第２図は、本発明の第一の実施例の半導体装置の製造工程を示す第１の断面図、第３図は、本発明の実施例１の半導体装置の製造工程を示す第２の断面図、第４図は、本発明の実施例１の半導体装置の製造工程を示す第３の断面図、第５図は、本発明の実施例１の半導体装置の製造工程を示す第４の断面図、第６図は、本発明の実施例１の半導体装置の製造工程を示す第５の断面図、第７図は、本発明の実施例１の半導体装置の製造工程を示す第６の断面図、第８図は、本発明の実施例１の半導体装置の製造工程を示す第７の断面図、第９図は、本発明の実施例１の半導体装置の製造工程を示す第８の断面図、第１０図は、本発明の実施例２の半導体装置の製造工程を示す第１の断面図、第１１図は、本発明の実施例２の半導体装置の製造工程を示す第２の断面図、第１２図は、本発明の実施例２の半導体装置の製造工程を示す第３の断面図、第１３図は、本発明の実施例２の半導体装置の製造工程を示す第４の断面図、第１４図は、本発明の実施例３の半導体装置の製造工程を示す第１の断面図、第１５図は、本発明の実施例３の半導体装置の製造工程を示す第２の断面図、第１６図は、本発明の実施例３の半導体装置の製造工程を示す第３の断面図、第１７図は、本発明の実施例３の半導体装置の製造工程を示す第４の断面図、第１８図は、本発明の実施例３の半導体装置の製造工程を示す第５の断面図、第１９図は、本発明の実施例３の半導体装置の製造工程を示す第６の断面図、第２０図は、従来の半導体装置の断面図、第２１図は、従来の半導体装置の問題点を説明する図面、第２２図は、本発明のメモリセルアレイ部とそれに隣接する周辺回路の各一部の要部断面、第２３図は、本発明のメモリセルと周辺回路の各一部の平面図、第２４図は、本発明のメモリセルと周辺回路の各一部を示す回路図、第２５図は、従来の半導体装置の断面図、第２６図は、従来の半導体装置の問題点を説明する図面、第２７図は、本発明の実施例４の半導体装置の製造工程を示す第１の断面図、第２８図は、本発明の実施例４の半導体装置の製造工程を示す第２の断面図、第２９図は、本発明の実施例４の半導体装置の製造工程を示す第３の断面図、第３０図は、本発明の実施例４の半導体装置の製造工程を示す第４の断面図、第３１図は、本発明の実施例４の半導体装置の製造工程を示す断面図、第３２図は、本発明の実施例２の半導体装置の製造工程を示す断面図である。
発明を実施するための最良の形態
（実施例１）
第２図から第９図は、本発明を用いてメモリセルを製造する実施例である。まず、第２図に示すように、ｐ型半導体基板２１上に素子間分離絶縁膜２２、ゲート酸化膜を形成する。厚さ６０ｎｍの多結晶シリコン２３、厚さ６０ｎｍのタングステンシリサイド２４、厚さ２００ｎｍＳｉＯ2層２７を順次堆積し、公知のホトリソグラフィ法とドライエッチング法を用いて加工し、ゲート電極となるワード線所望のパターンとする。ワード線をマスクにイオン打ち込みによりｎ型不純物拡散層（リン）２５、２６を形成する。次に、厚さ８０ｎｍのＳｉＯ2層をＣＶＤ法により被着し、異方性ドライエッチング法により加工して、ワード線側壁の絶縁膜層２８を形成する。
表面全体に公知のＣＶＤ法を用いて厚さ１５０ｎｍのＳｉ3Ｎ4３１をＣＶＤ法により堆積させる。次に、ビット線が基板表面のｎ型拡散層と接触する部分２５および、蓄積電極が基板表面のｎ型拡散層と接触する部分２６を公知のホトリソグラフィ法とドライエッチング法を用いて開口する。ＣＶＤ法を用いて厚さ２５０ｎｍのｎ型の不純物を含む多結晶シリコンを堆積させた後、膜厚分のエッチングをすることにより、前述のエッチングにより形成された穴の内部に多結晶シリコン３２、３３を埋め込み第３図に示したような構造を得る。
次に、Ｓｉ3Ｎ4３１を一旦、エッチバックして除去した後、改めて、厚さ６０ｎｍのＳｉ3Ｎ4４１を公知のＣＶＤ法を用いて堆積させる。ビット線が基板の拡散層２５と電気的に接続するため、多結晶シリコン３２の上部の絶縁膜４１を、公知のホトリソグラフィ法とドライエッチング法を用いて開口する。次に、ビット線を形成する。ビット線の材料としては多結晶シリコン膜４２、Ｗ／ＴｉＮ／Ｔｉの積層膜４３を用いた。この上に、厚さ４００ｎｍのＳｉＯ2４４を堆積させた後、膜厚の半分をエッチバックして段差にＳｉＯ2を埋め込み平坦化した。ＳｉＯ2４４とビット線を公知のホトリソグラフィ法とドライエッチング法を用いて加工し、ビット線を所望のパターンとする（第４図）。
次に、膜厚６０ｎｍのＳｉＯ2をＣＶＤ法により堆積し、ドライエッチング法によりエッチバックして、ビット線の側壁部にＳｉＯ2のサイドウォールスペーサ５１を形成し、ビット線を絶縁する。次に、ＢＰＳＧなどのシリコン酸化膜系の絶縁膜５２を堆積させ、平坦化する。この絶縁膜５２は、基板表面を平坦化するのに十分な膜厚とする必要がある。本実施例では、絶縁膜５２の膜厚を５００ｎｍとし、膜厚３００ｎｍまでエッチバックすることにより平坦化する方法を用いた。
公知のホトリソグラフィ法とドライエッチング法を用いて蓄積容量部が基板と接触するメモリ部コンタクト孔を開口する。多結晶シリコン３３の上部のＳｉ3Ｎ4４１を公知のホトリソグラフィ法とドライエッチング法を用いて開口する。ＣＶＤ法により厚さ１５０ｎｍの多結晶シリコンを堆積し、膜厚分をエッチバックしてコンタクト孔に多結晶シリコン５３を埋め込む。（第５図）
次に、拡散防止層として膜厚５０ｎｍのＴｉＮ６１をスパッタリング法により堆積し、引き続き、キャパシタ領域を規定するための膜６２を所望するキャパシタの高さ分の膜厚だけ堆積する。本実施例では、０．５μｍとした。キャパシタ領域を規定するための膜の材料として、本実施例では、タングステン、Ｓｉ3Ｎ4、多結晶シリコンの３種類の方法を試み、いずれも良好な結果が得られた。公知のホトリソグラフィ法とドライエッチング法を用いて、ホトレジスト６３をマスクにキャパシタ領域を規定するための膜と拡散防止層を加工した（第６図）。キャパシタ領域を規定するための膜にタングステンを用いる場合にはＳＦ6を用いて、タングステンとＴｉＮを連続して加工する。キャパシタ領域を規定するための膜にＳｉ3Ｎ4を用いる場合にはＮＦ3とＨｅまたはＯ2の混合ガスを用いてＳｉ3Ｎ4を加工した後、ＳＦ6を用いてＴｉＮを加工する。キャパシタ領域を規定するための膜に多結晶シリコンを用いる場合にはＳＦ6を用いて多結晶シリコンを加工した後、ＳＦ6を用いてＴｉＮを加工する。キャパシタ領域を規定するための膜と拡散防止層を加工したのち、アッシング法を用いてホトレジストを除去する。この拡散防止層６１とタングステン等キャパシタ領域を形成するための膜６２は同一レジスト６３をマスクとしてエッチングできるため、これらの膜は自己整合的にパターニングされる。
次に、キャパシタを埋め込む厚い絶縁膜７１を堆積する。本実施例では厚さ１μｍのＢＰＳＧを公知のＣＶＤ法を用いて堆積させたのち、公知の化学機械研摩法によりキャパシタ領域を規定するための膜が露出するまで研磨して平坦化した。このようにＣＭＰやＣＭＬにより平坦化する他、８５０℃程度の熱処理によりＢＰＳＧをリフローさせた後、膜厚の半分をエッチバックして平坦化してもよい。
次に、厚い絶縁膜の中に埋め込まれたキャパシタ領域を規定するための膜を選択的ドライエッチング法により除去する。キャパシタ領域を規定するための膜にタングステンを用いる場合にはＳＦ6による等方性のエッチングを用いる。条件を選ぶことで下地となるＴｉＮに対して４０倍以上、ＢＰＳＧ膜に対しては２０倍以上の選択比が得られる。キャパシタ領域を規定するための膜にＳｉ3Ｎ4を用いる場合にはＮＦ3とＨｅまたはＯ2の混合ガスを用いる。下地となるＴｉＮに対して５０倍以上、ＢＰＳＧ膜に対しては１０倍以上の選択比が得られる。キャパシタ領域を規定するための膜に多結晶シリコンを用いる場合にはＳＦ6を用いる。いずれの材料を用いる場合にもキャパシタ領域となる穴の中に残渣が残らないよう膜厚に対して１００％のオーバーエッチングを行ったが下地削れ等の問題は生じなかった。ここまでの工程で、キャパシタ領域となる穴の底のみに拡散防止層のＴｉＮが存在する構造が得られる（第７図）。
次に厚さ３０ｎｍのルテニウム８１をＭＯＣＶＤ法により堆積しする。この上に有機膜を塗布し、全面エッチングを行うと穴の内部は有機膜８２で埋められるが絶縁膜６３の表面にあるルテニウムが露出する。露出したルテニウムをエッチングして蓄積電極をセル毎に分離する。（第８図）
有機膜８２を除去した後、高強誘電体膜である厚さ２０ｎｍのチタン酸ストロンチウムバリウム９１、プレート電極である厚さ２０ｎｍの二酸化ルテニウム９２を順次、ＭＯＣＶＤ法により堆積した（第９図）。
有機膜を全面エッチングする代わりに、フォトリソグラフィでパターンを形成し平坦な絶縁膜上のルテニウム８１がエッチングされないようにすれば、メモリマットの外側にキャパシタを作製することが出来る。ＬＳＩではバイパスコンデンサなどに大きな面積のＭＯＳキャパシタが用いられるが、このキャパシタは高誘電率膜を用いているためずっと小さな面積で同等の容量が得られるので、このキャパシタを用いることでチップ面積を低減することが出来る。
次に、ホトレジストをマスクにメモリマット外のプレート電極の不要な部分の二酸化ルテニウム、チタン酸ストロンチウムバリウムを除去した後、厚さ４００ｎｍのオゾンＴＥＯＳ１１をＣＶＤ法により堆積し、膜厚の半分をエッチバックすることによりキャパシタ領域上を平坦化する。公知のホトリソグラフィ法とドライエッチング法を用いてプレート電極とキャパシタの上部電極を接続するためのコンタクト孔を開け、第二の金属配線層１２を形成して第２２図に示したようなメモリセルを完成する。第２２図にはメモリセルアレイ部とそれに隣接する周辺回路の各一部の要部断面が示されている。第２３図は本発明のメモリセルと周辺回路の各一部の平面図、第２４図は本発明のメモリセルと周辺回路の各一部を示す回路図である。第２２図は第２３図におけるＸ−Ｘ’断面図である。第２２図にはメモリセル選択用ＭＩＳＦＥＴ、Ｑtと第２３図、第２４図においてＱshr、Ｑp、Ｑnの符号を付した周辺回路のＭＩＳＦＥＴが示されている。ＱshrはＤＲＡＭのメモリセル部と周辺回路部のセンスアンプとを分離するシェアードＭＩＳＦＥＴである。ＱpはｐチャンネルＭＩＳＦＥＴ、ＱnはｎチャンネルＭＩＳＦＥＴであり、センスアンプ部はＱp、Ｑn２個ずつからなるフリップフロップ回路になっている。
（実施例２）
第１０図から第１３図を用いて本発明の第２の実施例について説明する。本実施例は、予め下部電極を形成し、その後層間絶縁膜を形成するものである。第５図に示したような、メモリセルキャパシタとスイッチ用トランジスタを接続するコンタクト孔にポリシリコンを埋め込んだ構造を得るところまでは実施例１と同じである。次に第１０図に示すように、膜厚５０ｎｍのＴｉＮ１０１と膜厚６０ｎｍのＰｔ膜１０２を順次スパッタリング法により堆積する。ここでＲｕ膜１０２の膜厚は、あとで下部電極の側壁となるＰｔ膜１２１をエッチバックする際に多少削れても導通不良等を起こさないよう、Ｐｔ膜１２１の膜厚よりも厚くしておくことが好ましい。
引き続き、キャパシタ領域を規定するための膜１０３としてタングステンを所望するキャパシタの高さ分の膜厚だけ堆積する。本実施例では４５０ｎｍとした。公知のホトリソグラフィ法とドライエッチング法を用いて、ホトレジストをマスクにＷを加工し、ホトレジストを除去した後、Ｗ１０３をマスクにＰｔ１０２、ＴｉＮ１０１を順次加工して第１０図に示した構造を得る。実施例１と同様にして厚い酸化膜１１１を堆積し、ＣＭＰ法により平坦化した。ＣＭＰにはヒュームドシリカをスラリーとして使用した。酸化膜とＷの研磨選択比は１０倍以上あるので、十分終点検出可能である。研磨レートに±５％の面内分布があるため、Ｗが顔を出すまで研磨を行ったのち、１０％分追加で研磨を行った。この工程によりウェハ全面でＷが顔を出し、その膜厚は最低でも０．４μｍとなる。また、Ｗ膜１０３はＰｔ／ＴｉＮドライエッチング加工時にマスクとして使用しているため、その上部の角が落ちた状態となっている。このままの形状で酸化膜111に埋め込み、Ｗを除去すると、図３２に示したようにキャパシタ領域となる部分の孔の上部に酸化膜がオーバーハングした形状となってしまい、孔の中に下部電極、キャパシタ絶縁膜を形成するのが困難となる。ＣＭＰ法により平坦化する際にＷ膜１１１の肩落ちした部分を削り取ることにより、垂直な形状の孔が得られる。
次に、ドライエッチング法によりＷ１０３を除去することで第１１図に示した構造を得る。次に、膜厚５０ｎｍのＰｔ膜１２１を、埋め込み特性に優れた、ロングスロースパッタリング法により堆積し、膜厚分エッチバックすることでキャパシタ領域となる孔の側壁をＰｔが覆い、かつ、キャパシタ毎に下部電極が分離された構造を得る（第１２図）。本実施例では、あらかじめ下部電極の底になるＰｔ膜１０２を底に敷いておき、エッチバック法によりキャパシタ毎の下部電極の分離を行っているため、実施例１と比較して工程数が少なくなる利点がある。
次に、第１３図に示すように、厚さ３０ｎｍのチタン酸ストロンチウムバリウム１３１、厚さ２０ｎｍの二酸化ルテニウム１３２を順次、ＭＯＣＶＤ法により堆積した。ホトレジストをマスクにメモリマット外のプレート電極の不要な部分の二酸化ルテニウム、チタン酸ストロンチウムバリウムを除去した後、配線を行い第１図に示したようなメモリセルを完成する。
（実施例３）
実施例１、２ではキャパシタ領域を規定するための膜を後の工程で除去してしまったが、これを配線層として用いることで周辺回路とメモリマット部の段差による深いコンタクト孔の加工がなく信頼性の高い素子が得られる。このような方法を用いた素子の製造工程を第１４図から図１９を用いて説明する。
第３図に示した構造を得るところまでは実施例１と同様である。次に、第１４図のようにＳｉ3Ｎ4３１を一旦エッチバックして除去した後、厚さ４０ｎｍのＳｉ3Ｎ4１４１を公知のＣＶＤ法を用いて堆積させる。ビット線が基板の拡散層２５と電気的に接続するため、多結晶シリコン３２、３３の上部の絶縁膜１４１を、公知のホトリソグラフィ法とドライエッチング法を用いて開口する。同時に周辺回路のコンタクト部を覆っている絶縁膜１４１も、公知のホトリソグラフィ法とドライエッチング法を用いて除去する。厚さ３００ｎｍのＳｉＯ2１４２を公知のＣＶＤ法を用いて堆積させた後、ＣＭＰ法により平坦化する。次に、厚さ４０ｎｍのＳｉ3Ｎ4１４３を公知のＣＶＤ法を用いて堆積させる。
公知のホトリソグラフィ法とドライエッチング法を用いて多結晶シリコン３２、３３と周辺回路へのコンタクト孔を開孔する。ＣＶＤ法により厚さ１００ｎｍのＴｉＮを堆積し、ＣＭＰ法によりコンタクト孔にＴｉＮ１５１を埋め込む。次に、第１５図に示したように第一の配線層を形成する。材料としては、Ｗ／ＴｉＮ／Ｔｉの積層膜１５２を用いた。スパッタリング法によりＷ／ＴｉＮ／Ｔｉの積層膜を堆積し、この上に、厚さ５０ｎｍのＳｉＯ2１５３を堆積させた後、公知のホトリソグラフィ法とドライエッチング法を用いて加工し、第一の配線層を所望のパターンとする。第一の配線層はビット線および周辺回路の配線に用いられる。膜厚５０ｎｍのＳｉＯ2をＣＶＤ法により堆積し、ドライエッチング法によりエッチバックして、第一の配線層の側壁部にＳｉＯ2のサイドウォールスペーサ１５４を形成し、第一の配線層を絶縁する。
次に、ＢＰＳＧなどのシリコン酸化膜系の絶縁膜１６１を堆積させ、平坦化する。本実施例では、絶縁膜１６１の膜厚を２５０ｎｍとし、ＣＭＰ法により平坦化した。公知のホトリソグラフィ法とドライエッチング法を用いて蓄積容量部と拡散層を接続するためのメモリ部コンタクト孔を開口する。同時に第一の配線層と第二の配線層をつなぐためのコンタクト孔も開孔する。ＣＶＤ法により厚さ１００ｎｍの多結晶シリコンを堆積し、膜厚分をエッチバックしてコンタクト孔に多結晶シリコン１６２を埋め込む。更に平坦化のためにＣＶＤ法により厚さ５０ｎｍの多結晶シリコン１６３を堆積する。
次に、膜厚５０ｎｍのＴｉＮ１０１と膜厚６０ｎｍのＲｕ膜１６４を順次スパッタリング法により堆積し、引き続き、キャパシタ領域を規定するための膜１０３としてタングステンを所望するキャパシタの高さ分の膜厚だけ堆積する。本実施例では０．５μｍとした。公知のホトリソグラフィ法とドライエッチング法を用いて、ホトレジストをマスクにＷ１０３、Ｒｕ１６４、ＴｉＮ１０１を順次加工して第１６図に示した構造を得る。実施例２と異なるのは、第１６図に示したように、ここでＷ／Ｒｕ／ＴｉＮを第一配線層と第二配線層の接続にも利用する点である。
次に厚い酸化膜１７１を堆積し、平坦化した後、Ｗを除去することで第１７図に示した構造を得る。この際、メモリマット部の外をホトレジスト１７２で覆い、周辺回路の配線として用いるＷ／Ｒｕ／ＴｉＮは残るようにする。
次に、実施例２と同様にして、膜厚５０ｎｍのＲｕ膜１８１を、埋め込み特性に優れた、ロングスロースパッタリング法により堆積し、膜厚分エッチバックすることでキャパシタ領域となる孔の側壁をＲｕが覆い、かつ、キャパシタ毎に下部電極が分離された構造を得る。次に、第１８図に示すように、厚さ３０ｎｍのチタン酸ストロンチウムバリウム１３１、厚さ２０ｎｍの二酸化ルテニウム１３２を順次、ＭＯＣＶＤ法により堆積した。ホトレジストをマスクにメモリマット外のプレート電極の不要な部分の二酸化ルテニウム１３２、チタン酸ストロンチウムバリウム１３１を除去した後、配線を行い、第１９図に示したような、メモリセルを完成する。実施例１、２では微細化を進めるためにメモリセルキャパシタを高くすると、周辺回路へのコンタクト孔が深くなってしまうため導通不良などの問題が生じやすくなる。また周辺回路とメモリセル部の段差が大きくなるため、この段差部で配線不良を起こす可能性も大きくなる。本実施例ではＷ／Ｒｕ／ＴｉＮを周辺回路の配線として用いているので、メモリセルキャパシタが高くなっても、周辺回路への配線、コンタクトが確実に行なわれるので微細化に適している。本実施例では下部電極材料としてＲｕを用いたが、ＰｔやＩｒを用いてもよいことは言うまでもない。なお、本実施例では、拡散防止層と下部電極を形成してからキャパシタ領域を形成するための膜１０３を形成したが、実施例１のように拡散防止層上にキャパシタ領域を形成するための膜１０３を形成して加工してから、下部電極を形成しても良い。
（実施例４）
第２７図から第２９図を用いて本発明の第４の実施例について説明する。本実施例は、側壁に白金電極をめっき法により形成するものである。第５図に示したような、メモリセルキャパシタとスイッチ用トランジスタを接続するコンタクト孔にポリシリコンを埋め込んだ構造を得るところまでは実施例１と同じである。次に第２７図に示すように、膜厚５０ｎｍのＴｉＮ１０１と膜厚３０ｎｍのＰｔ膜２７２を順次スパッタリング法により堆積する。
引き続き、キャパシタ領域を規定するための膜１０３としてタングステンを所望するキャパシタの高さ分の膜厚だけ堆積する。本実施例では４５０ｎｍとした。公知のホトリソグラフィ法とドライエッチング法を用いて、ホトレジストをマスクにＷを加工し、ホトレジストを除去した後、Ｗ１０３をマスクにＰｔ２７２、ＴｉＮ１０１を順次加工して第２７図に示した構造を得る。実施例２と同様にして厚い酸化膜１１１を堆積し、ＣＭＰ法により平坦化した。
次に、ドライエッチング法によりＷを除去することで第２８図に示した構造を得る。次に、膜厚３０ｎｍのＰｔ膜２９１を、キャパシタ領域となる孔の側壁に無電解メッキ法により形成した。Ｐｔ膜２７２が種となるため、孔の内側にのみ選択的に下部電極を形成することが出来る（第２９図）。Ｐｔを垂直なマスクで加工しようとするとドライエッチング加工時にマスクタングステンの側壁にＰｔが際付着し、Ｗ除去後にＰｔの薄い壁２８１がキャパシタ領域となる孔の側壁に残るが、この側壁のＰｔ膜もメッキ時の種層として働くので、メッキの選択性を高める効果がある。
あとは実施例２と同様にしてメモリセルを完成する。
なお、メッキの選択性が出ないような条件を用いて、第３０図のように穴の上部平面にもＰｔ膜を形成する方法もある。この場合には、実施例１と同様に有機膜３０１を塗布し、全面エッチングを行なった後、露出したＰｔをエッチングして蓄積電極をセル毎に分離３０２する。また、有機膜３０１の代わりにＳｉＯ2膜を塗布し蓄積電極をセル毎に分離したのち、このＳｉＯ2膜をドライエッチングにより除去する方法を用いれば、下部電極の両面に強誘電体膜１３１が設けられ、その表面に白金電極１３２を設けることができ、第３１図に示したようにな構造が得られる。この構造では、キャパシタの一部ではＰｔ電極の両面が利用できるので、より大きな容量が得られる利点がある。これらの場合にも、キャパシタ領域を形成するための膜の形成は、白金下部電極の形成前でも形成後でも何れでもよい。
本実施例では、キャパシタ絶縁膜にチタン酸ストロンチウムバリウムを用いたが、高誘電率誘電体薄膜の材料としてはチタン酸ストロンチウムバリウムに限らず、例えば、チタン酸ジルコン酸鉛、チタン酸ストロンチウム、チタン酸バリウム、などのペロブスカイト型酸化物強誘電体、それらの固溶体、あるいは、ビスマス系層状酸化物強誘電体であっても構わないことは言うまでもない。
また、次に、第２３図に示した回路図を用いて、本発明のメモリをＤＲＡＭとして用いる場合の読み出し動作を説明する。キャパシタのプレート電極ＰＬ１の電位は、常にＶｃｃ／２に固定される。一方、キャパシタの蓄積ノードＳＮ１には、揮発情報Ｖｃｃまたは０が保持される。ビット線対ＢＬ１およびＢＬ１Ｂの電位は、読み出し又は書き換え動作直前まで、Ｖｃｃ／２に保持される。ビット線対には、記憶情報を検知、増幅するためのセンスアンプＳＡが接続されている。蓄積ノードＳＮ１の蓄積電圧を検知するため、まず、プリチャージ制御線ＰＣＬ１の電位をＶｃｃから０に下げ、ビット線を電位Ｖｃｃ／２のフローティング状態とする。同時にシェア−ドＭＩＳＦＥＴ Ｑshrをオンにする。次に、ワード線ＷＬ１の電位を、０からＶｃｈに上げる。ここで、ＶｃｈはＶｃｃにくらべ少なくともトランジスタのしきい電圧だけ高い電位である。この結果、蓄積ノードの電位がＶｃｃであった場合には、ビット線ＢＬ１の電位がＢＬ１Ｂの電位すなわちＶｃｃ／２よりやや高くなり、一方、０であった場合には、ＢＬ１の電位はＢＬ１Ｂにくらべやや低くなる。この電位差をセンスアンプＳＡ１で検知、増幅することにより、ＢＬ１の電位は蓄積ノードの電位に一致してＶｃｃまたは０となる。ＢＬ１Ｂの電位はＢＬ１と反対の電位になる。なお、センスアンプを動作させるには、センスアンプｐチャネルトランジスタ制御線ＣＳＰ、センスアンプｎチャネルトランジスタ制御線ＣＳＮをそれぞれＶｃｃおよび０にすれば良い。以上の動作により、選択されたワード線ＷＬ１につながるすべてのメモリセルの情報が、それぞれに接続されたビット線に読み出される。このうち一つのメモリセルの情報を選択的にＩＯ線を介して外部に読出すためには、センスアンプ選択線ＣＳＬ１の電位を０からＶｃｈにし、所望のビット線をＩＯ線に接続すれば良い。読み出し動作を終了するには、ＣＳＬ１の電位をＶｃｈから０に戻した後、ワード線ＷＬ１を０に戻せば、蓄積ノードＳＮ１は情報が再書き込みされた状態でビット線から電気的に切り離される。ＰＣＬ１をＶｃｃに、ＣＳＰ、ＣＳＮをそれぞれ０およびＶｃｃに戻せば、読み出し動作前の状態となり、動作が終了する。
次に、本発明のメモリを強誘電体不揮発性メモリとして用いる場合の読み出し、書き込み手順について特開平７−２１７８４にもとづいて説明する。
まず、読み出し動作であるが、これは上述のＤＲＡＭの場合と同じである。
強誘電体不揮発性メモリにおける情報の書き換えでは、蓄積ノードＳＮ１の電位反転と共に、強誘電体膜の分極反転を行う。書き換え動作において、信号線ＰＣＬ１をＶｃｈから０に下げてからセンスアンプを動作させるまでは、読み出し動作と同様である。次に、ＩＯ線に準備した書き換え情報をメモリセルに書き込むため、信号線ＣＬＳ１を０からＶｃｈに上げる。この結果、ビット線対ＢＬ１およびＢＬ１Ｂの電位が反転する。ワード線ＷＬ１は活性化された状態にあるので、上記ビット線対電位反転にともなって、所望のメモリセルの蓄積ノード電位および強誘電体膜の分極方向が反転する。このようにして、情報の書き換えをおこなった後、読み出し動作と同様な手順で書き換え動作を終了する。このような読み出し、書き込み手順よれば、揮発情報と不揮発情報とが常に一致して書き換えられるので、いつ電源をオフしても情報が消失しない。
次に、強誘電体不揮発性メモリにおける電源オン時の不揮発性情報から揮発性情報への変換動作を説明する。電源投入前には、すべての電位は０Ｖにある。電源オンにともなって、プレートＰＬ１はＶｃｃ／２に、センスアンプの信号線ＣＳＰ、ＣＳＮは０およびＶｃｃに初期化される。また、信号線ＰＣＬの電位は、０からＶｃｃに立ち上がり、その結果、ビット線対ＢＬ１、ＢＬ１Ｂの電位はＶｃｃ／２にプリチャージされる。この時、ワード線電位は０Ｖを保持し蓄積ノードＳＮ１をフローティング状態として、プレート昇圧時に強誘電体膜の分極方向が破壊されないようにする。プレートＰＬ１およびビット線対ＢＬ１、ＢＬ１Ｂの電位が確実にＶｃｃ／２の電位に安定化したら、ワード線ＷＬを順次活性化し、蓄積ノードＳＮ１をプレートＰＬ１と同じＶｃｃ／２の電位として、分極情報の保持をより安定化する。以上の初期化動作に引き続き、不揮発性情報から揮発性情報への変換動作に移行する。まず、ワード線がすべて０Ｖの状態で、ＰＣＬ１の電位を０Ｖにし、ビット線をフローティング状態にする。次に、ビット線を０Ｖにプリチャージし再びフローティング状態にする。その後、ワード線ＷＬ１を活性化すれば、蓄積ノードＳＮ１からビット線に電流が流れ、ビット線電位が上昇する。その上昇量は強誘電体膜の分極方向に依存する。すなわち、ビット線電位上昇後もプレート電位の方が高いので、分極方向は１方向に揃う。上記ワード線活性化により分極の反転を伴う場合の方が、反転を伴わない場合に比べて、実効的な強誘電体キャパシタ容量が大きく、その結果、ビット線電位上昇量も大きい。この２つの分極状態に対応するビット線電位上昇量の中間値を相補ビット線ＢＬ１Ｂに発生するダミーセルを設け、ビット線対ＢＬ１・ＢＬ１Ｂの電位差をセンスアンプＳＡ１により検知、増幅する。センスアンプの働きによりビット線電位がＶｃｃ又は０に充電される結果、蓄積ノードＳＮ１には揮発性情報が書き込まれる。最後にワード線を非活性にした後、ビット線電位をＶｃｃ／２に戻して一連の動作を終了する。上記動作を各ワード線について順次行えば、不揮発性情報から揮発性情報への変換動作が完了する。この手順によれば、情報読み出し動作に伴う強誘電体膜の分極の反転を、電源導入時だけにすることができるので、強誘電体膜の劣化を少なくできる。また、通常使用時に、分極反転に要する時間に起因した読み出し速度の低下もない。しかも、電源をオフした時点での情報を記憶しており、次に電源をオンしたときにそれらの情報を復活させることができる。
産業上の利用可能性
本願発明は、ＭＯＳＦＥＴを構成要素とするダイナミックランダムアクセスメモリや、高強誘電体不揮発性メモリ等、１チップ上に集積化した集積回路にも用いられる。
Claims (18)
- 第１及び第２拡散層領域を有するトランジスタが形成された基体上に、前記トランジスタの第１拡散層領域に接続されるコンタクトを形成し、前記コンタクトの上に拡散防止膜を形成する工程と、
前記拡散防止膜上にキャパシタの高さに相当する膜厚の第１の膜を形成する工程と、
前記拡散防止膜及び前記第１の膜を同一のマスクを用いてパターニングする工程と、
前記拡散防止膜及び前記第１の膜が形成されていない領域上に、絶縁膜を埋め込み、前記絶縁膜の開口部に前記第１の膜が露出するようにする工程と、
前記第１の膜を除去して前記絶縁膜の開口部に前記拡散防止膜を露出する工程と、
前記開口部の前記拡散防止膜上から前記開口部側壁にかけて第１の電極膜を形成し、前記第１の電極上および前記絶縁膜上に容量絶縁膜と第２の電極を形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記第１の膜は、Ｗ、Ｓｉ３Ｎ４、Ｓｉの何れかであることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記拡散防止膜及び前記第１の膜をパターニングする工程は、前記拡散防止膜は窒化チタン膜、前記第１の膜はタングステンであって、エッチングガスとしてＳＦ６を用いて前記第１の膜及び前記拡散防止膜を連続してエッチングする工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記拡散防止膜及び前記第１の膜をパターニングする工程は、前記拡散防止膜は窒化チタン膜、前記第２の膜は窒化シリコン膜であって、エッチングガスとしてＮＦ３とＨｅまたはＯ２の混合ガスを用いて前記窒化シリコン膜をエッチング加工した後、エッチングガスとしてＳＦ６を用いて前記窒化チタン膜をエッチング加工する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記拡散防止膜及び前記第１の膜をパターニングする工程は、前記拡散防止膜は窒化チタン膜、前記第１の膜は多結晶シリコン膜であって、エッチングガスとしてＳＦ６を用いて前記多結晶シリコン膜及び前記窒化チタン膜を連続してエッチング加工する工程であることを特徴とする請求項１に記載の半導体装置の製造方法。
- 前記キャパシタの絶縁膜は、前記側部に形成された第１の電極膜の両面に形成されることを特徴とする請求項１に記載の半導体装置の製造方法。
- 第１及び第２拡散層領域を有するトランジスタが形成された基体上に、前記第１拡散層領域の上に設けられた第１の開口部に前記第１拡散層領域と電気的に接続される第１の導電膜が埋め込まれた第1の絶縁膜を形成する工程と、
前記第1の導電膜上に、拡散防止膜及び第1の電極膜を形成する工程と、
前記第1の電極膜上に所定のパターンの第１の膜を形成する工程と、
前記第１の膜をマスクとして、前記第1の電極膜及び前記拡散防止膜をパターニングする工程と、
前記第１の膜、前記第1の電極膜及び前記拡散防止膜が、第２の開口部内に設けられるように、前記第1の絶縁膜上に第２の絶縁膜を形成し前記第２の開口部内に前記第１の膜を露出する工程と、
前記第１の膜をエッチング除去する工程と、
前記第２の開口部および前記第２の絶縁膜上に前記第１の電極と同じ材質の電極をスパッタリングにより堆積し、異方性エッチングバックして前記第２の開口部側部に、第２の電極膜を形成する工程と、
前記第1の電極・第２の電極膜上および前記第２の絶縁膜上に容量絶縁膜と、第３の電極膜を形成し、キャパシタを形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記第２の絶縁膜を形成する工程は、前記第１の膜、前記第1の電極膜及び前記拡散防止膜が形成された前記第1の絶縁膜上に、前記第２の絶縁膜を形成した後、前記第２の絶縁膜を研磨して、前記第１の膜、前記第1の電極膜及び前記拡散防止膜が、第２の絶縁膜の第２の開口部内に設けられるようにする工程であることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記第２の開口部は複数形成され、前記第1の電極は前記第２の開口部毎に分離して形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
- 前記容量絶縁膜は、前記側部に形成された第１の電極膜の両面に形成されることを特徴とする請求項７に記載の半導体装置の製造方法。
- 基体上に、メモリマット部に導電膜が充填された第1の開口部、周辺回路部に導電膜が充填された第2の開口部を有する第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に拡散防止膜及び第1の電極膜を形成する工程と、
前記第1の電極膜上に所定のパターンの第１の導電膜を形成する工程と、
前記第１の導電膜をマスクとして、前記第1の開口部上及び前記第2の開口部上に、前記拡散防止膜及び前記第1の電極膜が残るようにパターニングする工程と、
前記第１の開口部上の前記第１の導電膜、前記第１の電極膜及び前記拡散防止膜が第３の開口部に設けられ前記第１の導電膜が露出するように、及び前記第２の開口部上の前記第１の導電膜、前記第１の電極膜及び前記拡散防止膜が第４の開口部に設けられ前記第１の導電膜が露出するように、前記第３及び第４の開口部を有する第２の絶縁膜を形成する工程と、
前記第４の開口部内の前記第１の導電膜を残し、前記第３の開口部内の前記第１の導電膜をエッチング除去する工程と、
前記第３の開口部内の側面に第２の電極膜を形成する工程と、
前記第１・第２の電極膜上に容量絶縁膜、第３の電極膜を積層して形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記第1の絶縁膜上に拡散防止膜及び第1の電極膜を形成する工程の前に、第２の導電膜を形成する工程を有することを特徴とする請求項１１に記載の半導体装置の製造方法。
- 基体上に、メモリマット部に導電膜が充填された第1の開口部、周辺回路部に導電膜が充填された第2の開口部を有する第1の絶縁膜を形成する工程と、
前記第1の絶縁膜上に拡散防止膜を形成する工程と、
前記拡散防止膜上に所定のパターンの第１の導電膜を形成する工程と、
前記第１の導電膜をマスクとして、前記第1の開口部上及び前記第２の開口部上に前記拡散防止膜が残るようにパターニングする工程と、
前記第１の開口部上の前記第１の導電膜、前記拡散防止膜が第３の開口部に設けられるように、及び前記第２の開口部上の前記第１の導電膜と前記拡散防止膜が第４の開口部に設けられるように、前記第３及び第４の開口部を有する第２の絶縁膜を形成する工程と、
前記第４の開口部内の前記第２の導電膜を残し、前記第３の開口部内の前記第２の導電膜をエッチング除去する工程と、
前記第３の開口部内の底部及び側部に第１の電極膜を形成する工程と、
前記第１の電極膜上に容量絶縁膜、第２の電極膜を積層して形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記第1の絶縁膜上に拡散防止膜を形成する工程の前に、第２の導電膜を形成する工程を有することを特徴とする請求項１３に記載の半導体装置の製造方法。
- トランジスタが形成された基体上に、開口部を有する第1の絶縁膜を形成する工程と、
前記第1の開口部内に第1の導電膜を埋め込む工程と、
前記第1の導電膜上に、拡散防止膜及び白金膜を形成する工程と、
前記白金膜上に所定のパターンの第１の膜を形成する工程と、
前記第１の膜をマスクとして、前記白金膜及び前記拡散防止膜をパターニングする工程と、
前記第１の膜、前記白金膜及び前記拡散防止膜が、第2の絶縁膜の第２の開口部内に設けられるように、前記第1の絶縁膜上に前記第2の絶縁膜を形成する工程と、
前記第１の膜をエッチング除去する工程と、
前記第2の開口部側部に白金膜を形成する工程と、
前記第２の開口部の底部および側部の白金膜上に容量絶縁膜、第2の電極膜を形成し、キャパシタを形成する工程とを有することを特徴とする半導体装置の製造方法。 - 前記第２の開口部側部に白金膜を形成する工程は、無電界めっき法によることを特徴とする請求項１５に記載の半導体装置の製造方法。
- 前記第２の開口部側部に白金膜を形成する工程は、前記第１の膜をマスクとして前記白金膜をエッチングする際に前記第１の膜の側壁に付着した白金を種層として、前記無電界めっき法により形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
- 前記第２の開口部は複数設けられており、前記白金膜は前記第２の開口部間の前記第２の絶縁膜上にも前記白金膜は形成され、その後前記第２の絶縁膜上の前記白金膜をエッチング除去して前記第２の開口部毎に前記白金膜を分離することを特徴とする請求項１５に記載の半導体装置の製造方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP1998/002274 WO1999062116A1 (fr) | 1998-05-25 | 1998-05-25 | Dispositif a semi-conducteurs et procede de fabrication |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3724373B2 true JP3724373B2 (ja) | 2005-12-07 |
Family
ID=14208246
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000551434A Expired - Fee Related JP3724373B2 (ja) | 1998-05-25 | 1998-05-25 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6380574B1 (ja) |
| JP (1) | JP3724373B2 (ja) |
| KR (1) | KR100574678B1 (ja) |
| TW (1) | TW413925B (ja) |
| WO (1) | WO1999062116A1 (ja) |
Families Citing this family (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19926106C1 (de) * | 1999-06-08 | 2001-02-01 | Siemens Ag | Halbleiterspeicherbauelement mit Speicherzellen, Logikbereichen und Füllstrukturen |
| DE19950540B4 (de) * | 1999-10-20 | 2005-07-21 | Infineon Technologies Ag | Verfahren zur Herstellung einer Kondensator-Elektrode mit Barrierestruktur |
| JP2001217403A (ja) * | 2000-02-04 | 2001-08-10 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| KR100331568B1 (ko) * | 2000-05-26 | 2002-04-06 | 윤종용 | 반도체 메모리 소자 및 그 제조방법 |
| WO2002015275A1 (fr) * | 2000-08-11 | 2002-02-21 | Hitachi, Ltd. | Procédé de fabrication d'un dispositif à semi-conducteur |
| JP2002110932A (ja) * | 2000-09-28 | 2002-04-12 | Toshiba Corp | 半導体装置及びその製造方法 |
| US6462368B2 (en) * | 2000-10-31 | 2002-10-08 | Hitachi, Ltd. | Ferroelectric capacitor with a self-aligned diffusion barrier |
| KR100390833B1 (ko) * | 2000-12-28 | 2003-07-10 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
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| JP2004247559A (ja) * | 2003-02-14 | 2004-09-02 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| KR20040091981A (ko) * | 2003-04-23 | 2004-11-03 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| JP2005158842A (ja) * | 2003-11-21 | 2005-06-16 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
| JP4492940B2 (ja) * | 2004-05-31 | 2010-06-30 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| EP1628327A2 (en) * | 2004-08-20 | 2006-02-22 | Matsushita Electric Industrial Co., Ltd. | Dielectric memory device and method for fabricating the same |
| JP2007329232A (ja) * | 2006-06-07 | 2007-12-20 | Matsushita Electric Ind Co Ltd | 誘電体メモリ及びその製造方法 |
| US7768050B2 (en) * | 2006-07-07 | 2010-08-03 | The Trustees Of The University Of Pennsylvania | Ferroelectric thin films |
| CN109904229A (zh) * | 2017-12-08 | 2019-06-18 | 萨摩亚商费洛储存科技股份有限公司 | 垂直式铁电薄膜储存晶体管和资料写入及读出方法 |
| KR20200101762A (ko) * | 2019-02-20 | 2020-08-28 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5162248A (en) * | 1992-03-13 | 1992-11-10 | Micron Technology, Inc. | Optimized container stacked capacitor DRAM cell utilizing sacrificial oxide deposition and chemical mechanical polishing |
| JP3222188B2 (ja) | 1992-04-14 | 2001-10-22 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| US5392189A (en) * | 1993-04-02 | 1995-02-21 | Micron Semiconductor, Inc. | Capacitor compatible with high dielectric constant materials having two independent insulative layers and the method for forming same |
| JP2550852B2 (ja) * | 1993-04-12 | 1996-11-06 | 日本電気株式会社 | 薄膜キャパシタの製造方法 |
| JPH0714993A (ja) * | 1993-06-18 | 1995-01-17 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP3278981B2 (ja) | 1993-06-23 | 2002-04-30 | 株式会社日立製作所 | 半導体メモリ |
| JP2956482B2 (ja) * | 1994-07-29 | 1999-10-04 | 日本電気株式会社 | 半導体記憶装置及びその製造方法 |
| US5566045A (en) * | 1994-08-01 | 1996-10-15 | Texas Instruments, Inc. | High-dielectric-constant material electrodes comprising thin platinum layers |
| JP3152859B2 (ja) | 1994-09-16 | 2001-04-03 | 株式会社東芝 | 半導体装置の製造方法 |
| JP3595397B2 (ja) * | 1995-11-24 | 2004-12-02 | 株式会社日立製作所 | 半導体装置の製造方法 |
| KR0170308B1 (ko) * | 1995-12-05 | 1999-02-01 | 김광호 | 강유전체 캐패시터의 제조방법 |
| US5712759A (en) * | 1995-12-22 | 1998-01-27 | International Business Machines Corporation | Sidewall capacitor with L-shaped dielectric |
| JPH1050956A (ja) * | 1996-08-01 | 1998-02-20 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPH1093041A (ja) | 1996-09-13 | 1998-04-10 | Toshiba Corp | 半導体記憶装置 |
| US6211034B1 (en) * | 1997-04-14 | 2001-04-03 | Texas Instruments Incorporated | Metal patterning with adhesive hardmask layer |
| US6191443B1 (en) * | 1998-02-28 | 2001-02-20 | Micron Technology, Inc. | Capacitors, methods of forming capacitors, and DRAM memory cells |
| US6204172B1 (en) * | 1998-09-03 | 2001-03-20 | Micron Technology, Inc. | Low temperature deposition of barrier layers |
-
1998
- 1998-05-25 US US09/674,392 patent/US6380574B1/en not_active Expired - Fee Related
- 1998-05-25 KR KR1020007012915A patent/KR100574678B1/ko not_active IP Right Cessation
- 1998-05-25 JP JP2000551434A patent/JP3724373B2/ja not_active Expired - Fee Related
- 1998-05-25 WO PCT/JP1998/002274 patent/WO1999062116A1/ja active IP Right Grant
-
1999
- 1999-05-04 TW TW088107249A patent/TW413925B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100574678B1 (ko) | 2006-04-27 |
| TW413925B (en) | 2000-12-01 |
| KR20010043698A (ko) | 2001-05-25 |
| US6380574B1 (en) | 2002-04-30 |
| WO1999062116A1 (fr) | 1999-12-02 |
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Legal Events
| Date | Code | Title | Description |
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|
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|
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