JPH1131792A

JPH1131792A - 半導体記憶素子およびその製造方法

Info

Publication number: JPH1131792A
Application number: JP9188536A
Authority: JP
Inventors: Koichi Tani; 幸一谷
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1997-07-14
Filing date: 1997-07-14
Publication date: 1999-02-02

Abstract

(57)【要約】【課題】メモリ動作に必要な大きさの電圧が強誘電体
膜に印加されるＭＦＭＩＳ型構造であって、高集積化が
可能な構造の実現を図る。【解決手段】Ｓｉ基板１０の上にゲート構造１２を具
えている。ゲート構造１２は、ゲート絶縁膜２２、下部
電極２４、強誘電体膜２６および上部電極２８をこの順
序で積層させて形成している。下部電極２４の上にはバ
ッファ絶縁膜３０を具えていて、強誘電体膜２６は、こ
のバッファ絶縁膜３０に形成されたコンタクト孔３２の
中に埋め込み形成されている。このように、強誘電体膜
２６と接触している上部電極２８の下面の、この強誘電
体膜２６との接触面積を、ゲート絶縁膜２２と接触して
いる下部電極２４の下面の、このゲート絶縁膜２２との
接触面積よりも小さくしてある。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、強誘電体膜を具
えた半導体記憶素子とその製造方法とに関する。

【０００２】

【従来の技術】強誘電体は自発分極を有していて、その
自発分極は外部から印加した電界によって反転できる。
従来、この強誘電体の特性を利用した半導体記憶素子
が、例えば、文献１「信学技報ＳＤＭ９３−１３６、ｐ
ｐ５３−５９」や文献２「特開平５−９０５３２」や文
献３「特開平５−９０６０７」に開示されている。文献
１には１トランジスタ（１Ｔｒ）型の半導体記憶素子が
開示されている。また、文献２や文献３には１トランジ
スタ１キャパシタ（１Ｔｒ１Ｃｐ）型の半導体記憶素子
が開示されている。一般に、前者の１Ｔｒ型の半導体記
憶素子は、データの読出しが非破壊で行え、高集積化が
図れることから実現が期待されている。

【０００３】１Ｔｒ型の半導体記憶素子について説明す
る。文献１によれば、１Ｔｒ型の半導体記憶素子は、半
導体基板の上に絶縁膜、下部電極、強誘電体膜および上
部電極が順次に積層したＭＦＭＩＳ（Metal/Ferroelect
ric/Metal/Insulator/Semiconductor ）型のゲート構造
を具えている。つまり、半導体基板と強誘電体膜との間
にはゲート絶縁膜および下部電極が介在している。この
ように構成すると、強誘電体膜の成長が下部電極の表面
で良好に行える。

【０００４】そして、このタイプの半導体記憶素子は、
強誘電体膜中の残留分極によって、この強誘電体膜中に
電荷を蓄積する。この電荷は半導体基板の表面に別の極
性の電荷を励起する。従って、強誘電体膜に印加される
電圧が０Ｖのときでも、トランジスタのスイッチング状
態はＯＮ状態またはＯＦＦ状態に保持される。そして、
トランジスタは、強誘電体膜の残留分極の向きに応じ
て、ＯＮ状態またはＯＦＦ状態を選択的に取り得る。こ
のスイッチング状態に応じてソース領域およびドレイン
領域間に流れる電流密度が変化する。その電流密度の変
化を検出することによりデータの読出しが行われる。

【０００５】

【発明が解決しようとする課題】しかしながら、上述の
ＭＦＭＩＳ型構造では、強誘電体膜とゲート絶縁膜とが
電気的に直列結合する。また、強誘電体膜の比誘電率が
ゲート絶縁膜の比誘電率に比べて大きいため、強誘電体
膜の電気容量はゲート絶縁膜の電気容量に比べて大き
い。このため、強誘電体膜に十分な大きさの電圧が印加
されない。つまり、メモリ動作に必要な分極反転を起こ
せない。従って、半導体記憶素子として正常に動作しな
くなる。また、これを防止するために、無理に強誘電体
膜の分極反転を引き起こそうとして多大な電圧を印加す
ると、ゲート絶縁膜が絶縁破壊を起すおそれがある。

【０００６】文献１によれば、上述の問題を解決するた
め、下部電極をビットラインに接続して上部電極および
下部電極間に電圧を印加している。しかし、強誘電体膜
の分極を反転させるためにビットライン用の選択トラン
ジスタが必要となるため、高集積化には不向きである。

【０００７】従って、従来より、メモリ動作に必要な大
きさの電圧が強誘電体膜に印加されるＭＦＭＩＳ型構造
であって、高集積化が可能な構造の半導体記憶素子の出
現とその製造方法の実現とが望まれていた。

【０００８】

【課題を解決するための手段】そこで、この発明の半導
体記憶素子によれば、ゲート絶縁膜、下部電極、強誘電
体膜および上部電極が半導体基板のアクティブ領域の上
に順次に積層したゲート構造を具えており、前記半導体
基板に第１および第２主電極領域を設けてあり、前記強
誘電体膜と接触している前記上部電極の下面の、当該強
誘電体膜との接触面積を、前記ゲート絶縁膜と接触して
いる前記下部電極の下面の、当該ゲート絶縁膜との接触
面積よりも小さくしてあることを特徴とする。

【０００９】従って、下部電極、強誘電体膜および上部
電極で構成されるＭＦＭ（Metal/Ferroelectric/Metal
）キャパシタのキャパシタ面積が、下部電極、ゲート
絶縁膜および半導体基板で構成されるＭＩＳ（Metal/In
sulator/Semiconductor ）キャパシタのキャパシタ面積
に比べて小さくなる。つまり、ゲート絶縁膜の電極接触
面積と強誘電体膜の電極接触面積とを違えて構成でき
る。よって、従来に比べて、ＭＦＭキャパシタの電気容
量とＭＩＳキャパシタの電気容量との差が小さくなる。
従って、ゲート絶縁膜が絶縁破壊する電圧より低電圧で
強誘電体膜の分極反転制御が可能である。

【００１０】この発明の半導体記憶素子において、好ま
しくは、前記下部電極の上にバッファ絶縁膜を具えてい
て、前記強誘電体膜がこのバッファ絶縁膜に形成された
コンタクト孔の中に埋め込み形成されていて、この強誘
電体膜の下面が前記下部電極と接触しているのが良い。

【００１１】このように構成してあるので、下部電極と
強誘電体膜との接触面積は、コンタクト孔の開口面積に
応じた面積に設計される。従って、上部電極の強誘電体
膜との接触面積を、下部電極のゲート絶縁膜との接触面
積より小さく設計するのが容易である。

【００１２】また、この発明の半導体記憶素子におい
て、好ましくは、前記強誘電体膜の上に層間絶縁膜を具
えていて、前記上部電極がこの層間絶縁膜に形成された
コンタクト孔の中に埋め込み形成されていて、この上部
電極の下面が前記強誘電体膜と接触しているのが良い。

【００１３】このように構成してあるので、上部電極と
強誘電体膜との接触面積は、コンタクト孔の開口面積に
応じた面積に設計される。従って、上部電極の強誘電体
膜との接触面積を、下部電極のゲート絶縁膜との接触面
積より小さく設計するのが容易である。

【００１４】また、この発明の半導体記憶素子におい
て、好ましくは、前記半導体基板の上の素子分離領域に
フィールド絶縁膜を具えていて、前記下部電極を第１お
よび第２導電体膜の積層構造とし、前記フィールド絶縁
膜および前記ゲート絶縁膜の上に前記アクティブ領域か
ら前記素子分離領域にわたり前記第１導電体膜を設けて
あり、前記第２導電体膜、強誘電体膜および上部電極の
積層構造を前記第１導電体膜の上の前記素子分離領域に
設けてあるのが良い。

【００１５】このように構成してあるので、下部電極の
ゲート絶縁膜との接触面積は、第２導電体膜のゲート絶
縁膜との接触面積で決まる。従って、上部電極の強誘電
体膜との接触面積を、下部電極のゲート絶縁膜との接触
面積より小さく設計するのが容易である。

【００１６】また、この構成によれば、上部電極の強誘
電体膜との接触面積と、下部電極のゲート絶縁膜との接
触面積とを比較的大きく違えることが可能である。従っ
て、強誘電体膜の材料の選択が自由になる。

【００１７】この発明の実施に当り、前記第１導電体膜
の上に保護絶縁膜を設けていて、前記第２導電体膜がこ
の保護絶縁膜に形成されたコンタクト孔の中に埋め込み
形成されていて、この下部電極の下面が前記第１導電体
膜と接触しているのが好適である。

【００１８】この発明の半導体記憶素子の製造方法によ
れば、半導体基板の上に第１絶縁層、第１導電層および
第２絶縁層を順次に形成する工程と、前記第２絶縁層に
コンタクト孔を形成して前記第１導電層の上面の一部を
露出させる工程と、前記コンタクト孔の中に強誘電体膜
を埋め込み形成する工程と、前記強誘電体膜の上に第２
導電層を形成する工程と、前記第２導電層、第２絶縁
層、第１導電層および第１絶縁層のパターニングを行っ
て、上部電極、バッファ絶縁膜、下部電極およびゲート
絶縁膜を形成する工程と、前記半導体基板に第１および
第２主電極領域を形成する工程とを含むことを特徴とす
る。

【００１９】従って、第２絶縁層に形成したコンタクト
孔の底に第１導電層の上面の一部が露出する。このコン
タクト孔の中に強誘電体膜を埋め込み形成するので、第
１導電層と強誘電体膜との接触面積がコンタクト孔の開
口面積に応じた面積になる。強誘電体膜の膜厚は、第２
絶縁層の上面と一致する高さに作成するのが好ましい。
第１導電層は後にパターニングされて下部電極となる。
従って、上部電極の強誘電体膜との接触面積を下部電極
のゲート絶縁膜との接触面積に比べて小さく作成でき
る。

【００２０】この発明の製造方法において、好ましく
は、前記強誘電体膜の形成をスピンコート法により行う
のが良い。

【００２１】すなわち、半導体基板（ウエハ）をその主
面に垂直な軸を中心にして回転させながら、強誘電体膜
の原料溶液を第２絶縁層の上に回転塗布する。このよう
にすると、原料溶液は第２絶縁層に形成されたコンタク
ト孔の中に選択的に埋め込まれる。その後、熱処理を施
して結晶化させる。従って、強誘電体膜の埋め込み形成
が容易である。

【００２２】この発明の半導体記憶素子の製造方法によ
れば、半導体基板の上に第１絶縁層、第１導電層および
強誘電体層を順次に形成する工程と、前記強誘電体層、
第１導電層および第１絶縁層のパターニングを行って、
強誘電体膜、下部電極およびゲート絶縁膜を形成する工
程と、前記半導体基板に第１および第２主電極領域を形
成する工程と、前記強誘電体膜の上側に達する膜厚の層
間絶縁膜を形成する工程と、前記層間絶縁膜にコンタク
ト孔を形成して前記強誘電体膜の上面の一部を露出させ
る工程と、前記コンタクト孔の中に上部電極を埋め込み
形成する工程とを含むことを特徴とする。

【００２３】従って、層間絶縁膜に形成したコンタクト
孔の底に強誘電体膜の上面の一部が露出する。このコン
タクト孔の中に上部電極の一部分あるいは全部分を埋め
込み形成するので、上部電極と強誘電体膜との接触面積
がコンタクト孔の開口面積に応じた面積になる。従っ
て、上部電極の強誘電体膜との接触面積を、下部電極の
ゲート絶縁膜との接触面積に比べて小さく作成できる。

【００２４】従って、この製造方法によれば、従来とさ
ほど変わらない工程数で作成が可能である。通常のパタ
ーニング工程が適用できる。また、強誘電体膜の成膜法
も制限されない。

【００２５】この発明の半導体記憶素子の製造方法によ
れば、半導体基板の素子分離領域にフィールド絶縁膜を
形成する工程と、前記半導体基板のアクティブ領域にゲ
ート絶縁膜を形成する工程と、前記フィールド絶縁膜お
よび前記ゲート絶縁膜の上に前記アクティブ領域から前
記素子分離領域にわたり第１導電体膜を形成する工程
と、前記半導体基板に第１および第２主電極領域を形成
する工程と、前記第１導電体膜の上に保護絶縁膜を形成
する工程と、前記素子分離領域の前記保護絶縁膜にコン
タクト孔を形成して前記第１導電体膜の上面の一部を露
出させる工程と、前記保護絶縁膜の上に第１導電層、強
誘電体層および第２導電層を順次に形成する工程と、前
記第２導電層、強誘電体層および第１導電層のパターニ
ングを行って、上部電極、強誘電体膜および第２導電体
膜を形成する工程とを含むことを特徴とする。

【００２６】このように、第２導電体膜のゲート絶縁膜
との接触面積とを比較的大きく形成できる。従って、上
部電極の強誘電体膜との接触面積を、下部電極のゲート
絶縁膜との接触面積に比べて小さく作成できる。また、
この製造方法によれば、従来とさほど変わらない工程数
で作成が可能である。

【００２７】

【発明の実施の形態】以下、図を参照して、この発明の
実施の形態につき説明する。尚、図は、この発明が理解
できる程度に大きさ、構成および配置関係を概略的に示
しているに過ぎない。また、以下に記載する数値条件や
材料などは単なる一例に過ぎない。従って、この発明
は、この実施の形態に何ら限定されることがない。

【００２８】［第１の実施の形態］半導体記憶素子の第
１構成につき説明する。図１は、半導体記憶素子の要部
構成を示す断面図である。

【００２９】図１に示すように、第１構成は、半導体基
板としてのシリコン（Ｓｉ）基板１０の上にゲート構造
１２を具えている。また、シリコン基板１０の表層部に
ソース領域１４およびドレイン領域１６を具えている。
これらゲート構造１２、ソース領域１４およびドレイン
領域１６は、シリコン基板１０のアクティブ領域１８内
に形成されている。アクティブ領域１８は、シリコン基
板１０の上面領域にフィールド絶縁膜２０で囲まれて画
成されている。フィールド絶縁膜２０は、通常の酸化技
術によってシリコン基板１０の素子分離領域に形成され
る。シリコン基板１０は、ｎ型の導電性を有している。
第１主電極領域としてのソース領域１４と、第２主電極
領域としてのドレイン領域１６とは、例えばｐ導電型の
導電層となるように所定の不純物を注入して形成する。

【００３０】上述のゲート構造１２は、ゲート絶縁膜２
２、下部電極２４、強誘電体膜２６および上部電極２８
をこの順序で積層させて形成している。ゲート絶縁膜２
２は酸化シリコン（ＳｉＯ₂ ）で形成している。フロー
ティング電極の下部電極２４は、ポリシリコン（多結晶
シリコン）膜、ルテニウム（Ｒｕ）膜および酸化ルテニ
ウム（ＲｕＯ₂ ）膜をこの順序で積層させた積層構造と
する。強誘電体膜２６はチタン酸ビスマス（Ｂｉ₄ Ｔｉ
₃ Ｏ₁₂：ＢＩＴ）で形成している。コントロール電極と
しての上部電極２８はルテニウムで形成している。この
上部電極２８は、データ書き込み線（ワードライン）と
して使用される。

【００３１】この発明では、強誘電体膜２６と接触して
いる上部電極２８の下面の、この強誘電体膜２６との接
触面積を、ゲート絶縁膜２２と接触している下部電極２
４の下面の、このゲート絶縁膜２２との接触面積よりも
小さくしてある。このため、第１構成では、下部電極２
４の上にバッファ絶縁膜３０を具えている。例えば、下
部電極２４は、ゲート長方向およびゲート幅方向にそれ
ぞれ所定の長さを有する矩形形状とする。この下部電極
２４の上面に、これと合同のバッファ絶縁膜３０を互い
に位置ずれが生じないように重ねて設けてある。

【００３２】そして、強誘電体膜２６は、このバッファ
絶縁膜３０に形成されたコンタクト孔（コンタクトホー
ル）３２の中に埋め込み形成されている。バッファ絶縁
膜３０は、例えばＳｉＯ₂ で形成する。このバッファ絶
縁膜３０のほぼ中央に通常技術によりコンタクト孔３２
が形成される。このコンタクト孔３２は、バッファ絶縁
膜３０に形成された貫通孔であって、下部電極２４と上
部電極２８との間を結合する。このコンタクト孔３２の
中に強誘電体膜２６が埋め込まれる。従って、強誘電体
膜２６のゲート長方向およびゲート幅方向の長さは下部
電極２４より短く形成される。強誘電体膜２６の高さは
バッファ絶縁膜３０の上面と同じになるように形成す
る。また、バッファ絶縁膜３０および強誘電体膜２６の
上面を実質的に平坦化し、これら上面に接触させて上部
電極２８を設けている。

【００３３】以上説明したゲート構造１２は、例えばス
トライプ構造となるように形成する。このストライプ構
造の、ゲート長方向およびゲート幅方向に沿う側面に側
壁（サイドウォール）３４を設けてある。この側壁３４
の材料としては例えばＳｉＯ₂ を用いるのが好適であ
る。例えば、この側壁３４を利用して、ＬＤＤ（Lightl
y-Doped Drain ）構造となるようにソース領域１４およ
びドレイン領域１６が形成される。

【００３４】以上説明したように、下部電極２４と接す
るゲート絶縁膜２２の部分の接触面積を、強誘電体膜２
６と接する上部電極２８の部分の接触面積より大きくし
てある。このため、上部電極２８、強誘電体膜２６およ
び下部電極２４で構成される強誘電体キャパシタ（ＭＦ
Ｍキャパシタ）の電気容量と、下部電極２４、ゲート絶
縁膜２２およびＳｉ基板１０で構成されるＭＩＳ（Meta
l/Insulator/Semiconductor ）キャパシタの電気容量と
の差が従来に比べて小さくなる。従って、この構成例で
は、従来に比べると強誘電体膜に対して電圧が印加しや
すい。つまり、動作時にＭＩＳキャパシタにかかる電圧
が低減する。よって、メモリ動作に必要な、分極反転を
起こすのに十分な大きさの電圧を強誘電体膜に印加でき
る。このため、動作電圧を低くすることができる。ま
た、コンタクト孔３２の口径の設計に応じて、ＭＦＭキ
ャパシタとＭＩＳキャパシタとの電気容量の比を任意に
変えることができる。

【００３５】次に、半導体記憶装置の第１構成の製造方
法につき、図２〜図６を参照して説明する。図２〜図６
に示す各図は、主製造工程の説明に供する断面図であ
る。以下、各製造工程につき順次に説明する。

【００３６】先ず、Ｓｉ基板１０の上面に通常の酸化技
術によってフィールド絶縁膜２０を形成し、アクティブ
領域１８を画成する（図２（Ａ））。そして、Ｓｉ基板
１０のアクティブ領域１８上に第１絶縁層２２ａ、第１
導電層２４ａおよび第２絶縁層３０ａを順次に形成する
（図２の（Ｂ）および（Ｃ））。

【００３７】第１絶縁層２２ａはＳｉＯ₂ で形成する。
この第１絶縁層２２ａは、急速加熱装置（ＲＴＡ）によ
って、１００Åの膜厚となるようにＳｉ基板１０の上側
表面に形成する（図２（Ｂ））。

【００３８】また、第１導電層２４ａはポリシリコン
層、ルテニウム層および酸化ルテニウム層をこの順序で
積層させて形成する。ポリシリコン層は、例えば縦形Ｌ
Ｐ（減圧）ＣＶＤ法により、２０００Åの膜厚となるよ
うに、第１絶縁層２２ａの上に形成する。ルテニウム層
は、例えばＤＣマグネトロンスパッタリング装置を用い
て形成する。ここでは、５００Åの膜厚となるようにこ
のルテニウム層を形成している。また、酸化ルテニウム
層の形成にも同様のＤＣマグネトロンスパッタリング装
置を用いればよい。この酸化ルテニウム層は、１０００
Åの膜厚となるように形成している。

【００３９】また、第２絶縁層３０ａはＳｉＯ₂ で形成
する。この第２絶縁層３０ａは、例えばＲＴＡによって
形成する。ここでは、この第２絶縁層３０ａが２０００
Åの膜厚の層となるように形成する。

【００４０】また、第１導電層２４ａおよび第２絶縁層
３０ａに対してパターニングを施しておく。このパター
ニングは、通常のフォトリソグラフィ工程およびエッチ
ング工程により行えばよい。この結果、第１導電層２４
ａおよび第２絶縁層３０ａが上述したアクティブ領域１
８内に形成される（図２（Ｃ））。

【００４１】次に、第２絶縁層３０ａにコンタクト孔３
２を形成して第１導電層２４ａの上面の一部を露出させ
る（図３（Ａ））。コンタクト孔３２は通常のフォトリ
ソグラフィ工程およびエッチング工程によって形成す
る。この工程では、第２絶縁層３０ａのほぼ中央にコン
タクト孔３２を形成する。このコンタクト孔３２の底に
第１導電層２４ａの上面の一部が露出する。

【００４２】次に、コンタクト孔３２の中に強誘電体膜
２６を埋め込み形成する（図３（Ｃ））。強誘電体膜２
６はＢＩＴで形成する。このため、先ず、ＢＩＴを有機
系溶剤に溶かした溶液を、スピンコート法によってウエ
ハの上面に塗布する。有機系溶剤としては例えば酢酸ｎ
ブチル溶液やキシレン溶液あるいはこれらの混合溶液を
用いればよい。この溶液をウエハの上面に塗布すると、
コンタクト孔３２の中に優先的に埋め込まれてゆく。こ
のようにして、３０００Åの膜厚のＢＩＴ層２６ａを第
２絶縁層３０ａの上に形成する（図３（Ｂ））。

【００４３】続いて、塩素ガスを用いたドライエッチン
グによりＢＩＴ層２６ａの全面エッチバックを行う。こ
れにより、ＢＩＴ層２６ａの上面の高さが第２絶縁層３
０ａの上面の高さと一致するまで、このＢＩＴ層２６ａ
の上層部分が除去される。この後、残存したＢＩＴ層２
６ａに対して乾燥酸素中で熱処理を施す。この熱処理
は、ＲＴＡによって８００℃の温度で３０分間行う。こ
の熱処理によってＢＩＴ層２６ａが結晶化し、強誘電体
特性を具えた強誘電体膜２６がコンタクト孔３２内に形
成される（図３（Ｃ））。

【００４４】次に、強誘電体膜２６の上に第２導電層２
８ａを形成する（図４（Ａ））。この第２導電層２８ａ
はルテニウムで形成する。上述したように、ルテニウム
層はＤＣマグネトロンスパッタリング装置を用いて形成
すればよい。ここでは、２０００Åの膜厚のルテニウム
層を形成している。

【００４５】次に、第２導電層２８ａ、第２絶縁層３０
ａ、第１導電層２４ａおよび第１絶縁層２２ａのパター
ニングを順次に行う。そして、上部電極２８、バッファ
絶縁膜３０、下部電極２４およびゲート絶縁膜２２をそ
れぞれ形成して、ゲート構造１２を完成させる（図４
（Ｂ））。このパターニングは、パターニング後の各層
が上述したアクティブ領域１８の中央付近に残存するよ
うに行う。このため、第２導電層２８ａの所定の位置に
レジストパタンを形成し、このレジストパタンをマスク
として用いて各層のドライエッチングを行う。ドライエ
ッチングは通常の反応性イオンエッチング（ＲＩＥ）に
より行えるが、マグネトロンを用いたＲＩＥの方がエッ
チング速度を早めることが可能である。エッチングガス
としては例えばＣｌ₂ ガスおよびＯ₂ ガスの混合ガスを
用いればよい。

【００４６】次に、ゲート構造１２の側面に接触する側
壁３４をシリコン基板１０上に形成する。側壁３４は例
えばＳｉＯ₂ で形成する。この側壁３４は、ＳｉＯ₂ 膜
の成膜と、ＲＩＥによるエッチバックとを行って形成す
ることができる。この側壁３４の形成前後において所定
の不純物の打ち込みを行い、Ｓｉ基板１０にソース領域
１４およびドレイン領域１６を形成する（図４
（Ｃ））。

【００４７】次に、ウエハ上に第１層間絶縁膜３６を例
えばＳｉＯ₂ で形成する。そして、ソース領域１４の上
方に相当する第１層間絶縁膜３６の部分を除去して、コ
ンタクト孔３８を形成する（図５（Ａ））。また、コン
タクト孔３８の中に例えばＴｉＮを埋め込んでプラグ
（縦方向配線）４０を形成する。このプラグ４０の上面
の高さは第１層間絶縁膜３６の上面の高さと一致させ
る。そして、プラグ４０の上に配線４２を例えばＡｌで
形成する（図５（Ｂ））。配線４２の下面はプラグ４０
の上面に接触するように形成する。この配線４２は、デ
ータ読み出し線（ソースライン）として使用される。

【００４８】次に、第１層間絶縁膜３６の上にさらに第
２層間絶縁膜４４を例えばＳｉＯ₂で形成する。そし
て、ドレイン領域１６の上方に相当する第１層間絶縁膜
３６および第２層間絶縁膜４４の部分を除去して、コン
タクト孔４６を形成する（図６（Ａ））。このコンタク
ト孔４６の中に、ＣＶＤ法によって選択的にＷを埋め込
み形成し、プラグ４８を形成する。このプラグ４８の上
面の高さは第２層間絶縁膜４４の上面の高さと一致させ
ておく。そして、プラグ４８の上に配線５０をＡｌで形
成する（図６（Ｂ））。Ａｌはスパッタ法によって形成
する。配線５０の下面はプラグ４８の上面に接触するよ
うに形成する。この配線５０は、ビットラインとして使
用される。

【００４９】以上説明したように製造を行うと、強誘電
体膜を具えた半導体記憶素子の基本構造が形成される。
しかも、強誘電体膜２６と上部電極２８との接触面積が
ゲート絶縁膜２２と下部電極２４との接触面積に比べて
小さいゲート構造１２が得られる。

【００５０】［第２の実施の形態］次に、半導体記憶素
子の第２構成につき説明する。この第２構成は、基本的
なＭＦＭＩＳ構造を形成する場合に近いプロセス工程で
形成することができる。第１構成に比べてプロセスの縮
小化が可能な構成となっている。先ず、その構成につき
図７を参照して説明する。図７は、半導体記憶素子の要
部構成を示す断面図である。尚、第１構成と重複する構
成成分については説明を省略する場合がある。

【００５１】この第２構成でも、強誘電体膜２６と接触
している上部電極２８の下面の、この強誘電体膜２６と
の接触面積を、ゲート絶縁膜２２と接触している下部電
極２４の下面の、このゲート絶縁膜２２との接触面積よ
りも小さくしてある。このため、第２構成では、強誘電
体膜２６の上に第１層間絶縁膜３６を具えていて、上部
電極２８の一部がこの第１層間絶縁膜３６に形成された
コンタクト孔５２の中に埋め込み形成されている。コン
タクト孔５２内に埋め込まれた上部電極２８の部分の下
面は強誘電体膜２６の上面と接触している。従って、上
部電極２８と強誘電体膜２６との接触部分の面積は、コ
ンタクト孔５２の口径に応じた適当な面積に設計でき
る。

【００５２】また、第１層間絶縁膜３６の上に第２層間
絶縁膜４４を設けてある。第１層間絶縁膜３６および第
２層間絶縁膜４４には、コンタクト孔３８および４６を
形成してある。コンタクト孔３８は、ソース領域１４の
上方に相当する位置に形成する。また、コンタクト孔４
６は、ドレイン領域１６の上方に相当する位置に形成す
る。各コンタクト孔３８および４６の中には、それぞれ
プラグ４０および４８を形成する。これらプラグ４０お
よび４８の上面に配線４２および配線５０をそれぞれ設
けてある。ここでは、プラグ４８をＴｉＮで形成する。

【００５３】次に、第２構成の製造工程につき、図８お
よび図９を参照して説明する。図８および図９に示す各
図は、主製造工程の説明に供する断面図である。以下、
各製造工程につき順次に説明する。

【００５４】先ず、Ｓｉ基板１０の上に第１絶縁層２２
ａ、第１導電層２４ａおよびＢＩＴ層２６ａを順次に形
成する（図８（Ａ）および（Ｂ））。尚、ＢＩＴ層２６
ａの成膜は、第１構成で説明したスピンコート法により
行ってもよいし、スパッタ法やＣＶＤ法などで行っても
よい。

【００５５】続いて、ＢＩＴ層２６ａ、第１導電層２４
ａおよび第１絶縁層２２ａのパターニングを順次に行っ
て、強誘電体膜２６、下部電極２４およびゲート絶縁膜
２２を形成する（図８（Ｃ））。これら強誘電体膜２
６、下部電極２４およびゲート絶縁膜２２は互いに合同
な平面形状となるように形成する。

【００５６】次に、強誘電体膜２６、下部電極２４およ
びゲート絶縁膜２２の側面に接触する側壁３４を形成す
る。この側壁３４の形成前後において不純物の注入を行
い、Ｓｉ基板１０にソース領域１４およびドレイン領域
１６を形成する（図９（Ａ））。

【００５７】次に、強誘電体膜２６の上側に達する膜厚
の第１層間絶縁膜３６を形成する。また、この第１層間
絶縁膜３６にコンタクト孔５２を形成して強誘電体膜２
６の上面の一部を露出させる（図９（Ｂ））。コンタク
ト孔５２は、強誘電体膜２６の中央部に位置するように
形成する。このコンタクト孔５２の底に強誘電体膜２６
の上面の一部が露出する。

【００５８】そして、コンタクト孔５２の中に上部電極
２８を埋め込み形成する（図９（Ｃ））。第１層間絶縁
膜３６の上側の上部電極２８部分にはパターニングを施
して、これをデータ書き込みラインとして使用する。そ
の後、通常の技術によって、第２層間絶縁膜４４の成膜
と、コンタクト孔３８および４６の形成と、プラグ４０
および４８の形成と、配線４２および５０の形成とを順
次に行い、半導体記憶素子の基本構造を完成させる（図
７）。

【００５９】以上説明したように、この第２構成の製造
工程では、通常のＭＦＭＩＳ構造の形成と比べて、第１
層間絶縁膜３６の形成工程およびコンタクト孔５２の形
成工程が主として増えるだけで済む。従って、通常のプ
ロセス工程を応用すれば容易に形成が行え、しかも、上
述したような接触面積の異なるゲート構造１２が得られ
る。また、第１構成と比べると、この第２構成では、強
誘電体膜２６の成膜法がスピンコート法に限られない。
従って、目的に適った形成方法の選択が可能となる。

【００６０】［第３の実施の形態］次に、半導体記憶素
子の第３構成につき、図１０を参照して説明する。図１
０は、半導体記憶素子の要部構成を示す断面図である。
図１０に示す断面は、ゲート幅方向に沿ったチャネル領
域（ソース領域１４およびドレイン領域１６間）の位置
での切り口を示している。従って、ソース領域１４およ
びドレイン領域１６は図１０に示す断面には現れていな
い。尚、第１の実施の形態と重複する構成については説
明を省略する場合がある。

【００６１】この第３構成でも、強誘電体膜２６と接触
している上部電極２８の下面の、この強誘電体膜２６と
の接触面積を、ゲート絶縁膜２２と接触している下部電
極２４の下面の、このゲート絶縁膜２２との接触面積よ
りも小さくしてある。このため、第３構成では、Ｓｉ基
板１０の上の素子分離領域６６にフィールド絶縁膜２０
を具えていて、また、下部電極２４を第１および第２導
電体膜５４および５６の積層構造とする。第１導電体膜
５４は、フィールド絶縁膜２０およびゲート絶縁膜２２
の上にアクティブ領域１８から素子分離領域６６にわた
り設けてある。そして、第２導電体膜５６、強誘電体膜
２６および上部電極２８の積層構造を素子分離領域６６
の第１導電体膜５４の上に設けてある。

【００６２】第１導電体膜５４はゲート絶縁膜２２の上
にポリシリコンで形成する。また、第２導電体膜５６は
ルテニウム膜および酸化ルテニウム膜をこの順序で積層
させて形成する。このように、アクティブ領域１８に通
常のＭＯＳトランジスタ構造が形成されていて、そのゲ
ート電極としての第１導電体膜５４が近傍の素子分離領
域６６まで延在している。この延在部分に第２導電体膜
５６、強誘電体膜２６および上部電極２８を順次に設け
てある。従って、下部電極２４とゲート絶縁膜２２との
接触面積が比較的大きく設計できる。

【００６３】尚、第１導電体膜５４の上にＭＯＳトラン
ジスタ構造を保護するための保護絶縁膜５８を設けてい
る。保護絶縁膜５８はＳｉＯ₂ で形成する。この保護絶
縁膜５８の素子分離領域６６に相当する位置にコンタク
ト孔６０を形成してある。このコンタクト孔６０の底に
は第１導電体膜５４の上面の一部が露出していて、第２
導電体膜５６の一部はこのコンタクト孔６０の中に埋め
込み形成されている。このように、第２導電体膜５６の
下面が第１導電体膜５４と接触する状態にしてある。

【００６４】また、第２導電体膜５６の上に強誘電体膜
２６および上部電極２８を設けてある。第２導電体膜５
６のコンタクト孔６０からはみ出ている部分は適当な平
面形状にパターニングされており、これと合同の強誘電
体膜２６および上部電極２８が位置ずれしないにように
この順序で重ねられている。従って、この第３構成で
は、第２導電体膜２８のパタンに応じて上部電極２８と
強誘電体膜２６との接触面積が決まる。

【００６５】このように形成されたゲート構造１２の上
に、第１層間絶縁膜３６を設けている。この第１層間絶
縁膜３６のちょうど上部電極２８上方の位置にコンタク
ト孔６２が形成されている。そして、配線６４の一部が
このコンタクト孔６２内に埋め込み形成されて上部電極
２８と接触している。この配線６４はデータ書き込み用
ラインとして使用される。

【００６６】以上説明したように、この第３構成では、
下部電極２４とゲート絶縁膜２２との接触面積を比較的
大きく設計できる。また、上部電極２８と強誘電体膜２
６との接触面積は第２導電体膜５６の平面パタンによっ
て決まる。従って、この第３構成では、ＭＦＭキャパシ
タとＭＩＳキャパシタとの電気容量の比を比較的自由に
設計できる。つまり、強誘電体膜２６の比誘電率などに
よらない設計が可能となる。従って、強誘電体膜２６の
材料の選択の幅が広がる。

【００６７】次に、第３構成の製造工程につき、図１１
および図１２を参照して説明する。図１１および図１２
に示す各図は、主製造工程の説明に供する断面図であ
る。これら断面図は、図１０に相当する位置での切り口
の断面に相当している。以下、各製造工程につき順次に
説明する。

【００６８】先ず、Ｓｉ基板１０の素子分離領域にフィ
ールド絶縁膜２０を形成する（図１１（Ａ））。続い
て、Ｓｉ基板１０のアクティブ領域１８にゲート絶縁膜
２２を形成する（図１１（Ｂ））。

【００６９】次に、フィールド絶縁膜２０およびゲート
絶縁膜２２の上にアクティブ領域１８から素子分離領域
６６にわたり第１導電体膜５４を形成する。このため、
ウエハ上に２０００Åの膜厚のポリシリコン層５４ａを
形成する（図１１（Ｂ））。続いて、ポリシリコン層５
４ａのパターニングを行って、第１導電体膜５４を形成
する（図１１（Ｃ））。また、Ｓｉ基板１０にソース領
域１４およびドレイン領域１６を形成する（図示せ
ず。）。

【００７０】次に、第１導電体膜５４の上に保護絶縁膜
５８を形成する（図１１（Ｃ））。このため、１０００
Åの膜厚のＳｉＯ₂ 膜を成膜する。そして、この保護絶
縁膜５８の素子分離領域６６にコンタクト孔６０を形成
する（図１１（Ｃ））。このコンタクト孔６０の底に第
１導電体膜５４の上面の一部が露出する。

【００７１】次に、保護絶縁膜５８の上にルテニウム
層、酸化ルテニウム層、ＢＩＴ層およびルテニウム層を
順次に形成する。そして、これら各層のパターニングを
行って、上部電極２８、強誘電体膜２６および第１導電
体膜２４を形成する（図１２（Ａ））。このパターニン
グは、各層が互いに合同の平面形状となるように行う。
また、これら積層構造がコンタクト孔６０の上側に残存
するように行う。

【００７２】次に、第１層間絶縁膜３６をウエハ上に形
成する。そして、上部電極２８の上方の位置にコンタク
ト孔６２を形成する（図１２（Ｂ））。その後、このコ
ンタクト孔６２の中に配線６４を埋め込み形成して、半
導体記憶素子の基本構造を完成させる（図１０）。

【００７３】以上説明したように、この第３構成の製造
工程は通常のＭＦＭＩＳ構造の形成工程に近い。従っ
て、通常のプロセス工程を応用すれば容易に形成が行
え、しかも、上述したような接触面積の異なるゲート構
造１２が得られる。

【００７４】

【発明の効果】この発明の半導体記憶素子によれば、強
誘電体膜と接触している上部電極の下面の、当該強誘電
体膜との接触面積を、ゲート絶縁膜と接触している下部
電極の下面の、当該ゲート絶縁膜との接触面積よりも小
さくしてある。従って、下部電極、強誘電体膜および上
部電極で構成されるＭＦＭキャパシタのキャパシタ面積
が、下部電極、ゲート絶縁膜および半導体基板で構成さ
れるＭＩＳキャパシタのキャパシタ面積に比べて小さく
できる。よって、従来に比べて、ＭＦＭキャパシタの電
気容量とＭＩＳキャパシタの電気容量との差が小さくな
る。従って、ゲート絶縁膜が絶縁破壊する電圧より低電
圧で強誘電体膜の分極反転制御が可能である。

【図面の簡単な説明】

【図１】半導体記憶素子の第１構成を示す図である。

【図２】第１構成の製造工程を示す図である。

【図３】図２に続く、第１構成の製造工程を示す図であ
る。

【図４】図３に続く、第１構成の製造工程を示す図であ
る。

【図５】図４に続く、第１構成の製造工程を示す図であ
る。

【図６】図５に続く、第１構成の製造工程を示す図であ
る。

【図７】半導体記憶素子の第２構成を示す図である。

【図８】第２構成の製造工程を示す図である。

【図９】図８に続く、第２構成の製造工程を示す図であ
る。

【図１０】半導体記憶素子の第３構成を示す図である。

【図１１】第３構成の製造工程を示す図である。

【図１２】図１１に続く、第３構成の製造工程を示す図
である。

【符号の説明】

１０：Ｓｉ基板１２：ゲート構造１４：ソース領域１６：ドレイン領域１８：アクティブ領域２０：フィールド絶縁膜２２：ゲート絶縁膜２４：下部電極２６：強誘電体膜２８：上部電極３０：バッファ絶縁膜３２、３８、４６、５２、６０、６２：コンタクト孔３４：側壁２２ａ：第１絶縁層２４ａ：第１導電層２６ａ：ＢＩＴ層２８ａ：第２導電層３０ａ：第２絶縁層３６：第１層間絶縁膜４０、４８：プラグ４２、５０、６４：配線４４：第２層間絶縁膜５４：第１導電体膜５６：第２導電体膜５８：保護絶縁膜６６：素子分離領域５４ａ：ポリシリコン層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号ＦＩＨ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】ゲート絶縁膜、下部電極、強誘電体膜お
よび上部電極が半導体基板のアクティブ領域の上に順次
に積層したゲート構造を具えており、前記半導体基板に第１および第２主電極領域を設けてあ
り、前記強誘電体膜と接触している前記上部電極の下面の、
当該強誘電体膜との接触面積を、前記ゲート絶縁膜と接
触している前記下部電極の下面の、当該ゲート絶縁膜と
の接触面積よりも小さくしてあることを特徴とする半導
体記憶素子。
【請求項２】請求項１に記載の半導体記憶素子におい
て、前記下部電極の上にバッファ絶縁膜を具えていて、前記強誘電体膜が該バッファ絶縁膜に形成されたコンタ
クト孔の中に埋め込み形成されていて、該強誘電体膜の
下面が前記下部電極と接触していることを特徴とする半
導体記憶素子。
【請求項３】請求項１に記載の半導体記憶素子におい
て、前記強誘電体膜の上に層間絶縁膜を具えていて、前記上部電極が該層間絶縁膜に形成されたコンタクト孔
の中に埋め込み形成されていて、該上部電極の下面が前
記強誘電体膜と接触していることを特徴とする半導体記
憶素子。
【請求項４】請求項１に記載の半導体記憶素子におい
て、前記半導体基板の上の素子分離領域にフィールド絶縁膜
を具えていて、前記下部電極を第１および第２導電体膜の積層構造と
し、前記フィールド絶縁膜および前記ゲート絶縁膜の上に前
記アクティブ領域から前記素子分離領域にわたり前記第
１導電体膜を設けてあり、前記第２導電体膜、強誘電体膜および上部電極の積層構
造を前記第１導電体膜の上の前記素子分離領域に設けて
あることを特徴とする半導体記憶素子。
【請求項５】請求項４に記載の半導体記憶素子におい
て、前記第１導電体膜の上に保護絶縁膜を設けていて、前記第２導電体膜が該保護絶縁膜に形成されたコンタク
ト孔の中に埋め込み形成されていて、該第２導電体膜の
下面が前記第１導電体膜と接触していることを特徴とす
る半導体記憶素子。
【請求項６】半導体基板の上に第１絶縁層、第１導電
層および第２絶縁層を順次に形成する工程と、前記第２絶縁層にコンタクト孔を形成して前記第１導電
層の上面の一部を露出させる工程と、前記コンタクト孔の中に強誘電体膜を埋め込み形成する
工程と、前記強誘電体膜の上に第２導電層を形成する工程と、前記第２導電層、第２絶縁層、第１導電層および第１絶
縁層のパターニングを行って、上部電極、バッファ絶縁
膜、下部電極およびゲート絶縁膜を形成する工程と、前記半導体基板に第１および第２主電極領域を形成する
工程とを含むことを特徴とする半導体記憶素子の製造方
法。
【請求項７】請求項６に記載の半導体記憶素子の製造
方法において、前記強誘電体膜の形成をスピンコート法により行うこと
を特徴とする半導体記憶素子の製造方法。
【請求項８】半導体基板の上に第１絶縁層、第１導電
層および強誘電体層を順次に形成する工程と、前記強誘電体層、第１導電層および第１絶縁層のパター
ニングを行って、強誘電体膜、下部電極およびゲート絶
縁膜を形成する工程と、前記半導体基板に第１および第２主電極領域を形成する
工程と、前記強誘電体膜の上側に達する膜厚の層間絶縁膜を形成
する工程と、前記層間絶縁膜にコンタクト孔を形成して前記強誘電体
膜の上面の一部を露出させる工程と、前記コンタクト孔の中に上部電極を埋め込み形成する工
程とを含むことを特徴とする半導体記憶素子の製造方
法。
【請求項９】半導体基板の素子分離領域にフィールド
絶縁膜を形成する工程と、前記半導体基板のアクティブ領域にゲート絶縁膜を形成
する工程と、前記フィールド絶縁膜および前記ゲート絶縁膜の上に前
記アクティブ領域から前記素子分離領域にわたり第１導
電体膜を形成する工程と、前記半導体基板に第１および第２主電極領域を形成する
工程と、前記第１導電体膜の上に保護絶縁膜を形成する工程と、前記素子分離領域の前記保護絶縁膜にコンタクト孔を形
成して前記第１導電体膜の上面の一部を露出させる工程
と、前記保護絶縁膜の上に第１導電層、強誘電体層および第
２導電層を順次に形成する工程と、前記第２導電層、強誘電体層および第１導電層のパター
ニングを行って、上部電極、強誘電体膜および第２導電
体膜を形成する工程とを含むことを特徴とする半導体記
憶素子の製造方法。