JP2002289805A - トランジスタ型強誘電体不揮発性記憶素子 - Google Patents

トランジスタ型強誘電体不揮発性記憶素子

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JP2002289805A
JP2002289805A JP2001089769A JP2001089769A JP2002289805A JP 2002289805 A JP2002289805 A JP 2002289805A JP 2001089769 A JP2001089769 A JP 2001089769A JP 2001089769 A JP2001089769 A JP 2001089769A JP 2002289805 A JP2002289805 A JP 2002289805A
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mis
film
transistor
ferroelectric
trench
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JP2001089769A
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Yasuo Tarui
康夫 垂井
Kazuo Sakamaki
和男 坂巻
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Nippon Precision Circuits Inc
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Nippon Precision Circuits Inc
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Abstract

(57)【要約】 【課題】 高密度に集積できるMFMIS(第2導電体
膜―強誘電体膜―第1導電体膜―絶縁体膜―半導体)構
造を有するトランジスタ型強誘電体不揮発性記憶素子を
提供すること。 【解決手段】 本発明のMFMISトランジスタの構成
によれば、MFM(第2導電体膜13―強誘電体膜12
―第1導電体膜11)構造20とMIS(第1導電体膜9
―絶縁体膜8―半導体)構造10とをほぼ同一面積内で
上下に積み重ねる構造を有し、半導体基板内のトレンチ
構造等の下のMISキャパシタンスの実効面積を増大す
る手段を有している。強誘電体膜12の面積を上部電極
となる第2導電体膜13の面積よりも小さくし、MFM
キャパシタンスの実効面積を大きくせずに上部電極への
配線精度を向上させてある。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、一般に不揮発性記
憶素子に関し、より詳細には強誘電体を制御ゲートに用
いたトランジスタ型強誘電体不揮発性記憶素子に関する
ものである。
【0002】
【従来の技術】現在、実用化されている強誘電体メモリ
は、DRAMのキャパシタを強誘電体キャパシタに置き
換えた構成を有している(例えば、特開平2−1134
96号公報を参照)。その動作は、強誘電体のキャパシ
タンスの分極が反転する時と、反転しない時の電荷量の
差を検知することによって、記憶した情報が[1]であ
ったか[0]であったかを判断している。このため、情
報を読み出す際に保持していた情報が破壊される。いわ
ゆる破壊読み出しとなる。
【0003】さらに、この方法においては、分極の反転
における電荷を直接電流として取り出して検知するため
に、キャパシタンスの面積が小さくなるとともに電流値
も小さくなり、検出が困難となる。このことはこの構造
のメモリがDRAM同様にスケーリング側に従わないゆ
えに発生する基本的問題である。すなわち、このため使
用する面積、電流、電力を低減する際に限界が存在す
る。
【0004】一方、強誘電体を制御ゲートに配置する電
界効果型トランジスタ(FET;Field Effect Transis
tor)強誘電体メモリは、強誘電体の分極がトランジス
タのチャンネルの電荷を誘起することによって、ソー
ス、ドレイン間をオン、オフさせるもので、セル面積を
比例縮小させても、ドレイン電流の変化率は変わらな
い。これは、強誘電体トランジスタのメモリセルがスケ
ーリング則に従っている(電子情報通信学会誌77−
9,p976,1994)ことを意味し、微細化に際し
て原理的な限界は存在しない。
【0005】さらにトランジスタ型強誘電体メモリは強
誘電体の分極により、FETのオン、オフを維持するた
め、低電圧による読み出し動作により情報が破壊されな
い。いわゆる非破壊読み出しすることも可能である。
【0006】強誘電体を制御ゲートに配置する電界効果
型強誘電体メモリトランジスタは2つの種類に大別され
る。その一つは、MFIS(Metal-Ferroelectric-Insu
lator-Semiconductor)(金属−強誘電体−絶縁体−半
導体)構造を持つ強誘電体トランジスタで、強誘電体が
その分極によりゲート絶縁膜を介して、半導体基板表面
に電荷を誘起するものである。
【0007】もう一つは、MFMIS(Metal-Ferroele
ctric-Metal-Insulator-Semiconductor)(金属−強誘
電体−金属−絶縁体−半導体)構造をゲート構造に持つ
強誘電体トランジスタで、MFIS構造の強誘電体層と
絶縁膜層の間に金属(M)層を挟み込んだものである。
本発明は、後者のMFMISに関するものである。な
お、本明細書中で言う金属層またはM層とは、金属の
他、多結晶シリコンなどの導電体の層も含むものとす
る。
【0008】図12は、従来例のMFMIS型強誘電体
メモリ(T.Nakamura et al. Dig. Tech. Pap. of 1995
IEEE Int. Solid State Circuits Conf. P.68(1995))
の簡単化した原理図の断面を示す。図12中、半導体基
板(S)80の主面にソース領域82とドレイン領域8
3とが形成されていて、その中間の半導体基板の主面に
ゲート絶縁層(I)81が積層されている。ゲート絶縁
層81上には、第1導電体膜(M)84、強誘電体層
(F)85、第2導電体膜(M)86が積み重ねられて
いる。
【0009】図13は図12のMFMIS構造の部分を
等価回路で表したものである。図13において上部電極
Aと半導体基板B間に電圧を印加して、強誘電体層Fを
分極させる時、強誘電体Fの分極が十分飽和するまで電
圧を印加することが、記憶保持特性の観点から必要であ
り、このためにはキャパシタンスCF(強誘電体層の容
量)がキャパシタンスCI(ゲート絶縁層の容量)に比
較して小さくなるように設計することが重要である。キ
ャパシタンスCFおよびキャパシタンスCIは、電圧が印
加されるゲート絶縁層Iまたは強誘電体層Fの実効表面
積に正比例し、その厚さに逆比例する関係を有する。
【0010】そこでキャパシタンスCF(強誘電体層の
容量)がキャパシタンスCI(ゲート絶縁層の容量)に
比較して小さくなるように設計するために、ゲート絶縁
層Iを薄くすること、強誘電体層Fを厚くすることが考
えられるが、ゲート絶縁層Iを薄くすることは耐圧およ
びリーク電流の点から限界があり、強誘電体層Fを厚く
すると強誘電体の分極を飽和させるために、高い分極電
圧を必要とすることになる。
【0011】これらの問題を避けてキャパシタンスCF
をキャパシタンスCIに比較して小さくする従来方法
は、キャパシタンスCFとキャパシタンスCIの実効面積
を変える方法である。これを行った簡単な原理図を図1
4に示す。図14は図12の構造を上部より見た平面図
と考えることができる。CIを構成するMIS(金属−
絶縁体−半導体)部91の面積の一部のみに強誘電体層
を有するMFMIS構造92を有している。80は半導
体基板、82はソース領域、83はドレイン領域を示
す。この従来方法によって、CFを必要に応じてCIに比
較して小さく設計することができる。
【0012】
【発明が解決しようとする課題】しかし、この従来方法
の問題は、MFMIS部92を最小加工寸法で形成して
もMIS部91はMFMIS部92との面積比分だけ大
きくなり、結局大きい面積を専有することとなり、高い
集積度を得ることが出来ないことにある。さらに、図1
2に示す従来構造の今1つの問題点は、ソースおよびド
レインとゲートとの位置調整を保ちながら、ソース〜ド
レインのチャンネル長を再現性良く十分に短くできない
点にある。
【0013】すなわち、図12に示すように、MFMI
部構造を同一寸法に形成してからソース、ドレインの不
純物の導入活性化などの熱処理を行うと強誘電体に含ま
れる不純物が遊離してシリコンに拡散してデバイス特性
を劣化させる恐れがあり、さらに図12のように端面を
一括して加工すると、ドライエッチング加工時に、エッ
チング中に削り取られた電極材料(導電体材料)とレジ
ストの生成物(導電性)が強誘電体の側壁に付着し、こ
れが原因で側壁におけるリーク電流が大きくなる恐れも
ある。リーク電流が大きくなると第1導電体膜に電荷が
蓄積されて、強誘電体膜からの電気力線を遮へいする。
その結果、半導体表面のキャリアが消滅して、分極は残
っているが、ドレイン電流は流れなくなり、記憶情報は
消滅する恐れがある。
【0014】一方、MIS構造をシリコン酸化膜上の多
結晶シリコンによって、シリコンゲートによるセルフア
ライメント法を採用して形成し、シリコンゲート拡散後
に、MFM(金属−強誘電体−金属)構造を構成する
と、ソース〜ドレイン間のチャンネル長は小さくするこ
とができる。しかし、この場合、このMIS構造の上部
にMFM構造を構成する場合の位置合わせ余裕が極めて
厳しくなる。
【0015】すなわち、図15のように、多結晶シリコ
ンゲート87を持つシリコンゲートトランジスタの上部
の層間絶縁膜88に開けたコンタクトホール89を介し
て強誘電体(F)85の導電体84を接続すると、コン
タクトホール89の位置合わせのずれによって図16の
ように導電体84がシリコン基板80に接続してしまう
という不具合が発生することがあるので、シリコンゲー
ト87のゲート幅はコンタクトホール89の位置合わせ
精度を考慮するため、十分に小さくすることはできな
い。
【0016】さらに、この構造の場合、高集積化するた
めに、MIS構造のトランジスタを小さくすると、MISのキ
ャパシタンスが小さくなるので、MISとMFMの容量比を一
定に保つためにMFM構造も小さくしなければならない。M
FMの第2導電体を小さくすることによって、MFMキャパシ
タンスは小さくすることができる。しかし、この場合、
このMIM構造の上部にAl電極配線をするためのコンタク
トホールを構成する場合の位置合わせ余裕が極めて厳し
くなる。すなわち、図19のように、上部電極86上の
層間絶縁膜93に開けたコンタクトホール94を介して
電極配線(たとえばAl配線)95を接続すると、コンタ
クトホール94の位置合わせのずれによって図20のよ
うに電極配線95が第1導電体膜84に接続してしまう
という不具合が発生することがあるので、上部電極86
の面積はコンタクトホールの位置合わせ精度を考慮する
ため、十分に小さくすることは出来ない。
【0017】そこで本発明は、このような従来の技術が
有する未解決な課題を解決したものである。メモリセル
面積を縮小して高密度に集積化を可能にし、同時にチャ
ンネル長を再現性良く短く加工でき、LSI製造プロセ
スの最小加工寸法まで縮めることを可能にし、トランジ
スタ型強誘電体不揮発性記憶素子を提供することを目的
とするものである。
【0018】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明では、MFMIS(第2導電体膜―強誘電
体膜―第1導電体膜―絶縁体膜―半導体)構造を有する
トランジスタ型強誘電体不揮発性記憶素子であって、上
下に積み重ねられたMFM(第2導電体膜―強誘電体膜
―第1導電体膜)構造とMIS(第1導電体膜―絶縁体膜
―半導体)と、下のMIS構造のキャパシタンスの実効
面積を上のMFM構造のキャパシタンスの実効面積に比
較して増大させる手段とを具備するとともに、前記強誘
電体膜の面積は前記第2導電体膜の面積よりも小さいこ
とを特徴とするトランジスタ型強誘電体不揮発性記憶素
子を提供する。
【0019】実効面積を増大させる手段は、半導体基板
に作られたトレンチ(溝)または凹凸部であり、これら
トレンチまたは凹凸部によりMIS構造のキャパシタン
スの実効面積を増大させる。また、実効面積を増大させ
る手段は、MFM構造とMIS構造の中間に介在するM
IM(金属−絶縁体−金属)構造であっても良い。
【0020】すなわち、本発明では、半導体基板と、こ
の半導体基板内に設けられたトレンチとを有し、MIS
構造がトレンチ内に形成され、実効面積を増大させる手
段がこのトレンチにより構成されてあり、MFM構造が
半導体基板の主面と平行にトレンチ上に形成されてお
り、かつ、上記強誘電体膜の面積は上記第2導電体の平
面の面積よりも小さい。
【0021】また、本発明では、MIS構造が不揮発性
記憶素子の検出用MISトランジスタであり、このMI
Sトランジスタのソース、ベース、ドレインの各領域
が、半導体基板内に、下からソース、ベース、ドレイン
の順に形成されていて、実効面積を増大させる手段がト
レンチの内面に設けられているMISトランジスタのゲ
ート構造により構成されている。
【0022】さらに、本発明では、MIS構造が不揮発
性記憶素子の検出用MISトランジスタであり、このM
ISトランジスタのソース、ベース、ドレインの各領域
が、半導体基板内に、下からドレイン、ベース、ソース
の順に形成されていて、実効面積を増大させる手段がト
レンチの内面に設けられているMISトランジスタのゲ
ート構造により構成されている。
【0023】さらに、本発明では、MIS構造が不揮発
性記憶素子のMISトランジスタであり、このMISト
ランジスタのソースとドレインの各領域が、トレンチに
より分離されていて、実効面積を増大させる手段がトレ
ンチの内面に設けられているMISトランジスタのゲー
ト構造により構成される。
【0024】さらに、本発明では、MIS構造が内部に
凹凸部を含み、MIS構造の実効面積を増大させる手段
がこの凹凸部から構成される。MIS構造の上部は平坦
で、その上に絶縁膜があり、この絶縁膜はこれを貫通す
る孔を備え、この孔の中に強誘電体を充填してあり、強
誘電体と第1導電体膜と第2導電膜とが接触していて、
かつ上部電極の面積が孔の面積以上の構造からなるMFM
構造である。
【0025】さらに、本発明では、実効面積を増大させ
る手段が、第1導電体膜と第2導電膜とに通じる孔を有
する絶縁膜とこの絶縁膜の孔の中に充填された強誘電体
とを有し、かつ上部電極となる第2導電膜の平面面積が
孔の平面面積以上の構造からなるMFM構造とMIS構造
の中間に設けられたMIM(金属−絶縁体−金属)構造
から構成される。
【0026】本発明の構成によれば、専有面積を増大さ
せることなく、ほぼ同一面積内に上下に積み重ねられて
いるMISのキャパシタンスの実効面積をMFM部キャ
パシタンスの実効面積に較べて増大することができる。
この結果、メモリセル面積を縮小して高密度に集積化を
可能にし、同時にチャンネル長を再現性良く短く加工で
き、LSI製造プロセスの最小加工寸法まで縮めること
を可能にした、トランジスタ型強誘電体不揮発性記憶素
子を提供できる。
【0027】
【発明の実施の形態】図1を参照して、本発明の第1実
施例を説明する。この実施例では、ドレイン層となるN
+シリコン基板(S)1上に、N-層2がエピタキシャル
成長されて積層されている。このN-層2中にはP型の
不純物とN型の不純物が二重拡散されてベース層となる
P層3とソース層となるN+層4が順次積層形成されて
いる。N+層4上には熱酸化による酸化シリコンの絶縁
層5が積層されている。基板1内には、絶縁層5、N+
層4およびP層3を貫通して、N-層2に達するトレン
チ(溝)6が形成されている。トレンチ6は、開口部が
底部より若干大きくなるようにその側壁7が若干傾斜し
ている。このトレンチ6の内面、すなわち側壁および底
部、はゲート酸化層(I)8となる酸化シリコン膜によ
り覆われている。
【0028】トレンチ6内は、例えば多結晶シリコンま
たは金属材料等の導電体(M)9が充填されている。こ
の結果、トレンチ6の側壁7上に、導電体(M)9とゲ
ート酸化層(I)8とN+基板(ドレイン)1、N-
2、P層(ベース)3、N+層(ソース)4とからなる
半導体(S)のMIS構造10が形成されている。トレ
ンチ6の内面を覆うゲート酸化層8は、MIS構造のキ
ャパシタンスの実効面積を増大させている。そして、こ
の実効面積はトレンチ6の深さを制御して、その内面の
面積を変えることによって、変えることができる。
【0029】導電体9が充填されたトレンチ6上部は絶
縁層5と同じ平面、すなわち、半導体基板1の主面と平
行になるように平坦化されていて、導電体(M)層11
を堆積して、通常のリソグラフィー技術とドライエッチ
ング技術で導電体層11を加工した後に、絶縁膜120
を堆積して、通常のリソグラフィー技術とドライエッチ
ング技術で強誘電体を埋め込むための孔121を形成す
る。次にこの孔121に強誘電体を埋め込み、強誘電体
上部は絶縁膜と同じ平面上になるように平坦化する。こ
のように強誘電体キャパシタの側壁をRIE(Reactive Io
n Etching)やイオンエッチングしないので、従来のよ
うにエッチング中に削り取られた電極材料(導電体材
料)とレジストの生成物(導電性)が強誘電体の側壁に
付着し、これが原因で側壁においてリーク電流が発生す
るということがない。平坦化された後に導電体(M)層
13が堆積され、通常のリソグラフィー技術とドライエ
ッチング技術で導電体層13を加工する。この結果、ト
レンチ6上に、MFM構造20が形成される。
【0030】トレンチ6上のMFM構造20とそのトレ
ンチ6内のMIS構造10は、シリコン基板1の主面平
面のほぼ同じ面積内を上下に占めている。しかし、MI
S構造10のキャパシタンスの実効面積は上記の通りに
制御することができるので、MFM構造20のキャパシ
タンスの実効面積よりも十分に大きくすることが可能で
ある。
【0031】更に、強誘電体キャパシタは孔121の直
径で決まるので、上部電極とコンタクトとの余裕度を取
るために上部電極となる導電層13を大きくしても、強
誘電体キャパシタは増大しない。
【0032】なお、図1の実施例のMIS構造10は、
二重拡散の差によって短いチャンネル長を作り得るトラ
ンジスタとしての特徴を持っている(第1回固体素子コ
ンファレンス 4−1、Supplement to the Journal of
the Japan Society of Applied Physics Vol.39, 197
0, pp.105-110)。
【0033】また、図1の実施例の構成においては、ト
レンチ6を掘る前にシリコン表面を覆うシリコン酸化層
5を十分に厚くしておくことにより、図1の様にMFM
構造20をトレンチ6上およびシリコン酸化層5上に設
けたとき、この厚い酸化層5上のMFM構造20とシリ
コン基板1とは浮遊容量少なく、良く分離されることに
なる。
【0034】さらに、図1の実施例の構成においては、
-層2の厚みと、トレンチ6の深さを制御することに
よって、トレンチ6下部のMIS構造10のシリコン基
板1側のN-部2が空乏層内に入るようにできるから、
無用のゲート〜ドレイン間容量の増加を防ぐことがで
き、極めて高速な動作が可能となる。
【0035】図2は、本発明の第2の実施例を示す。こ
の第2実施例では、ソースとなるN +シリコン基板21
上にベースとなるP層22がエピタキシャル成長で積層
されている。このP層22内にN-層24とN+層25
が、二重拡散により形成されていてドレインとなってい
る。そして、N+層25上に酸化シリコンの絶縁層26
が積層されている。シリコン基板21の主面側から、絶
縁層26、N+層25、N-層24、P層22とシリコン
基板21の一部を取除いたトレンチ27が形成されてい
る。トレンチ27の側壁および底部の内面上には酸化膜
が形成され、ゲート酸化層28を形成している。図1の
実施例と同じくトレンチ27内には多結晶シリコン等の
導電体29が充填されている。したがって、MIS構造
10が、導電体(M)29、ゲート酸化層(I)28、
およびN+層25、N-層24、P層22、N+シリコン
基板21からなる半導体(S)により形成されている。
トレンチ27を多結晶シリコン等で埋めた上面の平坦部
には、図1と同じMFM構造20が積層されている。こ
の図2に示す第2実施例の構造においては、ドレイン部
の電気的分離が容易で、シリコン表面から電極を取り出
しやすい特徴を有している。
【0036】図3は、本発明の第3の実施例を示す。こ
の実施例はより簡単なMISトランジスタ構造30を持
つ。P型シリコン基板31上に、N+層32が拡散によ
り形成されている。そして、N+層32上には酸化シリ
コンからなる絶縁層33が積層されている。この絶縁層
33からN+層を貫通して、P型シリコン基板31に達
するトレンチ34が形成されている。このトレンチ34
により、N+層32がトレンチ34の左右に分離され、
それぞれドレイン領域35とソース領域36を構成して
いる。そしてトレンチ34の側壁および底面の内面には
ゲート酸化膜37が形成されている。そして、トレンチ
34内に多結晶シリコン等の導電体38が充填されて、
MIS構造30が形成されている。トレンチ27を多結
晶シリコン等で埋めた上面の平坦部に図1と同様にMF
M構造20が形成されている。
【0037】図3の第3実施例の構造でも、MIS構造
30のキャパシタンスの実効面積は、トレンチ34内面
のゲート酸化膜37であり、MFM構造20の実効面積
よりも大きく取られている点は前の実施例と同様であ
る。この実施例では、ドレイン領域がチャンネルが形成
される面より上にあるために、短チャンネル効果が少な
い特徴がある。
【0038】上述した各実施例においては、トレンチの
側壁が、シリコン基板の主面に対して直角ではなく、開
口部が低部より広くなるゆるい角度をなしている。この
トレンチの形成は、シリコン基板1の主面に平行なシリ
コン結晶面(100)と、これに対して図17に示すよ
うな角度をなすシリコン結晶面(111)とを利用し、
これら結晶面の選択エッチング(例えば水酸化カリウム
水溶液を用いて)によって行う。例えば、図18(同図
は主面側斜め上方からみた模式図である。)に、異方性
エッチングを用いてシリコン基板にV溝のトレンチを作
製した例を示す。同図のようにシリコン結晶面(10
0)とシリコン結晶面(111)とがなす角度は54.
7度であり、従って(1/cos54.7°)=1.7
3であるから、トレンチの側壁の面積の主面に対する増
倍率を1.73倍とすることができる。
【0039】また、以下に説明する図6に示される実施
例では、トレンチの側壁がシリコン基板の主面に対して
直角に形成されている。この場合、トレンチの幅をW、
長さをL、深さをDとすると、トレンチの開口部の半導
体基板の主面の面積はWLとなる。トレンチ上のMFM
構造のキャパシタンスの実効面積はこのWLにほぼ等し
い。一方、トレンチの側壁と底部とからなる内面の面積
の合計は(2WD+2LD+WL)となる。したがっ
て、開口部の面積WLに対する比は、(2D/W+2D
/L+1)となる。トレンチ内のMIS構造のキャパシ
タンスの実効面積は、トレンチの側壁と底面からなる内
面の面積にほぼ等しい。この結果、トレンチ内のMIS
構造のキャパシタンスの実効面積は、トレンチ上のMF
M構造のキャパシタンスの実効面積よりも、ほぼ、(2
D/W+2D/L+1)倍だけ大きくすることが可能で
ある。
【0040】次に、図4に示す本発明の第4実施例を説
明する。この実施例では、SOI(silicon on insulat
or)基板を用いている。薄いSOI層上に、MIS構造
とMFM構造を積み重ねる構成にすると、上述の実施例の
様に深いシリコントレンチの形成は困難である。このた
め、MIS構造とMFM構造の中間にMIM(金属−絶
縁体−金属)構造を設けて、MIS構造のキャパシタン
スの実効面積を増大するようにしている。SOI層43
の真中にはチャンネルが形成される領域を構成しその上
にはゲート酸化膜(I)44が積層される。すなわち、
半導体基板41上に、絶縁膜42が積層され、その上に
半導体層(S)43が積層されている。半導体層43の
両側はそれぞれソース領域43aおよびドレイン領域4
3bを形成している。半導体層43の真中はチャンネル
が形成される領域を構成しその上にはゲート酸化膜
(I)44が積層されている。ソース領域43aおよび
ドレイン領域43bの上には、より厚い層間絶縁膜45
が積層されている。ゲート酸化膜44上には、第1導電
体(M)46が貫入するトレンチ(溝)が層間絶縁膜4
5内に設けられている。第1導電体46とゲート酸化膜
44と半導体層43により、MISトランジスタ構造が
形成されている。MISトランジスタ構造上に絶縁膜12
0があり、この絶縁膜120に強誘電体層(F)47を
埋め込む孔121が第1導電体46上部に形成されてお
り、この孔の中に強誘電体層(F)47がある。さらに
その上に第2導電体層(M)48が孔のより大きく形成
されている。
【0041】第1導電体46が貫入する層間絶縁膜45
のトレンチ(溝)の側壁には、MIM(金属−絶縁体−
金属)構造40を形成するための導電体49が、層間絶
縁膜45を介して第1導電体46と対向している。図示
していないが導電体49とソース43aはこの図の外で接
続されている。このMIM構造40による実効面積は層
間絶縁膜45の高さを制御することによって変えること
ができる。このMIM構造40により、MIS構造の実
効キャパシタンスを増加させることができる。
【0042】次に導電体(M)層46を堆積して、通常
のリソグラフィー技術とドライエッチング技術で導電体
層46を加工した後に、絶縁膜120を堆積して、通常
のリソグラフィー技術とドライエッチング技術で強誘電
体を埋め込むための孔121を形成する。次にこの孔1
21に強誘電体を埋め込み、強誘電体上部は絶縁膜と同
じ平面上になるように平坦化された後に導電体(M)層
48が堆積され、通常のリソグラフィー技術とドライエ
ッチング技術で導電体層48を加工する。これによっ
て、MFM構造とMIS構造のキャパシタンス面積は、
シリコン主面上の専有面積が同じであっても、MIS構
造の実効面積をMFM構造の実効面積よりも十分に大き
く取ることが可能である。
【0043】図5aおよび図5bは、本発明の第5実施
例を示す図である。この実施例においては、上述の実施
例とは異なり、シリコン表面に化学処理などによって得
られる微小な凹凸を設けて、MIS構造のキャパシタン
スの実効面積を増加するようにしている。図5bに示す
領域50は、あらかじめシリコン基板60の表面に微小
な大きさの凹凸が設けられて、その上に絶縁膜55を形
成し、その表面積を増加させている。この凹凸が設けら
れた領域50にはシリコンゲートと連結する第1導電体
層56が積層される。次に、レジストを塗布した上でフ
ォトリソグラフィー、ドライエッチングにより、ゲート
積層構造部分を一括して加工する。さらに、ソース、ド
レイン領域以外にソース、ドレイン不純物が入らないよ
うに保護膜をつけた状態でソース、ドレイン用不純物を
注入して、ソース領域51およびドレイン領域52を形
成し、トランジスタ部59を形成する。そして、微小な
凹凸が設けられた上部の第1導電体層56の上面に強誘
電体層57が積層され、さらにその上には第2導電体層
58が積層される。凹凸が設けられたMIS構造は、絶
縁膜55が第1導電体層56と接する面に形成された凹
凸面50により実効面積が増加されている。このため、
有効面積の増加分だけ、ウェハー上の面積を節約するこ
とができる。53および54はソース領域51およびド
レイン領域52へのコンタクトである。
【0044】なお、一般的に、強誘電体の材料のなかに
は半導体中に拡散して入ると、半導体の動作を阻害する
ものがある。このため、強誘電体に接する金属(M)部
あるいは別途強誘電体と半導体の間には、強誘電体材料
の拡散を防止するバリア層を挿入する必要がある場合が
ある。
【0045】図6は、本発明の第6実施例を示す。この
第6実施例においては、N+シリコン半導体基板61の
主面上に、3X1017cm-3のn型不純物を含み、厚み
4.5μmのN-型エピタキシャル層62が形成され
る。N-層62の表面より、ボロンとリンの二重拡散を
用いて、0.6μmの厚みのN+ソース層64と、0.
4μmの厚みのPベース層63が形成される。この二重
拡散中にも形成される酸化膜に、さらに熱酸化処理を加
えて厚み0.5μmの酸化膜65を形成した。
【0046】続いて、表面の酸化膜65の内、トレンチ
(溝)66を形成する部分(幅Wと長さLがそれぞれ
1.0μmの領域)の酸化膜65を除去する。次に、残
部の酸化膜65をマスクとしてリアクティデイオンエッ
チングにより、深さDが4μmを持ち、N-層に達する
トレンチ66をシリコン半導体基板中に形成した。掘ら
れて露呈したトレンチ66の側壁および底部を化学的に
クリーニングしてダメージ層を取除いた後、熱酸化によ
り10nmの厚みのゲート酸化膜67を形成した。
【0047】続いて、CVDにより多結晶シリコン68
を析出して、シリコン基板61の主面上に作られた酸化
シリコンの絶縁膜65の表面まで、トレンチ66内に充
填して平坦化した。
【0048】次に、このトレンチ66内に充填され平坦
化された多結晶シリコン68の上に、第1導電体膜とし
て、二酸化イリジウムと白金の積層膜69をスパッタリ
ング法にて形成した。この形成された積層膜69の厚み
は、合計で約200nmである。
【0049】次に、通常のリソグラフィー技術とドライ
エッチング技術で二酸化イリジウムと白金の積層膜69
を加工した後に、絶縁膜120を堆積して、通常のリソ
グラフィー技術とドライエッチング技術で強誘電体を埋
め込むための孔121を形成する。次にこの孔121に
強誘電体膜71として、SrBi2Ta29膜を、金属
有機物を塗布焼成する方法によって強誘電体71を埋め込
み、強誘電体上部は絶縁膜120と同じ平面上になるよ
うに平坦化された後に第2導電体膜72として、白金を
スパッタリング法にて形成した。膜厚は約150nmで
ある。通常のリソグラフィー技術とドライエッチング技
術で第2導電体膜72を加工した。
【0050】さらに、図7に示すように、層間絶縁層7
3として、酸化シリコンをプラズマCVDにより形成す
る。そして、第2導電体膜72とソース層64とドレイ
ン層(図示しない)に達するコンタクトホール75、7
6を開けて、アルミニウム電極77、78を形成して加
工して完成した。
【0051】図8は、完成したこの実施例の強誘電体ト
ランジスタの上から見た平面図である。トレンチ66の
大きさが点線で示されており、その上部の第2導電体7
2とアルミニウム電極77が示されている。ソース電極
78がその横に示される。この図8の場合は、ドレイン
への接続はチップの底面から取る構成であるため、ドレ
イン電極へのコンタクトは図示しない。
【0052】図9では、ドレイン電極へのドレインコン
タクト79が上面に設けられている。これは、集積回路
などにおいてバイポーラトランジスタの集積回路で使わ
れるコレクタを上面に取り出す方法を用いて、ドレイン
コンタクト79を上面に形成するようにしても良い。そ
の他の構成は図8と同じである。図9から理解されるよ
うに、この実施例の強誘電体トランジスタの専有面積
は、リソグラフィの精度によって決まる無駄の少ないウ
ェハー上の専有面積となる。
【0053】図6の実施例により形成されたMIS構造
のキャパシタンスCIとMFM構造のキャパシタンスCF
の実効面積比は、約17とすることができる。図6の実
施例のプロセスで作製したMFMIS構造の効果を調べ
るため、図12に示される従来例のMFMIS構造をそ
のMFMとMISの実効面積比が1となるようにして作
製した。図10は、本発明のMFMIS構造と従来のMF
MFIS構造のドレイン電流−ゲート電圧(Id−Vg)特
性を測定したグラフである。図10中、(a)と示され
る曲線が図6に示される本実施例のMFMIS構造のI
d−Vg特性であり、(b)と示される曲線が図12に
示される従来例のMFMIS構造のId−Vg特性であ
る。
【0054】曲線(a)の強誘電体の分極によるスレッ
ショルドのずれ(メモリウインドウ幅)イは、曲線
(b)のスレッショルドのずれ(メモリウインドウ幅)
ロより、10倍の大きさを有している。このことによっ
て、MIS構造の専有面積を増加させずに、動作マージ
ンが大きく得られる記憶素子を実現できる。
【0055】図11は、トレンチ深さに対するメモリウ
ィンドウ幅の変化を示すグラフである。この図の横軸は
トレンチの深さを示す。トレンチ深さは、ソースが0.
6μm、ベースが0.4μmの合計1μmを含んでい
る。この図11の本発明の構造の場合Kから理解される
ように、従来構造の場合Lに較べてメモリウインドウ幅
は10倍近く大きい。メモリウインドウのトレンチの深
さに対する依存性は、トレンチ深さ6μm以上におい
て、メモリウインドウの増加の飽和点にほぼ到達する。
【0056】
【発明の効果】上述したように、本発明のMFMISト
ランジスタの構成によれば、MFM構造とMIS構造と
をほぼ同一面積内で上下に積み重ねる構造を有し、か
つ、下のMIS構造にはMISキャパシタンスの実効面
積を増大する手段を有している。このため、本発明のM
FMISトランジスタによれば、メモリセル面積を縮小
し高密度に集積化できる。大集積化のために必要とする
シリコンウェハー上の面積を数分の一とすることが可能
となり、その効果は絶大である。
【0057】しかも、MFM構造において、強誘電体膜
の面積は、上部電極となる第2導電体の面積よりも小さ
い構成としてあるため、MFMキャパシタンスの実効面
積を大きくすることなく上部電極を大きくでき、配線時
の位置合わせに余裕ができ、従来問題となっていた配線
時の位置ずれによるMFM構造の上下の電極の短絡の怖
れを抑えることが可能となる。これにより、メモリセル
全体の面積を増大させることなく実質的に配線精度を向
上させることができ、高密度集積化を進めることが可能
となる。
【0058】また、このMFM構造では、例えば、絶縁
膜に形成された孔に強誘電体が充填された構造を有して
いるため、従来のように強誘電体膜、第1及び第2導電
体の端面を一括してエッチング加工しない。このため、
そのようなエッチング中に削り取られた電極材料(導電
体材料)とレジストの生成物(導電性)が強誘電体の側
壁に付着し、これが原因で側壁においてリーク電流が発
生するということがなく、リーク電流を極力抑えること
が可能となる。
【図面の簡単な説明】
【図1】 本発明の第1実施例によるMFMIS構造を
持つ強誘電体トランジスタの断面図である。
【図2】 本発明の第2実施例によるMFMIS構造を
持つ強誘電体トランジスタの断面図である。
【図3】 本発明の第3実施例によるMFMIS構造を
持つ強誘電体トランジスタの断面図である。
【図4】 本発明の第4実施例によるMFMIS構造を
持つ強誘電体トランジスタの断面図である。
【図5a】 本発明の第5実施例によるMFMIS構造
を持つ強誘電体トランジスタを上から見た平面図であ
る。
【図5b】 本発明の第5実施例によるMFMIS構造
を持つ強誘電体トランジスタを図5aのb−b線で切断
して見た断面図である。
【図6】 本発明の第6実施例によるMFMIS構造を
持つ強誘電体トランジスタの断面図である。
【図7】 本発明の第6実施例によるMFMIS構造を
持つ強誘電体トランジスタの別の断面図である。
【図8】 本発明の第6実施例によるMFMIS構造を
持つ強誘電体トランジスタを上から見た平面図である。
【図9】 本発明の実施例によるMFMIS構造を持つ
強誘電体トランジスタを上から見た平面図である。
【図10】 本発明によるMFMIS構造を持つ強誘電
体トランジスタと従来例のMFMIS構造を持つ強誘電
体トランジスタとのドレイン電流−ゲート電圧特性を示
すグラフである。
【図11】 本発明によるMFMIS構造のメモリウイ
ンドウ幅とトレンチ深さの相関関係を示すグラフであ
る。
【図12】 従来技術のMFMIS構造を持つ強誘電体
トランジスタの断面図である。
【図13】 強誘電体トランジスタの等価回路図であ
る。
【図14】 従来技術のMFMIS構造を持つ強誘電体
トランジスタを上から見た平面図である。
【図15】 従来技術のMFMIS構造を持つ強誘電体
トランジスタの断面図である。
【図16】 従来技術のMFMIS構造を持つ強誘電体
トランジスタの断面図である。
【図17】 シリコン結晶面(100)とシリコン結晶
面(111)の関係を示す図である。
【図18】 シリコン結晶面(100)とシリコン結晶
面(111)からV溝を形成する方法を示す断面図であ
る。
【図19】 従来技術のMFMIS構造を持つ強誘電体
トランジスタの断面図である。
【図20】従来技術のMFMIS構造を持つ強誘電体ト
ランジスタの断面図である。
【符号の説明】
120 絶縁膜 121 孔 6 トレンチ 10 MIS構造 12 強誘電体膜 20 MFM構造 27 トレンチ 34 トレンチ 30 MIS構造 40 MIM構造 43 SOI 47 強誘電体膜 50 凹凸領域 57 強誘電体膜 66 トレンチ 71 強誘電体膜
───────────────────────────────────────────────────── フロントページの続き Fターム(参考) 5F083 FR07 GA09 HA02 HA07 JA17 JA36 JA38 JA43 NA08 PR05 5F101 BA62

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 MFMIS(第2導電体膜―強誘電体膜
    ―第1導電体膜―絶縁体膜―半導体)構造を有するトラ
    ンジスタ型強誘電体不揮発性記憶素子であって、 上下に積み重ねられたMFM(第2導電体膜―強誘電体
    膜―第1導電体膜)構造とMIS(第1導電体膜―絶縁体
    膜―半導体)と、 下の前記MIS構造のキャパシタンスの実効面積をその
    上の前記MFM構造のキャパシタンスの実効面積に比較
    して増大させる手段とを具備するとともに、前記強誘電
    体膜の面積は前記第2導電体膜の面積よりも小さいこと
    を特徴とするトランジスタ型強誘電体不揮発性記憶素
    子。
  2. 【請求項2】 半導体基板と、この半導体基板内に設け
    られたトレンチとを有し、前記MIS構造が前記トレン
    チ内に形成され、前記MFM構造が前記半導体基板の主
    面と平行に前記トレンチ上に積層され、前記増大させる
    手段が前記トレンチであることを特徴とする請求項1記
    載のトランジスタ型強誘電体不揮発性記憶素子。
  3. 【請求項3】 前記MIS構造が前記不揮発性記憶素子
    のMISトランジスタであり、このMISトランジスタ
    のソース、ベース、ドレインの各領域が、前記半導体基
    板内に、下からソース、ベース、ドレインの順に形成さ
    れていて、前記増大させる手段が前記トレンチの内面に
    設けられている前記MISトランジスタのゲート構造で
    あることを特徴とする請求項2記載のトランジスタ型強
    誘電体不揮発性記憶素子。
  4. 【請求項4】 前記MIS構造が前記不揮発性記憶素子
    のMISトランジスタであり、このMISトランジスタ
    のソース、ベース、ドレインの各領域が、前記半導体基
    板内に、下からドレイン、ベース、ソースの順に形成さ
    れていて、前記増大させる手段が前記トレンチの内面に
    設けられている前記MISトランジスタのゲート構造で
    あることを特徴とする請求項2記載のトランジスタ型強
    誘電体不揮発性記憶素子。
  5. 【請求項5】 前記MIS構造が前記不揮発性記憶素子
    のMISトランジスタであり、このMISトランジスタ
    のソースとドレインの各領域が、前記トレンチにより分
    離されていることを特徴とする請求項2記載のトランジ
    スタ型強誘電体不揮発性記憶素子。
  6. 【請求項6】 前記MIS構造が内部に凹凸部を含み、
    この凹凸部が前記増大させる手段を構成し、前記MIS
    構造の上部が平坦でその上に前記MFM構造が積み重ね
    られていることを特徴とする請求項1記載のトランジス
    タ型強誘電体不揮発性記憶素子。
  7. 【請求項7】 前記増大させる手段が、前記MFM構造
    と前記MIS構造の中間に設けられたMIM(金属−絶
    縁体−金属)構造であることを特徴とする請求項1記載
    のトランジスタ型強誘電体不揮発性記憶素子。
  8. 【請求項8】 前記第1導電体膜と前記第2導電体膜と
    の間に絶縁膜を備え、当該絶縁膜は前記第1導電体膜と
    前記第2導電体膜とに通じる孔を備え、当該孔に強誘電
    体が充填されてなる前記強誘電体膜を備えることを特徴
    とする請求項1乃至7の何れかに記載のトランジスタ型
    強誘電体不揮発性記憶素子。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030000727A (ko) * 2001-06-26 2003-01-06 주식회사 하이닉스반도체 강유전체 메모리 소자 제조방법
CN109643720A (zh) * 2016-07-06 2019-04-16 国立研究开发法人产业技术综合研究所 半导体存储元件、其他元件及其制造方法
WO2019188249A1 (ja) * 2018-03-30 2019-10-03 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置及び積和演算装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03270175A (ja) * 1990-03-20 1991-12-02 Oki Electric Ind Co Ltd 半導体不揮発性記憶装置
JPH04118973A (ja) * 1990-09-10 1992-04-20 Fujitsu Ltd 半導体装置の製造方法
JPH09148541A (ja) * 1995-11-29 1997-06-06 Fujitsu Ltd 強誘電体メモリ装置及びその駆動方法
JPH10294431A (ja) * 1997-04-18 1998-11-04 Oki Electric Ind Co Ltd 半導体記憶素子およびその製造方法
JPH1131792A (ja) * 1997-07-14 1999-02-02 Oki Electric Ind Co Ltd 半導体記憶素子およびその製造方法
JP2001068633A (ja) * 1999-08-26 2001-03-16 Handotai Rikougaku Kenkyu Center:Kk 強誘電体不揮発性メモリ

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03270175A (ja) * 1990-03-20 1991-12-02 Oki Electric Ind Co Ltd 半導体不揮発性記憶装置
JPH04118973A (ja) * 1990-09-10 1992-04-20 Fujitsu Ltd 半導体装置の製造方法
JPH09148541A (ja) * 1995-11-29 1997-06-06 Fujitsu Ltd 強誘電体メモリ装置及びその駆動方法
JPH10294431A (ja) * 1997-04-18 1998-11-04 Oki Electric Ind Co Ltd 半導体記憶素子およびその製造方法
JPH1131792A (ja) * 1997-07-14 1999-02-02 Oki Electric Ind Co Ltd 半導体記憶素子およびその製造方法
JP2001068633A (ja) * 1999-08-26 2001-03-16 Handotai Rikougaku Kenkyu Center:Kk 強誘電体不揮発性メモリ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030000727A (ko) * 2001-06-26 2003-01-06 주식회사 하이닉스반도체 강유전체 메모리 소자 제조방법
CN109643720A (zh) * 2016-07-06 2019-04-16 国立研究开发法人产业技术综合研究所 半导体存储元件、其他元件及其制造方法
CN109643720B (zh) * 2016-07-06 2024-01-05 国立研究开发法人产业技术综合研究所 半导体存储元件、其他元件及其制造方法
WO2019188249A1 (ja) * 2018-03-30 2019-10-03 ソニーセミコンダクタソリューションズ株式会社 半導体記憶装置及び積和演算装置
CN111902940A (zh) * 2018-03-30 2020-11-06 索尼半导体解决方案公司 半导体存储装置和乘法累加器

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