JPH03270175A - 半導体不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体不揮発性記憶装置（メモリ）の構造に
関するものである。

（従来の技術） 従来、このような分野の技術としては、例えば“Ｍｏｄ
ｅｒｎ　ＭＯＳ　Ｔｅｃｈｎｏｌｏｇｙ”　Ｄｅ＋ｍ１
ｔｔ　Ｇ、　Ｏｎｇ　Ｐ、２１２〜２１５　　門ｃＧｒ
ａｗ−Ｈｉｌｌ　ＢｏｏｋＣｏｍｐａｎｙに記載される
ものがあった。

即ち、Ｅ！ＦＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｐｒ
ｏｇｒａｍａｂｌｅ　ＲｅａｄＯｎｌｙ　Ｍｅｍｏｒｙ
）は、電気的に浮いているフローティングゲートを有す
る、所謂ＦＡＭＯ３（Ｆｌｏａｔｉｎｇ　ｇａｔｅ＾ｖ
ａｌａｎｃｈｅ　１ｎｊｅｃｔｉｏｎ　ＭＯＳ）構造を
しており、その断面図は第２図のようである。

この図に示すように、Ｓｉ単結晶基板１の表面にソース
拡散層２とドレイン拡散層３を有し、前記Ｓｉ単結晶基
１１表面に形成されたゲート絶縁膜４を介した上部に、
通常ポリシリコンからなるフローティングゲート５を設
け、更に、その上部に眉間絶縁膜６を介してコントロー
ルゲート７を有する。

フローティングゲート５は、絶縁膜４．６．８に周囲を
囲まれ、電気的にフローティングとなっており、該フロ
ーティングゲート５の電位は、コントロールゲート７、
ドレイン拡散層３、ソース拡散１１２のそれぞれとの容
量結合で決定される。

フローティングゲート５に電荷が貯えられていない時は
、前記コントロールゲート７に電位を与えると、前記Ｓ
ｉ単結晶基板表面にチャネル領域９が形成され、ソース
拡散層２、ドレイン拡散層３間に１１流が流れる状態と
なる。ここで、■、はコントロールゲート７に印加され
る電圧、■、はドレイン拡散Ｎ３に印加される電圧、■
、はソース拡散層２に印加される電圧である。

前記フローティングゲート５中に、電荷を存在せしめて
、上記のバイアス条件でも、チャネル領域９が形成され
ないように、フローティングゲート５に電気的に電荷を
注入することを書込みと称するが、ここでは、書込みに
関する説明は割愛する。

前記フローティングゲート５中に電気的に書込まれた電
荷は、前述したように絶縁膜で周囲を囲まれているので
、電源をＯＦＦ　しても、前記電荷は長時間保持される
ことになる。保持される期間は、周囲の絶縁膜（通常は
Ｓｉｎｇが用いられる）が、特別な欠陥を有さない限り
、ｌＯ生年間優に越える性能を持たせることが可能であ
る。従って、ＥＰＭＯ３は電気的にデータ（電荷）を書
込むことができ、かつ、そのデータ（電荷）を１０年間
以上の長期に渡って保持できるという優れた特徴を有す
るデバイスであり、現在、Ｉ　Ｍｂｉｔや４Ｍｂｉｔと
いった大容量メモリが実現され、スケーリング則に従っ
て、今後、更に高集積化が進むものと予想されている。

（発明が解決しようとする課題） しかしながら、上記したように、スケーリング則に従っ
て縮小するということは、前記ゲート絶ｉ！１１９４の
薄膜化により、ゲート長（実効的には、ソース拡散Ｎ２
とドレイン拡散Ｎ３の間隔に相当する）の縮小化が進み
、セルサイズの縮小を図っていくわけであるが、この方
式の縮小には限界が存在する。というのは、前記ゲート
絶縁膜４が通常の酸化膜の場合には、約６０人であり、
それ以下ではダイレクト・トンネリング現象が起こるよ
うになり、書込まれた電荷を本質的に保持できなくなっ
てしまうからである。この限界は、前記ゲート絶縁膜が
他の物質であっても、必ず、存在するものであり、前記
ゲート長の縮小化も、前記ゲート絶縁膜が縮小限界に到
達した時点で、終焉を迎えることになる。

本発明は、以上述べたゲーＮｅ＆！膜とゲート長の縮小
限界が、半導体素子の高集積化を阻害するという問題点
を除去し、高集積化に好適な半導体不揮発性記憶装置を
提供することを目的とする。

（課題を解決するための手段） 本発明は、上記目的を達成するために、半導体不揮発性
記憶装置において、Ｓｉ単結晶基板表面に略垂直な方向
に形成されるソース拡散層と、該ソース拡散層上に形成
され該ソース拡散層とは逆導電型のＳｉ単結晶領域と、
更に、該Ｓｉ単結晶領域の上方に形成され前記ソース拡
散層と同じ導電型のドレイン拡散層と、Ｓｉ単結晶基板
表面に対し略垂直な方向に延び、第１の絶縁膜を介して
形成され、その上部は前記ソース拡散層、Ｓｉ単結晶領
域、ドレイン拡散層よりも上部に形成されるフローティ
ングゲートと、該フローティングゲートに容量結合する
コントロールゲートとを設け、前記コントロールゲート
の電位を選択することにより、前記フローティングゲー
ト、前記第１の絶縁膜を介して前記Ｓｉ単結晶領域内に
チャネル領域が形成され、かつ、チャネル領域の一部も
しくは全部が、前記Ｓｉ単結晶基板表面に対し略垂直に
形成されるようにしたものである。

（作用） 本発明によれば、上記したように、Ｓｉ単結晶基板に対
し、略垂直な方向にソース拡散層、チャネル領域、ドレ
イン拡散層を縦積みし、チャネル電流をＳｉ単結晶基板
の略垂直方向に流すことができるようにしたので、平面
的セルサイズは、ゲート長（ソース・ドレイン間のチャ
ネル領域の幅）に依存することなく、微細加工技術の進
展に従って縮小することができる。

（実施例） 以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第１図は本発明の一実施例を示す半導体不揮発性記憶装
置の断面図である。

図に示すように、Ｓｉ単結晶基板ｌｌ上にソース埋込拡
散層２１を形成し、該ソース埋込拡散層２１上には、該
ソース埋込拡散層２１とは逆導電型のＳｉ単結晶領域２
９を形成し、更に、該Ｓｉ単結晶領域２９上には、ドレ
イン拡散層２２を形成する。そして、前記Ｓｉ単結晶領
＋１ｍ！ｉ２９と前記ドレイン拡散層２２に前記ソース
埋込拡散層２１に到達するような溝（もしくは穴）を形
成し、該溝の内部には、ゲート絶縁膜２３を介してフロ
ーティングゲート２４が形成（充填）される、更に、該
フローティングゲート２４は、前記溝の上方で、眉間絶
縁１１９２６を介してコントロールゲート２５と容量結
合される。リード（Ｒｅａｄ　）は従来法と同様にコン
トロールゲート２５にある電位を与え、フローティング
ゲート２４中に電荷がなければフローティングゲート２
４の電位は、ゲート絶縁Ｍ！２３を介して、Ｓｉ単結晶
領域２９にチャネル領域２８を形成できる電位に上昇す
ることができ、ソース埋込拡散層２１と、ドレイン拡散
Ｊｉｉ２２の間に１を流を流し得る状態にできる。もし
、フローティングゲート２４に、前記チャネル領域２８
の形成を阻止し得るような電荷が貯えられていれば、前
記ソース・ドレイン間に電流は流れず、データが書込ま
れた状態と判定される。データの書込みについても、従
来と何ら変わることなく実施できる。なお、第１図にお
ける２７は酸化膜である。

以上のような、半導体不揮発性メモリの製造方法は種々
考えられるが、例えば、前記ソース埋込拡散層２１と、
前記Ｓｉ単結晶領域２９は、前記Ｓｉ単結晶基４Ｆｉ１
１表面へのイオン注入、アニールに引続いて、エピタキ
シャル成長を用いることにより形成可能であり、また、
前記溝は、しかる後、通常のホトリソグラフィー工程と
エツチング工程を組み合わせることにまり形成可能であ
る。また、前記溝の深さは、前記ソース埋込拡散層２１
近傍に到達する必要があるが、前記ソース埋込拡散層２
１中に入り込だり、更には突き抜けて前記Ｓｉ単結晶基
板１１にまで到達しても差し支えない。

ここで、前記コントロールゲート２５とフローティング
ゲート２４とに着目すると、フローティングゲート２４
の上部はコントロールゲート２５の下方の凹部に位置し
、コントロールゲート２５とフローティジグゲート２４
との対向面積は従来のものに比べて広く形成することが
できる。従って、コントロールゲート２５とフローティ
ングゲート２４間の結合容量を大きくとることができる
。

次いで、前記溝中に充填されたフローティングゲート２
４は、前記溝形成及びゲート絶縁膜２３の形成後に、例
えばポリシリコン成長とエッチバックを組み合わせるこ
とにより形成可能であり、また前記コントロールゲート
２５とフローティングゲート２４との結合容量の増加を
更に図りたい場合には、前記フローティングゲート２４
を縦方向に積層したり、前記溝に前記フローティングゲ
ート２４を完全には埋込まずに、前記層間絶縁ｒ９２６
が、前記溝中にも形成されるようにすることによって、
平面的なセルサイズの犠牲を強いずにそれが可能となる
。

また、前記ドレイン拡散層２２はこの実施例（第１図〉
では、前記溝に接するように形成されているが、第３図
に示すように、前記溝に接しないように形成しても構わ
ない。

第１図の場合には、ソース・ドレイン電流は、前記溝側
壁（こ沿って、略前記Ｓｉ単結晶基板１１に垂直に流れ
るが、第３図の場合には、第１図と同様の前記Ｓｉ単結
晶基板１１に略垂直なチャネル領域２日と、前記Ｓｉ単
結晶領域２９表面に形成される前記Ｓｉ単結晶基板１１
に略水平な領域２８の２つのチャネル領域２８が形成さ
れるので、ソース・ドレイン電流も、それらの２つの領
域を通って流れることになる。

上記実ｍ例においては、ＥＰＲＯＭについて述べてきた
が、近年、提案されているＥＦＲＯＭの発展型とも言え
る拡散層とフローティングゲート間トンネル電流でデー
タ消去を行うフラッシュＥ”ＦＲＯＭにも通用が容易で
あることを付記する。

なお、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない （発明の効果） 以上、詳細に説明したように、本発明によれば、ソース
拡散層、チャネル領域、ドレイン拡散層をＳｉ単結晶基
板に対し、垂直方向に縦積みしたので、平面的セルサイ
ズは、ゲート長（ソース・ドレイン間のチャネル領域の
幅）に依存することなく、微細加工技術の進展に従って
縮小していくことができる。

実際に、従来方法では、ゲート絶縁膜厚の物理的スケー
リング限界６０入に対応したゲート長の限界は、約０．
３μｍ程度と予想されるが、本発明の場合には、ゲート
部の平面的な限界は、ゲート絶縁膜厚の２倍、即ち、０
．０１２μｍに溝部のフローティングゲートの平面的な
サイズを加えた値となり、溝部のサイズは、０．１μｍ
以下にすることも物理的には可能であるので、本発明に
よりゲートサイズ約０．１　ｕｍと、従来法の約３倍も
の高集積半導体素子の実現が可能となる。

【図面の簡単な説明】

第１図は本発明の実施例を示す半導体不揮発性記憶装置
の断面図、第２図は従来の半導体不揮発性記憶装置の断
面図、第３図は本発明の他の実施例を示す半導体不揮発
性記憶装置の断面図である。 １１・・・Ｓｉ単結晶基板、２１・・・ソース埋込拡散
層、２２・・・ドレイン拡散層、２３・・・ゲート絶縁
膜、２４・・・フローティングゲート、２５・・・コン
トロールケート、２６・・・層間絶縁膜、２８・・・チ
ャネル領域、２９・・・Ｓｔ単結晶領域。

Claims (1)

1. 【特許請求の範囲】 （ａ）Ｓｉ単結晶基板表面に略垂直な方向に形成される
   ソース拡散層と、該ソース拡散層上に形成され該ソース
   拡散層とは逆導電型のＳｉ単結晶領域と、更に、該Ｓｉ
   単結晶領域の上方に形成され前記ソース拡散層と同じ導
   電型のドレイン拡散層と、（ｂ）Ｓｉ単結晶基板表面に
   対し略垂直な方向に延び、第１の絶縁膜を介して形成さ
   れ、その上部は前記ソース拡散層、Ｓｉ単結晶領域、ド
   レイン拡散層よりも上部に形成されるフローティングゲ
   ートと、 （ｃ）該フローティングゲートに容量結合するコントロ
   ールゲートとを設け、 （ｄ）前記コントロールゲートの電位を選択することに
   より、前記フローティングゲート、前記第１の絶縁膜を
   介して前記Ｓｉ単結晶領域内にチャネル領域が形成され
   、かつ、チャネル領域の一部もしくは全部が、前記Ｓｉ
   単結晶基板表面に対し略垂直に形成されることを特徴を
   有する半導体不揮発性記憶装置。