KR20000035157A - 불휘발성 반도체 기억 장치, 제조 방법 및 기입 방법 - Google Patents

불휘발성 반도체 기억 장치, 제조 방법 및 기입 방법 Download PDF

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KR20000035157A
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후지와라이치로
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이데이 노부유끼
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Abstract

MONOS형 등의 메모리 셀에 있어서, 양호한 디스터브 특성, 기입 시의 고속성을 유지한 채 동작 전압을 저감한다.
기판 표면에 형성된 반도체의 채널 형성 영역(1a) 상에 게이트 절연막(6)과 게이트 전극(8)이 적층되고, 게이트 절연막(6) 내에 평면적으로 이산화(離散化)된 전하(電荷) 축적 수단(질화막(12) 막 중, 및 톱 절연막과의 계면(界面) 부근의 캐리어 트랩(carrier trap))을 가진다. 게이트 절연막(6)은 산화 실리콘막보다 유전율이 크고, 또한 FN 전기 전도 특성을 나타내는 FN 터널막(10)을 포함한다. 그러므로, 게이트 절연막(6)의 산화 실리콘막 환산(換算) 막 두께를 박막화할 수 있어, 저전압화가 가능하다. 또한, 저전화하는 데는, 예를 들면 게이트 전극(8) 상부에 유전막을 통해 근접하는 풀업(pull-up) 전극과, 이것에 소정 전압을 인가하는 풀업 게이트 바이어스 회로를 설치하고, 용량 결합에 의해 게이트 전극(8)을 승압하면 된다.

Description

불휘발성 반도체 기억 장치, 제조 방법 및 기입 방법 {NONVOLATILE SEMICONDUCTOR MEMORY DEVICE, MANUFACTURING METHOD AND WRITING METHOD THEREOF}
본 발명은 메모리 트랜지스터의 채널 형성 영역과 게이트 전극과의 사이의 게이트 절연막의 내부에, 평면적으로 이산화(離散化)된 전하(電荷) 축적 수단(예를 들면, MONOS형이나 MNOS형에서의 질화막 내의 전하 트랩, 톱 절연막과 질화막과의 계면 근방의 전하 트랩, 또는 소립경(小粒徑) 도전체 등)을 가지며, 당해 전하 축적 수단에 대하여 전하(전자 또는 홀)를 전기적으로 주입하여 축적하고 또는 빼내는 것을 기본 동작으로 하는 불휘발성 반도체 기억 장치와, 그 제조 방법 및 기입 방법에 관한 것이다.
불휘발성 반도체 메모리는 전하를 유지하는 전하 축적 수단(부유(浮遊) 게이트)이 평면적으로 연속된 FG(Floating Gate)형 외에, 전하 축적 수단이 평면적으로 이산화된, 예를 들면 MONOS(Metal-Oxide-Nitride-Oxide Semiconductor)형 등이 있다.
MONOS형 불휘발성 반도체 메모리에서는 전하 유지를 주체적으로 담당하고 있는 질화막〔Six Ny (0＜x＜1, 0＜y＜1)〕막 중 또는 톱 산화막과 질화막과의 계면 캐리어 트랩(carrier trap)이 공간적으로 (즉, 면 방향 및 막 두께 방향으로) 이산화되어 확대되고 있기 때문에, 전하 유지 특성이 터널 절연막 두께 외에, Six Ny막 중의 캐리어 트랩에 포획(捕獲)되는 전하의 에너지적 및 공간적인 분포에 의존한다.
이 터널 절연막에 국소적으로 리크 전류 펄스가 발생한 경우, FG형에서는 많은 전하가 리크 패스를 통해 리크되어 전하 유지 특성이 저하되기 쉬운 데 대하여, MONOS형에서는, 전하 축적 수단이 공간적으로 이산화되어 있기 때문에, 리크 패스 주변의 국소적인 전하가 리크 패스를 통해 국소적으로 리크하는 데 불과해, 기억 소자 전체의 전하 유지 특성이 저하되기 어렵다.
그러므로, MONOS형에서는 터널 절연막의 박막화에 의한 전하 유지 특성의 저하 문제는 FG형만큼 심각하지는 않다. 따라서, 게이트 길이가 매우 짧은 미세 메모리 트랜지스터에서의 터널 절연막의 스케일링성은 MONOS형 쪽이 FG형보다도 우수하다.
상기한 MONOS형 등, 메모리 트랜지스터의 전하 축적 수단이 평행적으로 이산화되어 있는 불휘발성 메모리에 대하여, 비트당의 코스트 저감, 고집적화를 도모하여 대규모의 불휘발성 메모리를 실현하는 데는 1 트랜지스터형의 셀 구조를 실현하는 것이 필수이다.
그러나, 종래의 MONOS형 등의 불휘발성 메모리에서는 메모리 트랜지스터에 선택 트랜지스터를 접속시킨 2트랜지스터형 셀이 주류이고, 현재 1 트랜지스터 셀 기술의 확립을 향해 여러 가지의 검토가 행해지고 있다.
이 1 트랜지스터 셀의 기술 확립을 위해서는, 전하 축적 수단을 포함하는 게이트 절연막을 중심으로 한 디바이스 구조의 최적화 및 신뢰성 향상 외에, 디스터브 특성의 향상이 필요하다. 그리고, MONOS형 불휘발성 메모리의 디스터브 특성을 개선하는 한 방책으로서, 터널 절연막을 통상의 막 두께(1.6nm∼2.0nm)보다 두껍게 설정하는 방향에서 검토가 진행되고 있다.
또, 불휘발성 메모리의 비트당 코스트 저감, 고집적화를 위해서는, 메모리 셀 자체의 미세화에 더하여, 주변 회로의 면적 축소가 필요하다. 이 주변 회로의 면적 축소에서는, 메모리 셀의 미세화에 따르는 신뢰성의 확보, 주변 회로의 회로적인 부담을 저감하는 관점에서, 기입 전압 및 소거 전압의 저전압화가 중요하다. 또한, 최근 한창 개발이 진행되고 있는 시스템 LSI에 있어서도, 로직 회로와의 혼재(混載)의 관점에서 동작 전압의 저전압화는 중요한 과제로 되어 있다.
그런데, 종래의 MONOS형 등, 전하 축적 수단이 평면적으로 이산화된 불휘발성 반도체 메모리에 있어서, 디스터브 특성의 개선을 위해 터널 절연막 두께를 비교적 두껍게 설정한 경우, 이것이 동작 전압의 저감에 한계를 주어버린다.
즉, 종래의 불휘발성 반도체 메모리에서는 터널 절연막 두께를 두껍게 하는 것과, 빠른 동작 속도를 유지한 채 동작 전압을 저감하는 것이 트레이드 오프의 관계에 있고, 이것이 원인으로 디스터브 특성의 개선과 동작 전압의 저감을 동시에 달성할 수 없다고 하는 과제가 있다.
본 발명의 목적은 FG형보다 터널 절연막의 스케일링성이 우수한 MONOS형 등, 평면적으로 이산화된 캐리어 트랩 등에 전하를 축적시켜 기본 동작하는 메모리 셀 어레이에 있어서, 양호한 디스터브 특성을 유지한 채, 동작 전압을 저감 가능한 셀 구조의 불휘발성 반도체 기억 장치와, 그 제조 방법을 제공하는 것이다.
또, 본 발명의 다른 목적은 상기 셀 구조에 대한 적합한 바이어스 설정 수법을 포함하는 불휘발성 반도체 기억 장치의 기입 방법을 제공하는 것이다.
도 1은 제1 실시 형태에 관한 분리 소스선 NOR형 불휘발성 반도체 메모리의 개략 구성을 나타낸 도면.
도 2는 구체적인 셀 배치 패턴의 일예로서, 자기 정합(自己整合) 기술과 사행(蛇行) 소스선을 사용한 미세 NOR형 셀 어레이의 개략 평면도.
도 3은 제1 실시 형태에 관한 MONOS형 메모리 트랜지스터의 소자 구조를 나타낸 단면도.
도 4는 제1 실시 형태에 관한 MONOS형 메모리 트랜지스터의 다른 소자 구조를 나타낸 단면도.
도 5는 제1 실시 형태에 관한 기입 바이어스 전압의 설정 조건예 1을 나타낸 도면.
도 6은 제1 실시 형태에 관한 기입 바이어스 전압의 설정 조건예 2를 나타낸 도면.
도 7은 불휘발성 메모리 트랜지스터의 기입/소거 특성을 나타낸 그래프.
도 8은 제2 실시 형태에 관한 불휘발성 반도체 메모리의 개략 구성을 나타낸 도면.
도 9은 제2 실시 형태에 관한 MONOS형 메모리 트랜지스터의 소자 구조를 나타낸 단면도.
도 10은 제2 실시 형태에 관한 기입 바이어스 전압의 설정 조건을 나타낸 도면.
도 11은 제3 실시 형태에 관한 불휘발성 반도체 메모리의 개략 구성을 나타낸 도면.
도 12는 제4 실시 형태에 관한 불휘발성 반도체 메모리의 개략 구성을 나타낸 도면.
도 13은 제4 실시 형태에 관한 불휘발성 반도체 메모리의 제특성을 나타낸 표.
도 14는 제5 실시 형태에 관한 MONOS형 메모리 트랜지스터의 소자 구조를 나타낸 단면도.
도 15는 제6 실시 형태에 관한 MONOS형 메모리 트랜지스터의 소자 구조를 나타낸 단면도.
도 16은 제7 실시 형태에 관한 MONOS형 메모리 트랜지스터의 소자 구조를 나타낸 단면도.
도 17은 제8 실시 형태에 관한 MONOS형 메모리 트랜지스터의 소자 구조를 나타낸 단면도.
도 18은 제9 실시 형태에 관한 Si 나노 결정형 메모리 트랜지스터의 소자 구조를 나타낸 단면도.
도 19는 제10 실시 형태에 관한 미세 분할 FG형 메모리 트랜지스터의 소자 구조를 나타낸 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1:반도체 기판, 1a, 50a: 채널 형성 영역, 2: 소스 영역, 4: 드레인 영역, 6, 20, 23, 25, 26, 30, 40: 게이트 절연막, 8: 게이트 전극, 10: FN 터널 질화막(FN 터널막), 12: 질화막, 14: 톱 절연막, 16: 유전막, 18: 풀업(pull-up) 전극, 22: 산화 질화막, 24: 완화층, 27: 버퍼층, 32: Si 나노 결정, 34, 44: 산화막, 42: 미세 분할형 플로팅 게이트, 46: 기판, 48: 분리 산화막, 50: 실리콘층, 70: 미세 NOR형 셀 어레이, 71: 소자 분리 영역, 90, 100, 110, 120: 불휘발성 반도체 메모리, 92: 기입 인히비트 전압 공급 회로(기입 인히비트 전압 공급 수단), 94: 비선택 워드선 바이어스 회로(비선택 워드선 바이어스 수단), 102: 풀업 게이트 바이어스 회로(풀업 게이트 바이어스 수단), M11∼M22: 메모리 트랜지스터, S11, ST0 등: 선택 트랜지스터, A∼C: 비선택 셀, S: 선택 셀, PL1 등: 풀업선, BL1 등: 비트선, MBL1 등: 주(主)비트선, SBL: 부(副)비트선, SL1 등: 소스선, MSL: 주소스선, SSL: 부소스선, WL1 등: 워드선, Vth: 스레시홀드 전압.
본 발명에 관한 불휘발성 반도체 기억 장치는, 기판과, 당해 기판 표면에 형성된 반도체의 채널 형성 영역과, 당해 채널 형성 영역 상에 형성된 터널 절연막을 포함하는 게이트 절연막과, 당해 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 절연막 내에 설치되고, 최소한 상기 채널 형성 영역과 대향하는 면 내에서 평면적으로 이산화되어 있는 전하 축적 수단을 가지는 메모리 트랜지스터를 복수, 워드 방향과 비트 방향으로 배치한 불휘발성 반도체 기억 장치로서, 상기 게이트 절연막은 파울러놀드하임(Fowler-Nordheim: FN) 터널링 전기 전도 특성을 나타내고, 산화 실리콘보다 유전률이 큰 재료로 이루어지는 FN 터널막을 포함한다.
이 FN 터널막은, 예를 들면 FN 터널링 전기 전도 특성을 나타내는 질화막, 산화 질화막, 산화 알루미늄막, 5산화 탄탈막 또는 BaSrTiO3(BST)막으로 이루어진다.
FN 터널막은, 예를 들면 성막한 CVD막을 환원성 또는 산화성 가스의 분위기 중에서 열처리를 행함으로써 형성할 수 있다.
상기 게이트 절연막은, 바람직하게는, 상기 FN 터널막과 상기 채널 형성 영역과의 사이에 개재(介在)되어 계면 준위(準位)를 억제하는 완화층을 포함한다.
또, 상기 게이트 절연막은, 바람직하게는, 풀프렌켈(Poole-Frenkel: PF) 전기 전도 특성을 나타내는 질화막, 산화 질화막, 산화 알루미늄막 또는 5산화 탄탈막으로 이루어지는 PF막을 포함하고, 상기 FN 터널막과 상기 PF막과의 사이에 버퍼층을 가진다. 버퍼층은, 예를 들면 FN 터널막의 성막 후에 가열 등에 의해 상층의 PF막의 영향으로, 막질 또는 실효 막 두께 등이 변화하는 것을 방지하는 역할을 완수한다.
바람직하게는, 상기 게이트 전극 또는 게이트 전극에 접속된 배선층(의 최소한 상면)에 유전막을 통해 근접하는 풀업(pull-up) 전극과, 당해 풀업 전극에 소정 전압을 인가하는 풀업 게이트 바이어스 수단을 가진다.
또, 바람직하게는, 복수의 워드선 각각에, 상기 메모리 트랜지스터의 게이트 전극이 복수 접속되고, 상기 풀업 게이트 바이어스 수단과 상기 풀업 전극과의 사이에, 선택 트랜지스터가 접속되고, 당해 풀업 게이트 바이어스 수단은 미리 프리차지(pre-charge)된 상기 워드선을 용량 결합에 의해 승압하는 방향의 전압을, 상기 선택 트랜지스터를 통해 상기 풀업 전극에 공급한다.
본 발명의 불휘발성 반도체 기억 장치의 기입 방법은, 기판과, 당해 기판 표면에 형성된 반도체의 채널 형성 영역과, 당해 채널 형성 영역 상에 설치되고, 파울러놀드하임(FN) 터널링 전기 전도 특성을 나타내고 산화 실리콘보다 유전률이 큰 재료로 이루어지는 FN 터널막을 포함하는 게이트 절연막과, 당해 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 절연막 내에 형성되고, 최소한 상기 채널 형성 영역과 대향하는 면 내에서 평면적으로 이산화되어 있는 전하 축적 수단을 가지는 메모리 트랜지스터를 복수, 워드 방향과 비트 방향으로 배치한 불휘발성 반도체 기억 장치의 기입 방법으로서, 상기 게이트 전극 또는 게이트 전극에 접속된 배선층에 유전막을 통해 근접하는 풀업 전극에 대하여 소정 전압을 인가하여, 게이트 전극의 전위를 올리는 스텝을 포함한다.
바람직하게는, 선택된 상기 메모리 트랜지스터의 게이트 전극에 10V 이하의 프로그램 전압을 인가하는 스텝을 포함한다. 이 프로그램 전압의 인가를 풀업 전극에의 전압 인가 전에 행함으로써, 게이트 전극이 미리 프리차지된 후, 풀업 전극에의 전압 인가에 의해 게이트 전극이 더욱 승압된다.
이와 같은 본 발명에 관한 불휘발성 반도체 기억 장치 및 그 기입 방법은 AND형, DINOR형 등의 비트선이나 소스선이 계층화된 것을 포함하는 NOR형, 또는 NAND형에 적합하다.
또, 본 발명은 비트선 또는 소스선이 사행(蛇行)하여 배선된 미세 NOR형 셀 구성에 적합하다.
또한, 본 발명은 게이트 절연막 내에서 터널 절연막 상에 질화막 또는 산화 질화막을 포함하는 MONOS형 또는 MNOS형 등, 또는 게이트 절연막 내에서 터널 절연막 상에 서로 절연된 소립경 도전체를 포함하는 소립경 도전체형에 적합하다.
이상의 본 발명에 관한 불휘발성 반도체 기억 장치, 그 제조 방법 및 기입 방법에서는, 전하의 수수(授受)를 FN 터널링에 의해 행하는 막(FN 터널막)이 산화 실리콘보다 유전률이 큰 막(예를 들면, FN 질화막, FN 산화 질화막 등)으로 구성되어 있다. FN 질화막은 FN 터널링 전기 전도 특성을 나타내는, 예를 들면 질화 실리콘을 주체로 한 막이다. 통상의 질화 실리콘막은 막 중에 캐리어 트랩이 많고, 풀프렌켈(PF) 전기 전도 특성을 나타내는 것에 대하여, 이 FN 질화막은 막 중의 캐리어 트랩이 적고, 이 때문에 FN 터널링 전기 전도 특성을 나타낸다. FN 터널막으로서는 FN 질화막에 한정되지 않고, 다른 재료로 구성할 수도 있다.
FN 터널막이 FN 질화막, 예를 들면 실리콘으로 이루어지는 경우에, 터널 주입 전계가 일정하다고 가정하면, 질화 실리콘의 비(比)유전률이 산화 실리콘의 약 2배로 높기 때문에, 게이트 절연막의 산화 실리콘막 환산 두께가 작아지고, 그만큼 동작 전압의 저감 여지가 생긴다.
본 발명에서는, 예를 들면 게이트 전극 또는 워드선에 용량 결합하는 풀업 전극의 인가 전압에 따라, 게이트 전극 또는 워드선을 승압할 수 있다. 따라서, 기입 시의 워드선 인가 전압(프로그랩 정압)을 종래보다 저감할 수 있다.
특히, 프로그램 전압과 소거 시의 워드선 인가 전압(소거 전압)이 비대칭인 경우에, 그 높은 쪽의 전압을 낮은 쪽의 전압으로 근접하도록 저전압화하여 동작 전압의 비대칭성을 해소하는 것이 가능하게 된다. 예를 들면, 프로그램 전압이 10V∼12V, 소거 전압이 -7V∼-8V인 경우, 전압이 높은 프로그램 전압을 프로그램 속도를 저하시키지 않고 7V∼8V까지 저전압화할 수 있다. 이에 따라, 동작 속도가 1msec 이하에서, 동작 전압이 10V 이하의 불휘발성 반도체 메모리를 실현할 수 있다. 또, 이 동작 전압의 비대칭성의 해소에 의해, 동작 전압을 생성하기 위한 고전압 발생 회로의 구성을 대폭 간소화할 수 있다.
이 2개의 기술, 즉 터널 절연막의 고유전률화 기술과, 게이트 전압 부스트 기술을 조합하여 사용함으로써, 종래의 동작 전압(프로그램 전압이 10V∼12V, 소거 전압이 -7V∼-8V)을 함께 저감하여, 예를 들면 프로그램 전압이 5V, 소거전압이 -5V 정도인 저전압 구동의 불휘발성 반도체 메모리가 실현 가능하게 된다.
그리고, 기입 시에, 예를 들면 웰에 마이너스 전압을 인가하는 등의 공지된 기술과의 조합에 의해, 5V 이하의 저전압화도 가능하게 된다.
본 발명에 관한 불휘발성 반도체 기억 장치 및 그 기입 방법에서는, 상기 구성에 더하여, 더욱 디스터브 특성을 개선하기 위한 구성을 부가하는 것이 바람직하다.
즉, 본 발명에 관한 불휘발성 반도체 기억 장치에서는, 상기 메모리 트랜지스터가 상기 채널 형성 영역과 접하는 소스 영역과, 당해 소스 영역과 이간(離間)되어 채널 형성 영역과 접하는 드레인 영역을 가지며, 복수의 워드선 각각에, 상기 메모리 트랜지스터의 게이트 전극이 복수 접속되고, 상기 소스 영역 또는 드레인 영역이 상기 워드선과 전기적으로 절연된 상태에서 교차하는 비트 방향의 공통선과 결합되고, 기입 시에 있어서 선택된 워드선에 게이트 전극이 접속된 상기 메모리 트랜지스터의 소스 영역 및/또는 드레인 영역에, 당해 영역이 상기 채널 형성 영역에 대하여 역바이어스로 되는 역바이어스 전압을 상기 공통선을 통해 공급하는 기입 인히비트 전압 공급 수단과, 기입 시에 있어서 비선택 워드선에 상기 채널 형성 영역에 관해 역바이어스로 되는 방향의 전압을 공급하는 비선택 워드선 바이어스 수단을 가진다.
상기 기입 인히비트 전압 공급 수단은, 바람직하게는 상기 역바이어스 전압을 상기 소스 영역 및/또는 드레인 영역에 공급함으로써, 상기 선택 워드선에 접속된 상기 메모리 트랜지스터를 오기입 및/또는 오소거되지 않는 전압으로 바이어스한다.
상기 비선택 워드선 바이어스 수단은, 바람직하게는 상기 역바이어스로 되는 방향의 전압을 상기 비선택 워드선에 공급함으로써, 당해 비선택 워드선에 접속된 상기 메모리 트랜지스터를 오기입 및/또는 오소거되지 않는 전압으로 바이어스한다. 또, 상기 비선택 워드선 바이어스 수단은, 바람직하게는 상기 소스 영역에 관해 상기 게이트 전극을 인히비트 게이트 전압 이하로 바이어스한다.
바람직하게는, 상기 메모리 트랜지스터의 게이트 전극을 상기 채널 형성 영역과 동일 전위로 한 상태에서 상기 역바이어스 전압이 인가될 때에, 상기 소스 영역과 드레인 영역으로부터 채널 형성 영역으로 공핍층(空乏層)이 연장되어 합체(合體)된다.
또, 상기 메모리 트랜지스터의 게이트 길이는 그 게이트 전극을 상기 채널 형성 영역과 동일 전위로 한 상태에서 상기 역바이어스 전압이 인가되고, 상기 소스 영역과 드레인 영역으로부터 채널 형성 영역으로 공핍층이 연장되어 합체될 때의 게이트 길이보다 짧다.
본 발명에 관한 불휘발성 반도체 기억 장치의 기입 방법에서는, 상기 게이트 전극을 워드 방향에서 공통으로 접속하는 복수의 워드선 중 기입 시에 있어서, 선택된 워드선에 게이트 전극이 접속된 메모리 트랜지스터의 소스 영역 및/또는 드레인 영역에, 워드선과 전기적으로 절연된 상태에서 교차하여 소스 영역 또는 드레인 영역에 결합하는 비트 방향의 공통선을 통해, 상기 채널 형성 영역에 대하여 역바이어스로 되는 역바이어스 전압을 인가하고, 기입 시에 있어서, 비선택 워드선에 상기 채널 형성 영역에 관해 역바이어스로 되는 방향의 전압을 인가한다.
상기 역바이어스 전압의 인가에서는, 바람직하게는 상기 소스 영역, 상기 드레인 영역 쌍방에 동일한 전압을 인가한다.
바람직하게는, 선택 워드선에의 프로그램 전압 인가(프리차지), 상기 비선택 워드선에의 전압 인가, 상기 소스 영역 및/또는 드레인 영역에의 상기 역바이어스 전압 인가, 풀업 전극에의 소정 전압 인가의 순으로 행한다.
이상의 본 발명에 관한 불휘발성 반도체 기억 장치 및 그 기입 방법에서는,상기한 바와 같이 동작 전압의 저감 및 비대칭성의 시정, 즉 기입 전압이 소거 전압보다 높은 경우의 기입 전압의 저전압화에 더하여, 예를 들면 비선택 워드선 바이어스 수단에 의해, 비선택 워드선에 접속된 비선택 메모리 트랜지스터의 게이트에 대하여, 채널 형성 영역(예를 들면, 기판, 웰 또는 SOI층 등의 반도체 박막)에 관해 상기 역바이어스로 되는 방향의 전압이 인가되기 때문에, 예를 들면 전자를 빼내는 방향의 기판에 수직의 전계 성분이 감소한다. 그러므로, 선택 워드선에 접속된 비선택 메모리 트랜지스터의 소스 영역 및 드레인 영역에의 기입 인히비트 전압(인히비트 S/D 전압) 범위의 상한이, 예를 들면 종래의 2배 또는 그 이상의 전압치로 되어, 당해 기입 인히비트 전압 범위가 대폭 확대된다.
이 인히비트 S/D 전압 범위의 확대는 FG형과는 반대로, 게이트 길이가 짧을 수록 현저해, MONOS형 등의 전하 축적 수단이 평면적으로 이산화된 불휘발성 메모리 디바이스에 특유한 현상이다. 이 현상은 인히비트 S/D 전압의 인가에 의한 채널 형성 영역의 공핍화의 정도와 관계하여, 인히비트 S/D 전압 범위의 확대에 게이트 전압의 인가가 유효하다. 즉, 전하 축적 수단이 평면적으로 이산화된 불휘발성 메모리 디바이스에 있어서, 게이트 길이가 짧은 미세 게이트 영역에서는, 비선택 워드선을 채널 형성 영역의 전위와 마찬가지로 한다고 하는 전압 설정 하에서 대부분의 채널 형성 영역이 공핍화되어 있고, 전하를 기판측으로 빼내는 전계 성분이 대부분의 채널에서 생기고 있는 것이, 디스터브 마진을 확보할 수 없는 요인이다. 본 열화 현상은 소스 또는 드레인으로부터 공핍층이 채널 형성 영역으로 확대되어 합체했을 때에 특히 현저하다. 그리고, 본 발명에서의 비선택 워드선에의 전압 인가가 이 전계 성분의 감소를 초래한다.
한편, FG형에서는 드레인 또는 소스에 역바이어스 전압을 인가하면, 게이트 길이가 긴 경우에는 부유 게이트와 드레인 또는 소스와의 사이의 전압이 커져, 디스터브 마진이 작다. 게이트 길이가 짧은 경우에는 드레인 또는 소스와 부유 게이트의 커플링비가 커져 부유 게이트의 전압도 드레인 또는 소스 전압 변화에 비례하는 성분이 커져, 디스터브 마진은 오히려 개선된다. 이 개선은 공핍층이 드레인, 소스로부터 채널 형성 영역으로 확대되어 합체한 상태에서 특히 현저하다. 그러므로, 단(短)게이트 길이인 FG형 소자의 비선택 워드선에 역바이어스 전압을 가할 필요가 생기지 않고, 그 결과로서, 당해 역바이어스 전압의 인가는, 장(長)게이트 길이인 FG형 소자의 경우에 유효하다.
따라서, 비선택 워드선에 예를 들면 플러스 전압을 인가하는 것은, 전하 축적 수단이 평면적으로 이산화된 불휘발성 메모리 디바이스에 있어서 특별한 의미가 있고, FG형과 상이한 작용에 의해 기입 디스터브 특성의 향상, 나아가서는 기입의 고속화에 매우 유효하다.
제1 실시 형태
도 1은 본 실시 형태에 관한 분리 소스선 NOR형의 불휘발성 반도체 메모리의 개략 구성을 나타낸 도면이다.
본 예의 불휘발성 메모리 장치(90)에서는, NOR형 메모리 셀 어레이의 각 메모리 셀이 메모리 트랜지스터 1개로 구성되어 있다. 도 1에 나타낸 바와 같이, 메모리 트랜지스터(M11∼M22)가 행렬형으로 배치되고, 이들 트랜지스터 사이가 워드선, 비트선 및 분리 소스선에 의해 배선되어 있다.
즉, 비트선 방향으로 인접하는 메모리 트랜지스터(M11 및 M12)의 각 드레인이 비트선(BL1)에 접속되고, 각 소스가 소스선(SL1)에 접속되어 있다. 마찬가지로, 비트 방향으로 인접하는 메모리 트랜지스터(M21 및 M22)의 각 드레인이 비트선(BL2)에 접속되고, 각 소스가 소스선(SL2)에 접속되어 있다.
또, 워드 방향으로 인접하는 메모리 트랜지스터(M11과 M21)의 각 게이트가 워드선(WL1)에 접속되고, 마찬가지로, 워드 방향으로 인접하는 메모리 트랜지스터(M12와 M22)의 각 게이트가 워드선(WL2)에 접속되어 있다.
메모리 셀 어레이 전체에서는, 이와 같은 셀 배치 및 셀 간 접속이 반복되고 있다.
도 2는 구체적인 셀 배치 패턴의 일예로서, 자기 정합 기술과 사행 소스선을 사용한 미세 NOR형 셀 어레이의 개략 평면도이다.
이 미세 NOR형 셀 어레이(70)에서는, 도시하지 않은 p웰의 표면에 종대형(從帶形)의 트렌치 또는 LOCOS 등 소자 분리 영역(71)이 등간격(等間隔)으로 비트 방향(도 2의 종 방향)으로 배치되어 있다. 소자 분리 영역(71)에 거의 직교(直交)하여, 각 워드선(WLm-2, WLm-1, WLm, WLm+1)이 등간격으로 배선되어 있다. 이 워드선 구조는 후술하는 바와 같이, 터널 절연막, 질화막, 톱 절연막 및 게이트 전극의 적층막으로 구성되어 있다. 특히, 도시하지 않지만, 예를 들면 워드선 상에, 유전막을 통해 동일 패턴의 풀업선이 배선되어 있다.
각 소자 분리 영역의 간격 내의 능동 영역에 있어서, 각 워드선의 이간 스페이스에, 예를 들면 n형 불순물이 고농도로 도입되어 소스 영역과 드레인 영역이 교대로 형성되어 있다. 이 소스 영역과 드레인 영역은 그 크기가 워드 방향(도 2의 횡 방향)으로는 트렌치 또는 LOCOS 등의 소자 분리 영역(71)의 간격만으로 규정되고, 비트 방향으로는 워드선 간격만으로 규정된다. 따라서, 소스 영역과 드레인 영역은 그 크기와 배치의 불균일에 관해 마스크 맞춤의 오차가 거의 도입되지 않기 때문에, 매우 균일하게 형성되어 있다.
각 워드선의 주위는, 사이드 월을 형성할 뿐이며, 소스 영역과 드레인 영역에 대하여, 비트선 접속용의 콘택트공과 소스선 접속용의 콘택트공이 2번의 셀프 얼라인 콘택트 기술을 동시에 전용(轉用)하면서 형성된다. 나아가, 상기 프로세스는 포토마스크가 불필요하게 된다. 따라서, 먼저 설명한 바와 같이 소스 영역과 드레인 영역의 크기나 배치가 균일한 데다, 이에 대하여 2차원적으로 자기 정합하여 형성되는 비트선 또는 소스선 접속용 콘택트공의 크기도 매우 균일하다. 또, 상기 콘택트공은 소스 영역과 드레인 영역의 면적에 대하여, 거의 최대한의 크기를 가지고 있다.
게다가, 톱 방향으로 배선되어 있는 소스선(SLn-1, SLn, SLn+1)은 드레인 영역을 피하면서 소자 분리 영역(71) 상과 소스 영역 상에 사행하여 배치되고, 상기 소스선 접속용 콘택트공을 통해, 하층의 각 소스 영역에 접속되어 있다. 소스선 상에는, 제2 층간 절연막을 통해 비트선(BLn-1, BLn, BLn+1)이 등간격으로 배선되어 있다. 이 비트선은 능동 영역 상부에 위치하고, 비트선 접속용 콘택트공을 통해 하층의 각 드레인 영역에 접속되어 있다.
이와 같은 구성의 셀 패턴에서는, 상기한 바와 같이, 소스 영역과 드레인 영역의 형성이 마스크 맞춤의 영향을 받기 어렵고, 또 비트선 접속용 콘택트공과 소스선 접속용 콘택트공이 2번의 셀프 얼라인 기술을 일괄 전용하여 형성되기 때문에, 콘택트공이 셀 면적 축소의 제한 요소로는 되지 않아, 웨이퍼 프로세스 한계의 최소 선폭 F로 소스 배선 등을 할 수 있고, 나아가 쓸모없는 공간이 거의 없기 때문에, 6F2에 가까운 매우 작은 셀 면적을 실현할 수 있다.
도 3은 본 실시 형태에 관한 MONOS형 메모리 트랜지스터의 소자 구조를 나타낸 단면도이다.
도 3 중, 부호 (1)은 n형 또는 p형의 도전형을 가지는 실리콘 웨이퍼 등의 반도체 기판, (1a)는 채널 형성 영역, (2) 및 (4)는 당해 메모리 트랜지스터의 소스 영역 및 드레인 영역을 나타낸다.
본 발명에서, “채널 형성 영역”이란 표면측 내부에 전자 또는 정공(正孔)이 도전되는 채널이 형성되는 영역을 말한다. 본 예의 “채널 형성 영역”은 반도체 기판(1) 내에서 소스 영역(2) 및 드레인 영역(4)에 끼워진 부분이 해당된다.
소스 영역(2) 및 드레인 영역(4)은 채널 형성 영역(1a)과 역(逆)도전형의 불순물을 고농도로 반도체 기판(1)에 도입함으로써 형성된 도전률이 높은 영역이며, 여러 가지의 형태가 있다. 통상, 소스 영역(2) 및 드레인 영역(4)의 채널 형성 영역(1a)에 면하는 기판 표면 위치에, LDD(Lightly Doped Drain)라고 하는 저농도 불순물 영역을 구비시키는 것이 많다.
채널 형성 영역(1a) 상에는 게이트 절연막(6)을 통해 메모리 트랜지스터의 게이트 전극(8)이 적층되어 있다. 게이트 전극(8)은 일반적으로, p형 또는 n형의 불순물이 고농도로 도입되어 도전화된 폴리 실리콘(doped poly-Si), 또는 doped poly-Si과 고융점 금속 실리사이드와의 적층막으로 이루어진다.
본 실시 형태에서의 게이트 절연막(6)은 하층으로부터 차례로 터널 절연막(10), 질화막(12), 톱 절연막(14)으로 구성되어 있다.
터널 절연막(10)은 FN 터널링 전기 전도 특성을 가지는 질화막(FN 터널 질화막)을 사용한다. 이 FN 터널 질화막은, 예를 들면 JVD(Jet Vapor Deposition)법, 또는 CVD막을 환원성 또는 산화성 가스의 분위기 중에서 가열하여 변질시키는 방법(이하, 가열 FN 터널화법이라고 함)에 의해 제작된 질화 실리콘막, 또는 질화 실리콘을 주체로 한 막(예를 들면, 질화 옥시실리콘막)이다.
통상의 CVD에 의해 제작된 질화 실리콘막이 풀프렌켈형(PF형)의 전기 전도 특성을 나타내는 데 대하여, 이 FN 터널 질화막은 막 중의 캐리어 트랩이 통상의 CVD에 의해 제작된 질화막과 비교하여 저감되어 있기 때문에, 파울러놀드하임형(FN형)의 전기 전도 특성을 나타낸다. 그러므로, 기입에 있어서의 터널 절연막(10)을 통한 전자 전도가 모디파이드 FN 터널링을 이용하여 행해진다.
터널 절연막(FN 터널 질화막)(10)의 막 두께는 사용 용도에 따라 2.0nm에서 5.0nm의 범위 내에서 결정할 수 있고, 여기에서는 3.0nm로 설정되어 있다.
질화막(12)은, 예를 들면 3.0nm의 질화 실리콘(Six Ny (0＜x＜1, 0＜y＜1)막으로 구성되어 있다. 이 질화막은, 예를 들면 감압 CVD(LP-CVD)로 제작되고, 막 중에 캐리어 트랩이 많이 포함되며, 질화막(12)은 PF형의 전기 전도 특성을 나타낸다. 그러므로, 질화막(12)은 그 하층의 터널 절연막(10)과는 막질 및 전기 전도의 메커니즘이 아주 상이한 것으로 된다.
톱 절연막(14)은 질화막(12)과의 계면 근방에 깊은 캐리어 트랩을 고밀도로 형성할 필요가 있고, 그러므로, 예를 들면 성막 후의 질화막을 열산화하여 형성된다. 톱 절연막(14)이 CVD로 형성된 경우에는 열처리에 의해 이 트랩이 형성된다. 톱 절연막(14)의 막 두께는 게이트 전극(8)으로부터의 홀의 주입을 유효하게 저지하여 데이터의 재기입이 가능한 회수의 저하 방지를 도모하기 위해, 최저라도 3.0nm, 바람직하게는 3.5nm 이상이 필요하다.
다음에, 이와 같은 구성의 메모리 트랜지스터의 제조 방법 예를, 게이트 절연막의 성막 공정을 중심으로 간단히 설명한다.
먼저, 기본적인 제조 방법의 대략적인 흐름을 설명하면, 준비한 반도체 기판(1)에 대하여 소자 분리 영역의 형성, 웰의 형성, 스레시홀드 전압 조정용 이온 주입 등을 필요에 따라 행한 후, 반도체 기판(1)의 능동 영역 상에 게이트 절연막(6), 게이트 전극(8)의 적층 패턴을 형성하고, 이와 자기 정합적으로 소스·드레인 영역(2, 4)을 형성하고, 층간 절연막의 성막과 콘택트공의 형성을 행하고, 소스·드레인 전극 형성, 및 필요에 따라 행하는 층간 절연층을 통한 상층 배선의 형성 및 오버코트 성막과 패드 개구 공정 등을 거쳐, 당해 불휘발성 메모리 트랜지스터를 완성시킨다.
상기 게이트 절연막(6)의 형성 공정에서는, 먼저 JVD법 또는 가열 FN 터널화법을 사용하여 FN 터널 질화막(10)을, 예를 들면 3nm 정도 형성한다.
JVD법에서는 Si와 N의 분자 또는 원자를 노즐로부터 진공 중으로 매우 고속으로 방출하고, 이 고속의 분자 또는 원자의 흐름을 실리콘 기판 상으로 유도하여, 예를 들면 질화 옥시실리콘막을 퇴적시킨다.
가열 FN 터널화법에서는 먼저, FN 터널 질화막(10)을 제작하기 전의 처리로서, 반도체 기판(1)을, 예를 들면 NO 분위기 중에서 800℃, 20초 정도 열처리한다. 다음에, 예를 들면, LP-CVD법에 의해 질화 실리콘(SiN)막을 퇴적시킨다. 그 후, 이 CVD막에 대하여, 예를 들면 암모니아(NH3) 가스 분위기 중에서 950℃, 30∼60초의 가열 처리, 계속해서 N2O 가스 분위기 중에서 800∼850℃, 30초∼1분의 가열 처리를 행하고, CVD 성막 직후에는 PF 전도 특성을 나타내는 PF막인 SiN막을 FN 터널막으로 개질시틴다.
이와 같이 하여 제작된 FN 터널 질화막(10) 상에, LP-CVD법으로 질화막(12)을 최종 막 두께가 3.0nm로 되도록, 이보다 좀 두껍게 퇴적한다. 이 CVD는, 예를 들면 디클로로실란(DCS)과 암모니아를 혼합한 도입 가스를 사용하여, 기판 온도 650℃에서 행한다. 여기에서는, 필요에 따라 미리 완성막 표면의 거칠음 증대를 억지하기 위해 바탕면의 전(前)처리(웨이퍼 전처리) 및 성막 조건을 최적화하면 된다. 이 경우, 웨이퍼 전처리를 최적화하고 있지 않으면, 질화 실리콘막의 표면 모폴로지(morphology)가 나빠 정확한 막 두께를 측정할 수 없기 때문에, 이 웨이퍼 전처리를 충분히 최적화하고 나서, 다음의 열산화 공정에서 막을 줄이는 질화 실리콘막의 감소분을 고려한 막 두께 설정을 행한다.
형성한 질화막(12)은 캐리어 트랩수가 많아, PF 전기 전도 특성을 나타낸다.
형성한 질화막(12)의 표면을, 예를 들면 열산화법에 의해 산화하여 톱 절연막(14)을 3.5nm 정도 형성한다. 이 열산화는, 예를 들면 H2O 분위기 중에서 노(爐) 온도 950℃로 행한다. 이에 따라, 트랩 레벨(질화 실리콘의 전도대로부터의 에너지 차)이 2.0eV 이하 정도의 깊은 캐리어 트랩이 약 1∼2×1013cm-2의 밀도로 형성된다. 또, 질화막(12)이 1nm에 대하여 열산화 실리콘막(톱 절연막(14))이 1.6nm 형성되고, 이 비율로 바탕인 질화막 두께가 감소하여, 질화막(12)의 최종 막 두께는 3nm가 된다.
이와 같이 하여 게이트 절연막(6)을 성막한 후에는, 게이트 전극(8)이 되는 막을 성막하고, 이 게이트 전극(8)이 되는 도전막 및 게이트 절연막(6)을, 예를 들면 RIE에 의해 연속해서 에칭한다. 이에 따라, 게이트 전극의 패터닝이 종료되고, 이후에는 상기한 제공정을 거쳐 당해 불휘발성 메모리 트랜지스터를 완성시킨다.
그런데, MONOS형 불휘발성 메모리 트랜지스터의 ONO막(터널 산화막/질화막/톱 산화막) 중 터널 산화막을, 예를 들면 3nm 정도까지 후막화(厚膜化)한 경우, 지금까지의 ONO막의 막 두께 사양(仕樣)의 전형치는 3.0/5.0/3.5nm였다. 이 ONO막 두께는 산화 실리콘막 환산치로 9nm가 된다.
이에 대하여, 본 실시 형태에 관한 MONOS형 불휘발성 메모리 트랜지스터는 터널 절연막(10)에 FN 터널 질화막을 사용함으로써, 중간의 질화막(12)을 보다 얇게 할 수 있는 이점이 있다. 즉, 게이트 절연막(6)의 막 두께 사양을, 예를 들면 FN 터널 질화막/질화막/톱 산화막=3.0/3.0/3.5nm로 할 수 있다. 이 경우, 질화 실리콘의 비(比)유전막률이 산화 실리콘의 약 2배이기 때문에, 산화 실리콘막 환산치를 6.5nm로, 지금까지보다 30% 가까이 작게 할 수 있다. 이는 터널 절연막(10)에 FN 터널 질화막을 사용하면, 터널 절연막(10)의 막 중 또는 터널 절연막(10)과 질화막(12)과의 계면에서의 캐리어 트랩수가 격감되므로, 질화막(12)과 톱 절연막(14)과의 계면 부근에 형성된 깊은 캐리어 트랩이 전하 축적용으로서 지금까지 이상으로 유효하게 이용되기 때문이라고 생각된다.
이와 같이, 본 실시 형태에서는 종래 1.6nm∼2.0nm 정도가 일반적이었던 터널 절연막(10)의 막 두께를 비교적 두껍게 설정하여, 디스터브 특성을 개선한 데다, 터널 절연막(10)에 FN 터널 질화막을 사용함으로써 게이트 절연막(6)의 실효 막 두께를 저감하고, 이 결과, 터널 절연막의 후막화와 동작 전압의 저전압화의 양립이 가능하게 되어 있다.
또, 도 3과 상이한 개념으로서 FN 터널 질화막을 직접 열산화하여 톱 절연막을 형성하는 방법도 존재하며, 그 구조를 도 4에 나타냈다.
도 4에 나타낸 불휘발성 메모리 트랜지스터는 그 게이트 절연막(25)이 LP-CVD에 의해 퇴적된 PF 전기 전도 특성을 나타내는 질화막(12)을 생략하고, 톱 절연막(14)을 FN 터널 질화막(10) 상에 직접 형성하고 있다.
FN 터널 질화막(10)은 막 중의 캐리어 트랩 밀도가 PF막과 비교하면 상대적으로 낮으므로, 톱 절연막(14)과의 계면에 형성된 캐리어 트랩이 주로 전하 유지를 담당한다. 이 전하 유지용 캐리어 트랩수가 충분한 경우, 앞서의 실시 형태에서 3 nm 정도까지 박막화한 PF막 두께를 0, 즉 생략하는 것이 가능하다.
도 4에 나타낸 불휘발성 메모리 트랜지스터는 PF막(질화막(12) 또는 산화 질화막(22))을 생략했을 뿐, 도 3의 경우보다 더욱 저전압 동작이 가능하다.
본 실시 형태에서는 더욱 디스터브 특성을 개선하기 위한 수단으로서, 도 1에 나타낸 바와 같이, 비트 방향의 공통선에 접속되고, 비선택 메모리 트랜지스터의 소스 영역(2) 및/또는 드레인 영역(4)(도 3)에 역바이어스 전압을 인가하는 기입 인히비트 전압 공급 회로(92)와, 워드선에 접속되고, 비선택 셀의 게이트 전극(8)에 채널 형성 영역(1a)에 관해 역바이어스로 되는 전압을 인가하는 비선택 워드선 바이어스 회로(94)를 가진다.
여기에서, “공통선”이란 비트 방향(열(列) 방향)의 복수의 메모리 트랜지스터 사이에서 소스 영역 또는 드레인 영역을 공통으로 직접 접속하거나, 용량 결합하는 선을 말하며, 예를 들면 비트선이나 소스선 외에, 이른바 부스터 플레이트 등이 해당된다. 도 1은 공통선이 비트선 및 소스선인 경우이다.
또,“역바이어스”란 소스 영역 또는 드레인 영역과, 채널 형성 영역이 형성되는 반도체 기판 또는 반도체층의 벌크 영역과의 사이에 형성되는 pn 접합을 역바이어스하는 방향의 전압을 말한다.
또한, “채널 형성 영역에 관해 역바이어스로 되는 방향”이란 채널 형성 영역의 전위를 기준으로 한 전압 인가가 플러스측이거나 마이너스측의 방향을 말한다. 구체적으로는, 채널 형성 영역의 도전형이 p형인 경우의 당해 방향은 플러스측, n형인 경우의 당해 방향은 마이너스측이 된다.
이들 기입 인히비트 전압 공급 회로(92) 및 비선택 워드선 바이어스 회로(94)는 선택 셀의 프로그램에 앞서 비선택 메모리 트랜지스터의 게이트 전극(8), 소스 영역(2) 및 드레인 영역(4)에 소정 전압을 인가함으로써, 특히 도 1의 비선택 셀 A, B의 오기입 또는 오소거를 방지하고, 프로그램 디스터브 마진의 대폭 개선을 행하는 것이다.
다음에, 이와 같은 구성의 불휘발성 메모리의 기입 동작에 대하여 설명한다.
여기에서, 도 1에 나타낸 바와 같이, 선택 셀 S와의 접속 관계에 의해 비선택 셀 A∼C를 정의한다. 즉, 선택 셀 S와 동일 선택 워드선(WL1)에 접속된 비선택의 셀을 A, 비선택 워드선(WL2)에 접속된 셀로서, 선택 셀 S와 동일 선택 소스선(SL1) 및 선택 비트선(BL1)에 접속된 비선택의 셀을 C, 선택 워드선(WL2)에 접속되고, 비선택 소스선(SL2) 및 비선택 비트선(BL2)에 접속된 비선택의 셀을 B로 정의한다.
도 5에, 이 4종류의 셀에 대한 기입 바이어스 전압의 설정 조건 예 1을 나타냈다.
선택 셀 S에 데이터를 기입할 때, 먼저 비선택 워드선 바이어스 회로(94)에 의해, 비선택 워드선(WL2)에 기판 전위 0V인 때에는 소정의 전압, 예를 들면 2.5V를 인가한다. 또, 기입 인히비트 전압 공급 회로(92)에 의해, 비선택 소스선(SL2) 및 비선택 비트선(BL2)에 기판 전위 0V인 때에는 소정의 역바이이서 전압, 예를 들면 4V를 인가한다. 이 때, 선택 소스선(SL1) 및 선택 비트선(BL1)은 접지 전위 0V로 유지한다.
이 상태에서, 선택 셀 S가 접속된 워드선(WL1)에 프로그램 전압(예를 들면, 7V)을 인가한다. 이에 따라, 선택 셀 S를 구성하는 메모리 트랜지스터(M11)의 게이트 전극의 전위가 8V 정도로 상승된다.
도 6에 바이어스 전압의 설정 조건 예 2를 나타냈다.
이 바이어스 설정 조건 예 2에서는, 웰에 마이너스 전압을 인가함으로써, 상기 도 5의 경우와 게이트 절연막에 이러한 전계를 마찬가지로 하면서도 게이트 인가 전압을 저감한다.
상기한 도 5에서는 웰 전압을 0V로 했지만, 도 6에서는 웰에의 인가 전압을 마이너스 전압, 예를 들면 -3.5V로 한다. 따라서, 게이트 전극(선택 워드선(WL1))에의 인가 전압을 7V에서 3.5V까지 저감할 수 있다. 그리고, 선택 워드선(WL1)에의 인가 전압이 반감됨에 따라, 선택 비트선(BL1) 및 선택 소스선(SL1)을 웰과 동일한 -3.5V로, 또 디스터브 방지를 위한 비선택 비트선(BL2) 및 비선택 소스선(SL2)에의 인가 전압을 0.5V로, 비선택 워드선(WL2)의 인가 전압을 -1.0V로 각각 내린다.
이상으로부터, 웰에 마이너스 전압을 인가함으로써 기입 시의 동작 전압을 절대치가 3.5V인 낮은 플러스 마이너스 전원으로부터 공급하는 것이 가능하게 된다.
도 7은 터널 절연막에 산화 실리콘막을 사용한 경우의 불휘발성 메모리 트랜지스터의 기입/소거 특성을 나타낸 그래프이다.
도 7에서, 기입 종료를 스레시홀드 전압 Vth가 2V 이상이라고 정의하면, 기입 시간은 워드선 인가 전압 12V에서 0.2msec, 워드선 인가 전압 10V에서 약 20msec가 되며, 워드선 인가 전압 7V에서는 10sec라도 기입은 종료되지 않는다.
그런데, 본 실시 형태의 기입에서는, 워드선 전위가 7V라고 해도, 전술한 바와 같이 터널 절연막(10)에 FN 질화막을 사용했기 때문에 게이트 절연막(6)의 산화 실리콘막 환산치가 종래보다 대폭 저감되어 있는 것이 도 7의 경우와 상이하다. 그러므로, 본 실시 형태의 기입에 있어서, 워드선 인가 전압 7V는 FN 질화막 내의 터널 전계를 10∼12MV/cm로 하면, 종래의 워드선 인가 전압 11∼11.5V 상당이 된다.
따라서, 본 실시 형태의 기입에서는 도 7에서, 워드선 인가 전압 7V에서, 1∼2msec의 고속 기입이 달성되는 것을 알 수 있다.
즉, 워드선 인가 전압 7V에서, 선택 셀 S의 메모리 트랜지스터(M11)의 전하 축적 수단(캐리어 트랩)에 반도체 기판(1)의 채널 형성 영역(1a) 전면(全面)으로부터 전하가 FN 터널 질화막(10)을 통해 FN 터널링 주입되어, 그 스레시홀드 전압 Vth가 변화하여 데이터가 기입된다.
이와 같이, 본 실시 형태에서는, 동일한 기입 속도를 유지하면서 기입 전압을 종래의 11V∼12V 정도에서 7V로 저감할 수 있다.
한편, 동일한 이유에 의해, 본 실시 형태에서는 종래와 동일 속도로 데이터를 소거할 수 있는 워드선 인가 전압(소거 전압)의 절대치를 종래보다 낮게 할 수 있다.
즉, 소거 전압을 종래의 -7V 정도에서, -5V로 저감할 수 있다. 이 경우, 본 실시 형태에서는 게이트 절연막이 실효적으로 종래보다 얇으므로, 동일 소거 전압을 인가해도 소거 속도는 대폭 향상된다.
이 기입 방법에서는, 비선택 워드선(WL2)에, 예를 들면 플러스 전압을 인가함으로써, 비선택 셀 B의 디스터브 마진이 확대되어, 이 비선택 셀 B가 오기입 또는 오소거되지 않는다.
또, 비선택 비트선(BL2) 및 비선택 소스선(SL2)에 역바이어스 전압을 인가함으로써, 선택 워드선(WL1)의 프로그램 전압의 인가로 비선택 셀 A가 기입 상태로 되는 것을 방지할 수 있는 동시에, 비선택 셀 B가 오기입(및 오소거)되지 않는다. 이 때의 바이어스 전압 인가의 순서는, 전술한 바와 같이 비선택 워드선에의 전압 인가, 역바이어스 전압 인가, 프로그램 전압 인가의 순으로 행하면, 비선택 셀 B가 디스터브를 받기 어려워 바람직하다.
또한, 본 실시 형태에서 선택 워드선 WL의 인가 전압이, 예를 들면 12V에서 7V 정도로 저감되어 있는 것은, 비선택 셀 A, B의 디스터브 방지에 유리하게 된다고 하는 효과도 있다.
이상은, 디스터브 방지에 대하여 설명해 왔지만, 이 밖에, 소스 및 드레인을 역바이어스할 때에 내압(접합 내압)에 문제는 없는가를 조사하고, 또 주요 디바이스 특성에 대해서도 확인해 둘 필요가 있다.
〔메모리 트랜지스터의 내압〕
게이트 전압 0V인 경우의 전류-전압 특성에 대하여 기입 상태 및 소거 상태 양자의 경우에 대하여 검토했다.
이 결과, 접합의 항복 전압은 약 10V로, 기입 상태, 소거 상태에 의존하지 않는 것을 알았다. 그러나, 3V∼5V 부근의 서브브레이크 다운 영역에서의 상승 전압은 기입 상태와 소거 상태에서 상이한 것을 알았다.
기입 상태에서의 전류-전압 특성의 게이트 전압 의존성에 대하여 검토했다. 항복 전압은 게이트 전압 의존성을 나타내지 않고, 서브브레이크 다운 영역에서의 상승 전압은 게이트 전압 의존성을 나타냈다. 서브브레이크 다운 영역은 게이트 에지부의 드레인/소스 영역 표면에서의 밴드 간 터널 현상에 기인하고 있다고 추정되지만, 전류 레벨이 작기 때문에, 여기에서는 문제 되지 않는다고 생각된다. 또, 약 10V의 항복 전압도 소스·드레인 인가 전압(인히비트 S/D 전압)의 상한이 7V 정도에서 충분히 마진을 취할 수 있기 때문에, 인히비트 특성에 직접적으로 영향을 미치는 일은 없다고 생각된다.
이상으로부터, 0.18㎛ MONOS형 메모리 트랜지스터에 있어서, 그 접합 내압은 프로그램 디스터브 특성의 제한 요인으로는 되지 않는 것을 알았다.
〔주요 디바이스 특성〕
기입 상태, 소거 상태에서의 전류-전압 특성을 검토했다.
게이트 전압 0V인 경우, 드레인 전압 1.5V에서의 비선택 셀의 전류치는 약 1nA였다. 이 경우의 독출 전류는 10μA 이상이기 때문에, 비선택 셀의 오독출이 생기는 일은 없다고 생각된다. 따라서, 게이트 길이 0.18㎛인 MONOS형 메모리 트랜지스터에서 독출 시의 펀치스루(punch-through) 내압의 마진은 충분히 있는 것을 알았다. 또, 게이트 전압 1.5V에서의 리드 디스터브 특성도 평가했지만, 3×108sec 이상의 독출 시간이 가능했다.
기입 조건(프로그램 전압: 7V, 프로그램 시간: 1msec), 소거 조건(소거 시 게이트 전압: -5V, 소거 시간: 100msec)에서의 데이터 재기입 특성을 검토했다. 데이터 재기입 회수는, 캐리어 트랩이 공간적으로 이산화되어 있기 때문에 양호하여, 1×106회를 만족시키는 것을 알았다. 또, 데이터 유지 특성은 1×106회의 데이터 재기입 후에 85℃, 10년을 만족시켰다.
이상으로부터, 0.18㎛ 세대의 MONOS형 불휘발성 메모리 트랜지스터로서 충분한 특성이 얻어지고 있는 것을 확인할 수 있었다.
본 실시 형태에서는, 터널 절연막에 FN 터널 질화막을 사용함으로써, 워드선 인가 전압(프로그램 전압 및 소거 전압)을 종래보다 대폭 저감한 전압 레벨에서 대칭으로 할 수 있고, 그 결과, 동작 전압 발생 회로의 구성을 간소하게 할 수 있다.
또, FN 터널 질화막은 데이터 재기입 후의 결함 형성에 따르는 리크 전류(SILC)가 산화막과 비교하여 재료 물성적으로 저감되기 때문에, 기입 소거의 반복 특성(엔듀런스(endurance) 특성)이 향상된다. 이 엔듀런스 특성은 터널 절연막의 막 두께가 비교적 두꺼운 것 자체라도 이미 향상되어 있다. 왜냐 하면, 비교적 두꺼운 터널 절연막에 의해 전하 축적 수단에의 홀의 주입이 억제되고, 그 결과 홀에 의한 터널 절연막의 열화가 억제되어 있기 때문이다.
또한, 데이터 재기입 후의 데이터 유지 특성, 디스터브 특성의 신뢰성이 향상되어 있다.
특히, 본 실시 형태에서는, 비선택 워드선에 예를 들면 플러스의 바이어스 전압을 인가함으로써, 비선택 워드선, 비선택 비트선 쌍방에 접속된 비선택 셀 B의 인히비트 S/D 전압의 상한을 올리고, 프로그램 디스터브 마진을 크게 할 수 있는 것을 0.18㎛ 세대의 MONOS형 불휘발성 메모리에서 실험적으로 확인할 수 있었다. 이 효과의 게이트 길이 의존성도 조사한 결과, 게이트 길이가 0.2㎛보다 짧은 영역에서 특히 현저했다. 이 개선 효과는 게이트 전압 0V인 종래의 경우에서는 채널 형성 영역이 역바이어스 전압에 의해 공핍화되고, 트랜지스터의 채널 형성 영역에서 ONO막 내의 유지 전하가 기판측으로 빠지는 방향의 전계 성분이 증대되고 있으며, 이를 게이트 전압을 채널 형성 영역에 대하여 역바이어스 방향(본 실시 형태에서는 , 플러스 방향)으로 바이어스하는 전압의 인가에 의해 저감하고 있다. 이 인히비트 S/D 전압의 상한을 올리는 것은, 이에 따라 동일 비선택 비트선에 접속된 비선택 셀 A의 프로그랩 디스터브 마진을 확대하는 것도 알았다. 또, 트랜지스터의 접합 내압을 실험적으로 검토한 결과, 트랜지스터의 접합 내압은 인히비트 S/D 전압보다 크고, 프로그램 인히비트 특성의 제한 요인으로는 되지 않는 것을 알았다. 주용 디스크 특성에의 영향이 없는 것도 확인했다. 이들 프로그램 디스터브 마진의 확대를 나타내는 데이터는 0.18㎛ 세대 이후의 게이트 길이의 MONOS형 메모리 트랜지스터에도 그 원리로부터 적용할 수 있다.
이와 같은 프로그램 디스터브 마진의 확대에 의해, 메모리 셀의 트랜지스터수를 단일로 한 1 트랜지스터의 실현이 용이화된다. 이 실현을 위해서는, 디스터브 마진의 확대 외에, 메모리 트랜지스터의 스레시홀드 전압을 공핍층이 되지 않는 인핸스먼트(enhancement)형 메모리 셀로 할 필요가 있지만, 프로그램 전압의 증대 여지가 발생함으로써, 동일 프로그램 속도라면 터널막 두께를 두껍게 할 수 있고, 이에 따라 소거 특성에 있어서, 스레시홀드 전압이 공핍층으로 되기 어렵고, 인핸스먼트로 포화(飽和)되는 메모리 특성이 얻어져, 이 면에서도 1 트랜지스터 셀이 실현되기 쉽게 되었다.
1 트랜지스터 셀에서는, 선택 트랜지스터를 메모리 셀마다 배치할 필요가 없어, 셀 면적의 축소, 나아가서는 칩 면적의 축소에 의한 코스트 저감, 대용량화가 도모된다. 이 결과, FG형 불휘발성 메모리의 NOR형, AND형, NAND형 또는 DINOR형 등과 동일한 셀 면적의 대용량 MONOS형 불휘발성 메모리를 저코스트로 실현하는 것이 가능하게 되었다.
그리고, 본 예에서의 기입 인히비트 전압 공급 회로는 소스 영역을 역바이어스한 상태에서 정보의 독출을 행함으로써, 실효적으로 인핸스먼트 동작시킬 때에 사용하는 것도 가능하다.
이상으로부터, 본 실시 형태에서는 저전압 동작의 1 트랜지스터 셀이 용이하게 실현 가능하게 되었다.
제2 실시 형태
도 8은 본 실시 형태에 관한 불휘발성 반도체 메모리의 개략 구성을 나타낸 도면이다.
본 예의 불휘발성 메모리 장치(100)는 그 각 메모리 셀이 분리 소스선 NOR형의 1 트랜지스터 셀 구성인 것, 소스선이 사행한 미세 NOR형의 메모리 셀 어레이 패턴(도 2)을 적합하게 적용할 수 있는 것, 및 각 메모리 셀에 대한 워드선, 비트선 및 분리 소스선의 접속 관계는 제1 실시 형태와 동일하다.
본 실시 형태에서는 상세는 후술하지만, 각 메모리 트랜지스터의 게이트 전극 상에 유전막을 통해 풀업 전극이 형성되어 있다.
각 메모리 트랜지스터의 풀업 전극은, 예를 들면 워드 방향으로 배선된 풀업선에 공통으로 접속되어 있다.
워드 방향으로 인접하는 메모리 트랜지스터(M11과 M21)의 각 풀업 전극이 풀업선(PL1)에 접속되고, 마찬가지로 워드선 방향으로 인접하는 메모리 트랜지스터(M12와 M22)의 각 풀업 전극이 풀업선(PL2)에 접속되어 있다.
풀업선(PL1, PL2, …)에, 공통의 선택 트랜지스터(ST0)를 통해 풀업 게이트 바이어스 회로(102)가 접속되어 있다. 풀업 게이트 바이어스 회로(102)는 기입 시에 워드선을 소정의 전위까지 승압하기 위한 회로이며, 이에 따라 기입 시에 선택된 워드선에 미리 인가하는 기입 전압(이하, 프로그램 전압 또는 프리차지 전압이라고도 함)을 저감할 수 있다.
이 제어에서는, 프로그램 전압의 인가 후에 워드선을 전위적으로 부유 상태로 할 필요가 있다. 그러므로, 각 워드선(WL1, WL2, …)은 선택 트랜지스터(ST1, ST2, …)를 통해 도시하지 않은 워드선 선택 회로(로 디코더)에 접속되어 있다.
도 9는 본 실시 형태에 관한 MONOS형 메모리 트랜지스터의 소자 구조를 나타내는 단면도이다.
본 실시 형태의 MONOS형 불휘발성 메모리 트랜지스터가 반도체 기판(1), 소스 영역(2), 드레인 영역(4), 게이트 절연막(6), 채널 형성 영역(1a), 터널 절연막(FN 터널 질화막)(10), 톱 절연막(14), 게이트 전극(8)을 가지는 것은 제1 실시 형태와 동일하다.
본 실시 형태에서는, 게이트 전극(8) 상에 유전막(16)을 통해 풀업 전극(18)이 적층되어 있다.
유전막(16)은 HTO(High temperature chemical vapor deposited Oxide)막 또는 CVD-SiO2막으로 이루어지고, 그 막 두께는 예를 들면 10nm 정도이다.
풀업 전극(18)은 일반적으로, doped poly-Si, 또는 dopes poly-Si과 고융점 금속 실리사이드와의 적층막으로 이루어진다.
이 불휘발성 메모리 트랜지스터의 제조 방법은 톱 절연막(14)을 성막할 때까지는 제1 실시 형태와 동일하다.
본 실시 형태에서는 그 후, 톱 절연막(14) 상에 유전막(16)을 HT-CVD 또는 LP-CVD에 의해, 계속해서 풀업 전극(18)이 되는 막을 예를 들면 LP-CVD에 의해 각각 소정막 두께만큼 성막한다,
그리고, 이 유전막(16) 및 풀업 전극(18)이 되는 막을 바탕인 톱 절연막(14), 질화막(12) 및 FN 터널 질화막(10)과 함께, 예를 들면 RIE에 의해 연속하여 에칭한다.
이에 따라, 게이트 전극 및 풀업 전극의 패터닝이 종료되고, 이후에는 제1 실시 형태와 동일한 제공정을 거쳐 당해 불휘발성 메모리 트랜지스터를 완성시킨다.
다음에, 기입 동작에 대하여 설명한다.
도 10에 제1 실시 형태와 마찬가지로 정의한 4종류의 셀에 대한 기입 바이어스 전압의 설정 조건을 나타냈다.
선택 셀 S에 데이터를 기입한 경우, 먼저 선택 비트선(BL1)과 선택 소스선(SL1)을 로 레벨의 전압, 예를 들면 접지 전위 0V로 유지하고, 그 밖의 비선택 비트선(BL2) 및 소스선(SL2)에 하이 레벨의 전압, 예를 들면 4V를 설정한다. 또, 비선택의 워드선(WL2)에 기판 전위가 0V인 때에는 소정의 전압, 예를 들면 2.5V를 인가한다.
이 상태에서, 선택 셀 S가 접속된 워드선(WL1)에 선택 트랜지스터(ST1)를 통해 10V 이하의 전압, 예를 들면 5V를 인가하여 선택 워드선(WL1)을 프리차지한다. 그러므로, 선택 셀 S를 구성하는 메모리 트랜지스터(M11)의 게이트 전극의 전위가 5V 정도로 상승하지만, 이 전위에서는 충분한 기입이 행해지지 않는다.
다음에, 선택 워드선(WL1)에 접속된 선택 트랜지스터(ST1)가 오프되어, 선택 워드선(WL1)이 전기적으로 부유 상태로 된다.
그리고, 이번에는 풀업선이 접속된 선택 트랜지스터(ST0)를 온시키고, 풀업 게이트 바이어스 회로(102)에 의해, 선택 셀 S가 접속된 풀업선(PL1)에 10V 이하의 소정 전압, 예를 들면 5V를 인가한다.
이에 따라, 선택 워드선(WL1)이 기입 가능한 전압까지 승압된다. 이 승압 후의 최종적인 워드선 전위 Vw는 다음 수학식으로 표현된다.
Vw=Vpc+C×Vpull …(1)
여기에서, Vpc는 워드선의 프리차지 전압, C는 풀업 전극과 워드선과의 용량 결합비, Vpull은 풀업 전극의 인가 전압(풀업 전압)을 나타낸다.
상기 예에서는, 프리차지 전압 Vpc 및 풀업 전압 Vpull은 모두 5V이다. 여기에서, 용량 결합비 C를 0.6이라고 하면, 상기 수학식 1로부터, 승압 후의 워드선 전위 Vw는 8V가 된다. 이 워드선 단위 Vw:8V는 제1 실시 형태와 마찬가지로 터널 절연막이 산화 실리콘으로 이루어지는 경우의 워드선 인가 전압 11∼11.5V에 상당한다(도 7).
그 결과, 선택 셀 S의 메모리 트랜지스터(M11)의 전하 축적 수단(캐리어 트랩)에 반도체 기판(1)의 채널 형성 영역(1a) 전면으로부터 전하가 FN 터널 질화막(10)을 통해 FN 터널링 주입되고, 그 스레시홀드 전압 Vth가 변화하여 데이터가 기입된다.
이와 같이, 본 실시 형태의 기입에서는 워드선 인가 전압 5V(승압 후의 워드선 전위 8V)에서 1msec의 고속 기입이 달성된다.
또, 동일한 이유에 의해, 소거 전압 -5V에서 종래의 소거 전압 -7V와 동일 속도(100msec)로 소거할 수 있다.
이상에 의해, 워드선 인가 전압을 기입 시에 5V, 소거 시에 -5V로, 대폭 저감된 전압 레벨로 동작 전압을 대칭으로 할 수 있다. 그 결과, 도시하지 않은 동작 전압 발생 회로의 구성을 매우 간소하게 할 수 있고, 또 칩 면적의 축소, 저소비 전력화를 달성하는 것이 가능하게 된다.
그리고, 제1 실시 형태와 마찬가지로, 웰에 마이너스 전압을 인가함으로써, 한층 더 저전압화가 가능하다.
또, 제1 실시 형태와 마찬가지로, FN 터널 질화막의 SILC 저감 작용에 의해, 엔듀런스 특성이 향상되고, 또 터널 절연막이 비교적 두껍기 때문에, 데이터 재기입 후의 데이터 유지 특성, 디스터브 특성 등의 신뢰성이 향상된다.
제3 실시 형태
본 실시 형태는 비트선 및 소스선이 계층화된 미세 NOR형 셀을 가지는 불휘발성 반도체 메모리에 관한 것이다.
도 11은 본 실시 형태에 관한 불휘발성 반도체 메모리의 개략 구성을 나타낸 도면이다.
본 예의 불휘발성 메모리 장치(110)에서는 비트선이 주비트선과 부비트선으로 계층화되고, 소스선이 주소스선과 부소스선으로 계층화되어 있다. 주비트선(MBL1)에 선택 트랜지스터(S11)를 통해 부비트선(SBL1)이 접속되고, 주비트선(MBL2)에 선택 트랜지스터(S21)를 통해 부비트선(SBL2)이 접속되어 있다. 또, 주소스선(MSL)에 대하여, 선택 트랜지스터(S12)를 통해 부소스선(SSL1)이 접속되고, 선택 트랜지스터(S22)를 통해 부소스선(SSL2)이 접속되어 있다.
그리고, 부비트선(SBL1)과 부소스선(SSL1)과의 사이에, 메모리 트랜지스터(M11∼M1n)가 병렬 접속되고, 부비트선(SBL2)과 부소스선(SSL2)과의 사이에, 메모리 트랜지스터(M21∼M2n)가 병렬 접속되어 있다. 이 서로 병렬로 접속된 n개의 메모리 트랜지스터와, 2개의 선택 트랜지스터(S11과 S12, 또는 S21과 S22)에 의해, 메모리 셀 어레이를 구성하는 단위 블록이 구성된다.
워드 방향으로 인접하는 메모리 트랜지스터(M11, M21, …)의 각 게이트가 워드선(WL1)에 접속되어 있다. 마찬가지로, 메모리 트랜지스터(M12, M22, …)의 각 게이트가 워드선(WL2)에 접속되고, 또, 메모리 트랜지스터(M1n, M2n, …)의 각 게이트가 워드선(WLn)에 접속되어 있다.
워드 방향으로 인접하는 선택 트랜지스터(S11, S21, …)는 선택선(SG1)에 의해 제어되고, 선택 트랜지스터(S12, S22, …)는 선택선(SG2)에 의해 제어된다.
각 메모리 트랜지스터는, 예를 들면 도 9에 나타낸 구조를 가지며, 게이트 전극 상에 유전막을 통해 풀업 전극이 형성되어 있다. 제2 실시 형태와 마찬가지로, 각 메모리 트랜지스터의 풀업 전극은, 예를 들면 워드 방향으로 배선된 풀업선에 공통으로 접속되어 있다. 구체적으로는, 메모리 트랜지스터(M11과 M21)의 각 풀업 전극이 풀업선(PL1)에 접속되고, 메모리 트랜지스터(M12와 M22)의 각 풀업 전극이 풀업선(PL2)에 접속되고, 메모리 트랜지스터(M1n과 M2n)의 각 풀업 전극이 풀업선(PLn)에 접속되어 있다.
제2 실시 형태와 마찬가지로, 풀업선(PL1, PL2, …, PLn)에, 선택 트랜지스터(ST0)를 통해 풀업 게이트 바이어스 회로(102)가 접속되어 있다.
본 실시 형태에서도, 제1, 제2 실시 형태와 마찬가지로, 터널 절연막에 FN 터널 질화막을 사용함으로써, 또, 워드선 승압에 의해, 워드선 인가 전압(프로그램 전압 및 소거 전압)을 종래보다 대폭 저감한 전압 레벨(예를 들면, 5V)에서 대칭으로 할 수 있고, 그 결과, 동작 전압 발생 회로의 구성을 간소하게 할 수 있다. 제1 실시 형태와 마찬가지로, 웰에의 마이너스 전압 인가에 의한 더한층의 저전압화가 가능하고, 또 엔듀런스 특성, 데이터 재기입 후의 신뢰성도 향상된다.
본 실시 형태에서는 비트선과 소스선이 계층화되어 있고, 선택 트랜지스터(S11 또는 S21)가 비선택의 단위 블록에서의 병렬 메인 트랜지스터군(群)을 주비트선(MBL1 또는 MBL2)으로부터 분리하기 때문에, 주비트선의 용량이 현저하게 저감되어, 고속화, 저소비 전력화에 유리하다. 또, 선택 트랜지스터(S12 또는 S22)의 기능도, 부소스선을 주소스선으로부터 분리하여, 저용량화할 수 있다.
그 밖에, 부배선(부비트선, 부소스선)을 불순물 영역으로 구성한 의사(疑似) 콘택트레스 구조로 할 수 있어, 제1, 제2 실시 형태에 나타낸 NOR형 셀보다 비트당 실효 셀 면적을 작게 할 수 있다.
예를 들면, 트렌치 분리 기술, 자기 정합 제작 기술(예를 들면, 도 2에 나타낸 미세 NOR형 셀로 사용항 자기 정합 콘택트 형성 기술) 등을 사용함으로써, 전유 면적이 6F2(F는 최소 디자인 룰)의 미세 셀이 제조 가능하다. 그 제조 시, 부비트선(SBL1, SBL2) 또는 부소스선(SSL1, SSL2)은 불순물 영역, 또는 실리사이드를 접합한 불순물 영역에서 형성하고, 주비트선(MBL1, MBL2)은 메탈 배선을 사용하면 된다.
또, 채널 전면 기입, 채널 전면 소거의 오퍼레이션을 채용할 수 있다.
채널 전면의 기입/소거 오퍼레이션을 사용하면, 드레인 또는 소스 불순물 영역에서의 밴드 간 터널 전류를 억지하기 위한 2중 확산층 구조를 사용할 필요가 없기 때문에, 불순물 영역에 축적 전하를 빼내는 오퍼레이션과 비교하여, 메모리 트랜지스터의 소스 및 드레인 불순물 영역의 스케일링성이 우수하다. 그 결과로서, 셀의 미세화 스케일링성이 우수하고, 그러므로, 보다 미세한 게이트 길이의 메모리 트랜지스터를 실현할 수 있다.
제4 실시 형태
도 12는 본 실시 형태에 관한 불휘발성 반도체 메모리의 개략 구성을 나타낸 도면이다.
본 예의 불휘발성 반도체 메모리(120)는 메모리 셀 어레이의 구성, 메모리 트랜지스터의 구조 및 제조 방법이 제2 실시 형태와 동일하다.
또, 메모리 트랜지스터의 게이트 전극을 승압하기 위한 구성, 즉, 도 12에 나타낸 바와 같이, 메모리 트랜지스터에 풀업 전극이 형성되고, 풀업 전극에 풀업선(PL1, PL2)이 접속되고, 풀업선(PL1, PL2)에 선택 트랜지스터(ST0)을 통해 풀업 게이트 바이어스 회로(102)가 접속되어 있는 것은, 제2, 제3 실시 형태와 동일하다.
또한, 기입 및 소거 방법은 기본적으로 제2 실시 형태와 동일하다.
다만, 구성 상, 제2 실시 형태와 상이한 것은 도 10의 비선택 비트선(BL2)및 비선택 소스선(SL2)의 4V의 전압 인가, 비선택 워드선(WL2)의 2.5V의 전압 인가를 행하는 구체적인 수단으로서, 제1 실시 형태와 마찬가지로 기입 인히비트 전압 공급 회로(92) 및 비선택 워드선 바이어스 회로(94)를 가지는 것이다.
도 13에 본 실시 형태에 관한 불휘발성 반도체 메모리(120)의 제특성을 표로 정리했다.
본 실시 형태에서는 제2 실시 형태와 동일한 프로그램 조건(5V, 1msec), 소거 조건(-5V, 100msec)을 달성할 수 있었다.
또, 데이터 재기입 회수는 1×106회, 데이터 유지 특성은 100만회 재기입 후에 85℃, 10년, 리드 디스터브에 대해서도 100만회 재기입 후에 10년간 보증할 수 있는 것을 확인했다. 이들의 측정은 인히비트 S/D 전압: 4V로 행하였다.
또한, 주요 디바이스 특성도 양호하고, 메모리 트랜지스터의 접합 내합은 10V를 만족했다.
본 실시 형태에서도, 제2 실시 형태와 마찬가지로, 터널 절연막에 FN 터널 질화막을 사용하고, 또한 워드선 승압에 의해 워드선 인가 전압(프로그램 전압 및 소거 전압)을 종래보다 대폭 저감한 전압 레벨(예를 들면, 5V)에서 대칭으로 할 수 있고, 그 결과, 동작 전압 발생 회로의 구성을 간소하게 할 수 있다.
제1 실시 형태와 마찬가지로, 디스터브 마진의 확대에 의해 엔듀런스 특성, 데이터 재기입 후의 신뢰성도 향상되고, 저전압 동작의 1 트랜지스터 셀화가 용이하게 되어, 그 결과, 셀 면적 축소, 나아가서는 칩 면적의 축소에 따른 코스트 저감, 대용량화가 가능하게 되었다.
제5 실시 형태
본 실시 형태에서는, 불휘발성 메모리의 소자 구조의 변형예 1에 대하여 나타냈다.
도 14는 이 메모리 트랜지스터의 소자 구조를 나타낸 단면도이다.
본 실시 형태의 불휘발성 메모리 트랜지스터가 앞의 제2 실시 형태와 상이한 것은, 본 실시 형태의 게이트 절연막(20)이 질화막(12)에 대신하여 산화 질화막(22)을 구비하는 것이다.
그 밖의 구성, 즉 반도체 기판(1), 소스 영역(2), 드레인 영역(4), 채널 형성 영역(1a), 터널 절연막(10), 톱 절연막(14), 게이트 전극(8), 유전막(16) 및 풀업 전극(18)은, 제2 실시 형태와 동일하다. 산화 질화막(22)은 제1, 제2 실시 형태와 마찬가지로 터널 절연막(10)에 FN 터널 질화막을 사용하고 있기 때문에, 예를 들면 3.0nm로 비교적 얇게 할 수 있다.
이와 같은 구성의 메모리 트랜지스터의 제조에서는, 터널 절연막(10)의 성막 후, 산화 질화막(22)을, 예를 들면 LP-CVD법에 의해 최종 막 두께가 3.0nm로 되도록, 이보다 좀 두껍게 퇴적한다. 이 CVD는, 예를 들면, 디클로로실란(DCS), 암모니아 및 N2O를 혼합한 도입 가스를 사용하여, 기판 온도 650℃로 행한다. 이 열산화막 상의 산화 질화막(SiOx Ny막: 0＜x＜1, 0＜y＜1) 형성에서는, 필요에 따라, 미리 바탕면의 전처리(웨이퍼 전처리) 및 성막 조건을 최적화하면 되는 것은 제1 실시 형태와 동일하다. 그 후에는, 제1, 제2 실시 형태와 마찬가지로, 톱 절연막(14), 게이트 전극(8), 유전막(16) 및 풀업 전극(18)이 되는 각 막의 성막과 가공을 거쳐, 당해 MONOS형 메모리 트랜지스터를 완성시킨다.
본 실시 형태의 경우에도, 제1, 제2 실시 형태와 마찬가지로, 저전압 동작이 가능한 1 트랜지스터 셀로서 양호한 특성이 얻어졌다.
또, 제2 실시 형태와 마찬가지로, 게이트 전극의 전위를 풀업함에 따른 효과가 얻어졌다.
제6 실시 형태
본 실시 형태에서는, 불휘발성 메모리 소자 구조의 변형예 2에 대하여 나타냈다.
도 15는 이 메모리 트랜지스터의 소자 구조를 나타낸 단면도이다.
본 실시 형태의 불휘발성 메모리 트랜지스터가 앞의 제2 실시 형태와 상이한 것은, 본 실시 형태의 게이트 절연막(23)이 FN 터널 질화막(10)과 기판과의 사이에, 완화층(24)을 구비하는 것이다. 완화층(24)은, 예를 들면 기판 표면을 열질화(熱窒化)하여 형성된 얇은 PF막이며, 기판 표면에서의 계면 준위의 발생을 억제하는 기능이 있다.
그 밖의 구성, 즉 반도체 기판(1), 소스 영역(2), 드레인 영역(4), 채널 형성 영역(1a), 터널 절연막(10), 질화막(12), 톱 절연막(14), 게이트 전극(8), 유전막(16) 및 풀업 전극(18)은, 제1, 2 실시 형태와 동일하다. 질화막(12)은 제1, 제2 실시 형태와 마찬가지로 터널 절연막(10)에 FN 터널 질화막을 사용하고 있기 때문에, 예를 들면 3.0nm로 비교적 얇게 할 수 있다.
이와 같은 구성의 메모리 트랜지스터의 제조에서는, 게이트 절연막 형성의 최초에, 기판 표면을 열질화하는 것 이외는, 제1, 제2 실시 형태와 동일하다.
본 실시 형태의 경우에도, 제1, 제2 실시 형태와 마찬가지로, 저전압 동작이 가능한 1 트랜지스터 셀로서 양호한 특성이 얻어졌다.
또, 제2 실시 형태와 마찬가지로, 게이트 전극의 전위를 풀업함에 따른 효과가 얻어졌다.
특히, 본 실시 형태에서는 기판 표면의 계면 준위가 억제되고, 이것에 캐리어가 트랩되는 확률이 줄기 때문에, 예를 들면 전하 유지량이 많아 특성이 향상된다. 또, 완화층(24)에 의해 FN 터널 질화막(10)에의 왜곡이 완화되어, 왜곡이 원인으로 FN 터널 질화막(10)의 캐리어 트랩수가 증가하는 일이 없다.
제7 실시 형태
본 실시 형태는 불휘발성 메모리 소자 구조의 변형예 3을 나타냈다.
도 16은 이 메모리 트랜지스터의 소자 구조를 나타낸 단면도이다.
본 실시 형태의 불휘발성 메모리 트랜지스터가 앞의 실시 형태와 상이한 것은, 본 실시 형태의 게이트 절연막(25)이 LP-CVD에 의해 퇴적된 PF 전기 전도 특성을 나타낸 질화막(12)(또는 산화 질화막(22))을 생략하고, 톱 절연막(14)을 FN 터널 질화막(10) 상에 직접 형성하고 있는 것이다.
FN 터널 질화막(10)은 막 중의 캐리어 트랩 밀도가 PF막과 비교하면 상대적으로 낮으므로, 톱 절연막(14)과의 계면에 형성된 캐리어 트랩이 주로 전하 유지를 담당한다. 본 실시 형태는 이 전하 유지용의 캐리어 트랩수가 충분한 경우, 앞의 실시 형태에서 3nm 정도까지 박막화한 PF막 두께를 0, 즉 생략하는 것이 가능한 것을 나타냈다.
막 왜곡에 의한 전하 유지용 캐리어 트랩수의 감소를 될 수 있는 한 억제하는 데는, 제6 실시 형태와 마찬가지로 게이트 절연막의 최하층에 완충층(24)을 형성하는 것이 바람직하다.
그 밖의 구성, 즉 반도체 기판(1), 소스 영역(2), 드레인 영역(4), 채널 형성 영역(1a), 터널 절연막(10), 톱 절연막(14), 게이트 전극(8), 유전막(16) 및 풀업 전극(18)은 제1∼제6 실시 형태와 동일하다.
이와 같은 구성의 메모리 트랜지스터의 제조에서는, PF막(질화막(12) 또는 산화 질화막(22))을 생략하는 것 이외에는, 제1∼제6 실시 형태와 동일하다.
본 실시 형태의 경우, PF막(질화막(12) 또는 산화 질화막(22))을 생략했을 뿐, 제1∼제6 실시 형태로부터 또한, 저전압 동작이 가능하다.
또, 제2 실시 형태와 마찬가지로, 게이트 전극의 전위를 풀업함에 따른 효과가 얻어졌다.
또한, 완충층(24)을 형성한 경우, 기판 표면의 계면 준위가 억제되어, 이것에 캐리어가 트랩되는 확률이 줄어든다.
제8 실시 형태
본 실시 형태에서는 불휘발성 메모리의 소자 구조의 변형예 4에 대하여 나타냈다.
도 17은 이 메모리 트랜지스터의 소자 구조를 나타낸 단면도이다.
본 실시 형태의 불휘발성 메모리 트랜지스터가 앞의 제2 실시 형태와 상이한 것은, 본 실시 형태에 관한 게이트 절연막(26)이 FN 터널 질화막(10)과 PF막(질화막(12))과의 사이에 버퍼층(27)을 구비하는 것이다. 버퍼층(27)은, 예를 들면 FN 터널 질화막(10) 상에 산화 질화막을 LP-CVD법, 또는 열산화 질화법에 의해 형성된 얇은 층이다. 버퍼층(27)은 FN 터널 질화막(10) 형성 후의 가열 등에 의한 상층의 질화막(12)측으로부터의 영향, 예를 들면 질화막(12)과의 계면 부근의 막질이 변화하여, FN 터널 질화막(10)의 실효적인 막 두께가 감소하는 등의 문제점을 방지하는 기능이 있다.
그 밖의 구성, 즉 반도체 기판(1), 소스 영역(2), 드레인 영역(4), 채널 형성 영역(1a), 터널 절연막(10), 질화막(12), 톱 절연막(14), 게이트 전극(8), 유전막(16) 및 풀업 전극(18)은, 제1, 2 실시 형태와 동일하다. 질화막(12)은 제1, 제2 실시 형태와 마찬가지로 터널 절연막(10)에 FN 터널 질화막을 사용하고 있기 때문에, 예를 들면 3.0nm로 비교적 얇게 할 수 있다.
이와 같은 구성의 메모리 트랜지스터의 제조에서는, FN 터널 질화막(10)의 성막 후, 상기한 방법으로 버퍼층(27)을 형성하고 난 다음, 질화막(12)을 형성하는 것 이외에는, 제1, 제2 실시 형태와 동일하다.
본 실시 형태의 경우에도, 제1, 제2 실시 형태와 마찬가지로, 저전압 동작이 가능한 1 트랜지스터 셀로서 양호한 특성이 얻어졌다.
또, 제2 실시 형태와 마찬가지로, 게이트 전극의 전위를 풀업함에 따른 효과가 얻어졌다.
특히, 본 실시 형태에서는 FN 터널 질화막(10)에 대하여, 그 상층막으로부터의 영향을 버퍼층(27)이 유효하게 저지하여, FN 터널 질화막(10)의 막질, 막 두께 등이 제조 도중에 변화되기 어렵다고 하는 이점이 있다.
제9 실시 형태
본 실시 형태는 메모리 트랜지스터의 전하 축적 수단으로서 게이트 절연막 중에 매입(埋入)되어, 예를 들면 10nm 이하의 입경(粒徑)을 가지는 다수의 서로 절연된 Si 나노 결정(結晶)을 사용한 불휘발성 반도체 기억 장치(이하, Si 나노 결정형이라고 함)에 관한 것이다.
도 18은 이 Si 나노 결정형 메모리 트랜지스터의 소자 구조를 나타낸 단면도이다.
본 실시 형태의 Si 나노 결정형 불휘발성 메모리가 앞의 실시 형태와 상이한 것은, 본 실시 형태의 게이트 절연막(30)이 질화막(12)과 톱 절연막(14)에 대신하여, 터널 절연막(10) 상의 전하 축적 수단으로서의 Si 나노 결정(32)과, 그 위의 산화막(34)이 게이트 전극(8)과의 사이에 형성되어 있는 것이다.
그 밖의 구성, 즉 반도체 기판(1), 채널 형성 영역(1a), 소스 영역(2), 드레인 영역(4), 터널 절연막(10), 게이트 전극(8), 유전막(16) 및 풀업 전극(18)은 앞의 실시 형태와 동일하다.
Si 나노 결정(32)은 그 사이즈(직경)가, 바람직하게는 10nm 이하, 예를 들면 4.0nm 정도이며, 각각의 Si 나노 결정끼리 산화막(34)에서 공간적으로, 예를 들면 4nm 정도의 간격으로 분리되어 있다.
본 예에서의 터널 절연막(10)은 전하 축적 수단(Si 나노 결정(32))이 기판측에 가까운 것과의 관계로, 제1 실시 형태보다 약간 두꺼워, 사용 용도에 따라 2.6nm에서 5.0nm까지의 범위 내에서 적당히 선택할 수 있다. 여기에서는, 4.0nm 정도의 막 두께로 했다.
이와 같은 구성의 메모리 트랜지스터의 제조에서는, 터널 절연막(10)의 성막 후, 예를 들면 감압 CVD법으로 터널 산화막(10)의 위에, 복수의 Si 나노 결정(42)을 형성한다. 또, Si 나노 결정(42)을 매입하는 형태로 산화막(44)을, 예를 들면 7nm 정도 LP-CVD에 의해 성막한다. 이 LP-CVD에서는, 원료 가스가 DCS와 N2O의 혼합 가스, 기판 온도가 예를 들면 700℃로 한다. 이 때, Si 나노 결정(32)은 산화막(34)에 매입되어, 산화막(34)의 표면이 평탄화된다. 평탄화가 불충분한 경우에는, 새로이 평탄화 프로세스(예를 들면, CMP 등)를 행하면 된다. 그 후에는, 게이트 전극(8), 유전막(16) 및 풀업 전극(18)이 되는 각 막의 성막과 가공을 거쳐, 당해 Si 나노 결정형 메모리 트랜지스터를 완성시킨다.
이와 같이 형성된 Si 나노 결정(32)은 평면 방향으로 이산화된 캐리어 트랩으로서 기능한다. 그 트랩 레벨은 주위의 산화 실리콘과의 밴드 불연속치로 추정 가능하고, 그 추정치에서는 약 3.1eV 정도로 된다. 이 크기의 각각의 Si 나노 결정(32)은 수개의 주입 전자를 유지할 수 있다. 그리고, Si 나노 결정(32)을 더욱 작게 하여, 이것에 단일 전자를 유지시켜도 된다.
이와 같은 구성의 Si 나노 결정형 불휘발성 메모리에 대하여, 랜드키스트의 백 터널링 모델에 의해 데이터 유지 특성을 검토했다. 데이터 유지 특성을 향상시키기 위해서는, 트랩 레벨을 깊게 하여, 전하 중심(重心)과 반도체 기판(1)과의 거리를 크게 하는 것이 중요하게 된다. 그래서, 랜드키스트 모델을 물리 모델로 사용한 시뮬레이션에 의해, 트랩 레벨 3.1eV인 경우의 데이터 유지를 검토했다. 이 결과, 트랩 레벨 3.1eV인 깊은 캐리어 트랩을 사용함으로써, 전하 유지 매체로부터 채널 형성 영역(1a)까지의 거리가 4.0nm로 비교적 가까운 경우라도 양호한 데이터 유지를 나타내는 것을 알 수 있어, 예상대로의 결과가 얻어졌다.
이어서, 저저압 프로그래밍에 대하여 검토했다. 본 예에서의 기입 시간은 풀업 전극에 의한 워드선의 승압 효과가 유효하게 기능하여, 프로그램 전압이 3V인 저프로그램 전압에서 1msec 이하이며, Si 나노 결정형의 고속 기입성을 실증할 수 있었다.
제10 실시 형태
본 실시 형태는 메모리 트랜지스터의 전하 축적 수단으로서 절연막 중에 매입되어 서로 분리된 다수의 미셀 분할형 플로팅 게이트를 사용한 불휘발성 반도체 기억 장치(이하, 미세 분할 FG형이라고 함)에 관한 것이다.
도 19는 이 미세 분할 FG형 메모리 트랜지스터의 소자 구조를 나타낸 단면도이다.
본 실시 형태의 미세 분할 FG형 불휘발성 메모리가 앞의 실시 형태와 상이한 것은, 메모리 트랜지스터가 SOI(Semiconductor On Insulator) 기판에 형성되어 있는 것과, 본 실시 형태의 게이트 절연막(40)이 질화막(12)과 톱 절연막(14)에 대신하여, 터널 절연막(10) 상의 전하 축적 수단으로서의 미세 분할형 플로팅 게이트(42)와, 그 위의 산화막(44)이 게이트 전극(8)과의 사이에 형성되어 있는 것이다.
그 밖의 구성 중, 터널 절연막(10), 게이트 전극(8), 유전막(16) 및 풀업 전극(18)은 앞의 실시 형태와 동일하다.
이 미세 분할 플로팅 게이트(42)는 앞의 제5 실시 형태의 Si 나노 결정(32)과 함께 본 발명에서 말하는 “소립경 도전체”의 구체예에 해당한다.
SOI 기판으로서는, 산소 이온을 실리콘 기판에 고농도로 이온 주입하여 기판 표면보다 깊은 개소에 매입 산화막을 형성한 SIMOX(Separation by Implanted Oxygen) 기판이나, 한쪽의 실리콘 기판 표면에 산화막을 형성하여 다른 기판과 접합한 접합 기판 등이 사용된다. 이와 같은 방법에 의해 형성되어 도 12에 나타낸 SOI 기판은 기판(46), 분리 산화막(48) 및 실리콘층(50)으로 구성되고, 실리콘층(50) 내에 채널 형성 영역(50a), 소스 영역(2) 및 드레인 영역(4)이 형성되어 있다.
여기에서 기판(46)으로서, 반도체 기판 외에 유리 기판, 플라스틱 기판, 사파이어 기판등의 반도체 기판 이외를 사용해도 된다.
미세 분할 플로팅 게이트(42)는 통상 FG형의 플로팅 게이트를 그 높이가, 예를 들면 5.0nm 정도이고, 직경이 예를 들면 8nm까지의 미세한 폴리 Si 도트로 가공한 것이다.
본 예에서의 터널 절연막(10)은 제1 실시 형태보다 약간 두껍지만, 통상의 FG형과 비교하면 현격하게 얇게 형성되고, 사용 용도에 따라 2.5nm에서 4.0nm까지의 범위 내에서 적당히 선택할 수 있다. 여기에서는, 가장 두꺼운 4.0nm의 막 두께로 했다.
이와 같은 구성의 메모리 트랜지스터의 제조에서는, SOI 기판 상에 터널 절연막(10)을 성막한 후, 예를 들면 감압 CVD법으로 터널 절연막(10)의 위에 폴리실리콘막(최종 막 두께: 5nm)을 성막한다. 이 감압 CVD에서는 원료 가스가 DCS와 암모니아의 혼합 가스, 기판 온도를 예를 들면 650℃로 한다. 다음에, 예를 들면 전자 빔 노광법을 사용하여, 폴리실리콘막을 직경이 예를 들면 8nm까지의 미세한 폴리 Si 드트로 가공한다. 이 폴리 Si 도트는 미세 분할형 플로팅 게이트(42)(전하 축적 수단)로서 기능한다. 그 후, 미세 분할형 플로팅 게이트(42)를 매입하는 형태로, 산화막(44)을 예를 들면 9nm 정도 감압 CVD에 의해 성막한다. 이 감압 CVD에서는 원료 가스가 DCS와 N20의 혼합 가스, 기판 온도가 예를 들면 700℃로 한다. 이 때, 미세 분할형 플로팅 게이트(42)는 산화막(44)에 매입되어, 산화막(44) 표면이 평탄화된다. 평탄화가 불충분한 경우에는 새로이 평탄화 프로세스(예를 들면, CMP 등)를 행하면 된다. 그 후에는, 게이트 전극(8), 유전막(16) 및 풀업 전극(18)이 되는 각 막의 성막과 가공을 거쳐, 당해 미세 분할 FG형 메모리 트랜지스터를 완성시킨다.
이와 같이 SOI 기판을 사용하여, 플로팅 게이트가 미세하게 분할된 것에 대하여는, 소자를 시작(試作)하여 특성을 평가한 결과, 예상대로의 양호한 특성이 얻어지는 것을 확인했다.
변형예
이상 설명해 온 제1∼제10 실시 형태에서, 여러 가지의 변형이 가능하다.
예를 들면, 터널 절연막(10)은 FN 터널 질화막에 한정되지 않고, FN 터널링 전기 전도 특성을 나타내는, 산화 질화막, 산화 알루미늄막, 5산화 탄탈막 또는 BST막으로 구성하게 해도 된다.
또, 다른 PF 전기 전도 특성을 나타낸 막도, 질화막, 산화 질화막, 산화 알루미늄막 또는 5산화 탄탈막 중 어느 하나에 의해 구성된다.
예를 들면, 상기 설명에서는 톱 절연막(14)을 단층의 산화막으로 했지만, 톱 절연막(14)을 복수의 적층막으로 할 수도 있다.
예를 들면, 톱 절연막(14)을 하층의 산화막과, 상층의 FN 터널 질화막으로 구성할 수 있다. 이에 따라, ONO막 두께의 산화 실리콘막 환산치를 더욱 작게 할 수 있고, 그 결과 동작 전압을 더욱 저감하는 것이 가능하게 된다.
또, 톱 절연막(14)을 하층의 열산화막과, 상층의 CVD 산화막으로 구성할 수 있다. 이에 따라, ONO막의 중간 질화막을 얇게 하고 있을 때에 톱 절연막을 질화막의 열산화에 의해 형성할 때의 증속 산화를 억제할 수 있어, 또 고온 가열 총량(서멀 버짓)을 저감할 수 있다.
제2∼제10 실시 형태에서의 풀업선(PL1, PL2, …)은 각 풀업선이 상이한 선택 트랜지스터를 통해 풀업 게이트 바이어스 회로(102)에 접속되고, 풀업 게이트 바이어스 회로(102)에 의해 풀업선(PL1, PL2, …)을 개별로 제어해도 된다.
셀 패턴은 도 2에 고정되지 않고, 또 소자 구조도 도 3, 도 9 및 도 14∼도 19에 한정되지 않는다.
예를 들면, 풀업 전극(18)은 유전막(16)을 통해 게이트 전극(8)에 근접하여 있으면 되며, 게이트 전극(8)과 동일 패턴이 아니라도 된다. 양 전극(8, 18)의 용량 결합비를 높이는 데는, 풀업 전극(18)이 게이트 전극(8)의 상면 및 측면을 덮는 구성이 바람직하다. 풀업 전극(18)을 분리하지 않고, 예를 들면 소정수의 블록을 단위로 한 각 에이리어마다 플레이트형으로 형성해도 된다.
또, 소스 영역(2) 및 드레인 영역(4)은 불순물 도입에 의해 형성되지 않고, 절연막을 통해 근접하는 전극의 인가 전압에 따라 반전층을 유기하는 구성이라도 된다. 이 경우, 소스선 및 비트선은 소스 영역(2) 및 드레인 영역(4)에 용량 결합한다.
본 발명에서의 “평면적으로 이산화된 전하 축적 수단”은, 질화막 벌크의 캐리어 트랩 및 산화막과 질화막 계면 부근에 형성된 캐리어 트랩, 실리콘 등으로 이루어지고, 입경이 예를 들면 10nm 이하의 서로 절연된 나노 결정, 폴리실리콘 등으로 이루어지고 미세한 도트형으로 분할된 미세 분할 플로팅 게이트 등을 말한다.
따라서, 상기 실시 형태 이외에서는, 게이트 절연막의 기본막 구조가 질화막(Nitride)과 FN 터널막의 2층인 MNOS형이라도 본 발명을 적용할 수 있다. 그리고, 이 경우의 FN 터널막으로서는, 질화막과의 계면 부근에 캐리어 트랩(전하 축적 수단)을 충분히 형성할 수 있고, 또한 산화 실리콘보다 유전률이 큰 재료가 선택된다.
제1 실시 형태의 설명에서는, 기입 인히비트 전압 공급 회로(92)는 메모리 트랜지스터의 소스 영역(2)과 드레인 영역(4)과의 쌍방에 동시에 동일한 역바이어스 전압을 부여하는 것을 전제로 했지만, 본 발명에서는 역바이어스 전압은 동일 전압에 한정되지 않고, 또 소스 영역(2)과 드레인 영역(4) 중 어느 한쪽에 역바이어스 전압을 부여하고, 다른 쪽을 오픈으로 하도록 해도 된다. 또, 소스선과 비트선으로 상이한 전압을 인가하는 것도 가능하다.
비트선 또는 소스선을 계층화한 미세 셀 구조로서, 이른바 AND형이라고 불리는 도 7의 구성 외에, 예를 들면 DINOR형, 이른바 HiCR형이라고 불리며 소스선을 인접하는 2개의 소스 영역에서 공유한 분리 소스선형의 셀 어레이로 구성되는 미세 NOR형 셀이라도, 본 발명을 적용할 수 있다.
또, 이른바 NAND형의 셀 구조라도 본 발명을 적용할 수 있고, 이 경우, 특히 도시하지 않지만, 도 11에서의 각 단위 블록 내에서 병렬 접속된 n개의 메모리 트랜지스터(M11∼M1n 또는 M21∼M2n)를 선택 트랜지스터(S11과 S12) 사이, 또는 선택 트랜지스터(S21과 S22) 사이에 직렬로 접속시킨 구성이 된다.
본 발명을 메모리 셀의 트랜지스터수를 단일로 한 1 트랜지스터 메모리 셀로 설명했지만, 특히 터널 절연막을 FN 터널 질화막으로 하고, 또는 게이트 전극을 풀업 전극과의 용량 결합에 의해 승압함으로써 동작 전압을 저감하는 것은, 메모리 트랜지스터의 공통선과의 접속을 제어하는 선택 트랜지스터를 각 메모리 셀마다 가지는 2 트랜지스터 메모리 셀에 대해서도 유효하다.
또, 본 발명은 스탠드 알론(stand-alone)형의 불휘발성 메모리 외에, 로직 회로와 동일 기판 상에 집적화된 매입형의 불휘발성 메모리에 대해서도 적용 가능하다.
그리고, 각 실시 형태와의 조합은 임의이고, 또 제10 실시 형태와 같이 SOI 기판을 사용하는 것은, 제1∼제9 실시 형태의 메모리 트랜지스터 구조에 중복하여 적용 가능하다.
본 발명에 관한 불휘발성 반도체 기억 장치, 그 제조 방법 및 기입 방법에 의하면, 게이트 절연막의 실효 막 두께를 저감할 수 있어, 동작 전압의 저감이 가능하게 된다.
또, 기입 전압에 의해 미리 프리 차지된 메모리 트랜지스터의 게이트 전극(또는 워드선)의 전압을, 풀업 전극의 인가 전압에 의해 승압할 수 있다. 그러므로, 기입 속도를 저하시키지 않고, 기입 전압을 더욱 저전압화 할 수 있고, 또 기입 전압과 소거 전압의 비대칭성을 시정할 수 있다.
또한, 비선택 메모리 트랜지스터에 대하여 프로그램 디스터브 마진이 확대되고, 그 결과, 저전압으로 동작하는 1 트랜지스터 메모리 셀의 실현이 용이하게 된다.

Claims (51)

  1. 기판과, 당해 기판 표면에 형성된 반도체의 채널 형성 영역과, 당해 채널 형성 영역 상에 형성된 게이트 절연막과, 당해 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 절연막 내에 설치되고, 최소한 상기 채널 형성 영역과 대향하는 면 내에서 평면적으로 이산화(離散化)되어 있는 전하(電荷) 축적 수단을 가지는 메모리 트랜지스터를 복수, 워드 방향과 비트 방향으로 배치한 불휘발성 반도체 기억 장치로서,
    상기 게이트 절연막은 파울러놀드하임(Fowler-Nordheim: FN) 터널링 전기 전도 특성을 나타내고, 산화 실리콘보다 유전률이 큰 재료로 이루어지는 FN 터널막을 포함하는
    불휘발성 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 FN 터널막은 FN 터널링 전기 전도 특성을 나타내는 질화막, 산화 질화막, 산화 알루미늄막, 5산화 탄탈막 또는 BaSrTiO3(BST)막으로 이루어지는 불휘발성 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 게이트 절연막은 상기 FN 터널막과 상기 채널 형성 영역과의 사이에 개재(介在)되어 계면 준위(準位)를 억제하는 완화층을 포함하는 불휘발성 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 게이트 절연막은 풀프렌켈(Poole-Frenkel: PF) 전기 전도 특성을 나타내는 질화막, 산화 질화막, 산화 알루미늄막 또는 5산화 탄탈막으로 이루어지는 PF막을 포함하는 불휘발성 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 게이트 절연막은 상기 FN 터널막과 상기 PF막과의 사이에 버퍼층을 포함하는 불휘발성 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 게이트 전극 또는 게이트 전극에 접속된 배선층에 유전막을 통해 근접하는 풀업(pull-up) 전극과,
    당해 풀업 전극에 소정 전압을 인가하는 풀업 게이트 바이어스 수단을 가지는 불휘발성 반도체 기억 장치.
  7. 제6항에 있어서,
    복수의 워드선 각각에, 상기 메모리 트랜지스터의 게이트 전극이 복수 접속되고,
    상기 풀업 게이트 바이어스 수단과 상기 풀업 전극과의 사이에, 선택 트랜지스터가 접속되고,
    상기 풀업 게이트 바이어스 수단은, 미리 프리차지(pre-charge)된 상기 워드선을 용량 결합에 의해 승압하는 방향의 전압을, 상기 선택 트랜지스터를 통해 상기 풀업 전극에 공급하는 불휘발성 반도체 기억 장치.
  8. 제6항에 있어서,
    상기 풀업 전극은 상기 게이트 전극 또는 게이트 전극에 접속된 배선층의 최소한 상면에 상기 유전막을 통해 근접되어 있는 불휘발성 반도체 기억 장치.
  9. 제1항에 있어서,
    상기 메모리 트랜지스터는 상기 채널 형성 영역과 접하는 소스 영역과, 당해 소스 영역과 이간(離間)되어 채널 형성 영역과 접하는 드레인 영역을 가지고,
    복수의 워드선 각각에 상기 메모리 트랜지스터의 게이트 전극이 복수 접속되고,
    상기 소스 영역 또는 드레인 영역이 상기 워드선과 전기적으로 절연된 상태에서 교차하는 비트 방향의 공통선과 결합되고,
    기입 시에 있어서 선택된 워드선에 게이트 전극이 접속된 상기 메모리 트랜지스터의 소스 영역 및/또는 드레인 영역에, 당해 영역이 상기 채널 형성 영역에 대하여 역(逆)바이어스로 되는 역바이어스 전압을 상기 공통선을 통해 공급하는 기입 인히비트 전압 공급 수단과,
    기입 시에 있어서, 비선택 워드선에 상기 채널 형성 영역에 관해 역바이어스로 되는 방향의 전압을 공급하는 비선택 워드선 바이어스 수단을 가지는 불휘발성 반도체 기억 장치.
  10. 제9항에 있어서,
    상기 기입 인히비트 전압 공급 수단은 상기 역바이어스 전압을 상기 소스 영역 및/또는 드레인 영역에 공급함으로써, 상기 선택 워드선에 접속된 상기 메모리 트랜지스터를 오(誤)기입 및/또는 오소거되지 않는 전압으로 바이어스하는 불휘발성 반도체 기억 장치.
  11. 제9항에 있어서,
    상기 비선택 워드선 바이어스 수단은 상기 역바이어스로 되는 방향의 전압을 상기 비선택 워드선에 공급함으로써, 당해 비선택 워드선에 접속된 상기 메모리 트랜지스터를 오기입 및/또는 오소거되지 않는 전압으로 바이어스하는 불휘발성 반도체 기억 장치.
  12. 제9항에 있어서,
    상기 비선택 워드선 바이어스 수단은 상기 소스 영역에 관해 상기 게이트 전극을 인히비트 게이트 전압 이하로 바이어스하는 불휘발성 반도체 기억 장치.
  13. 제9항에 있어서,
    상기 메모리 트랜지스터의 게이트 전극을 상기 채널 형성 영역과 동일 전위로 한 상태에서 상기 역바이어스 전압이 인가될 때에, 상기 소스 영역과 드레인 영역으로부터 채널 형성 영역으로 공핍층(空乏層)이 연장되어 합체(合體)되는 불휘발성 반도체 기억 장치.
  14. 제9항에 있어서,
    상기 메모리 트랜지스터의 게이트 길이는 그 게이트 전극을 상기 채널 형성 영역과 동일 전위로 한 상태에서 상기 역바이어스 전압이 인가되고, 상기 소스 영역과 드레인 영역으로부터 채널 형성 영역으로 공핍층이 연장되어 합체될 때의 게이트 길이보다 짧은 불휘발성 반도체 기억 장치.
  15. 제1항에 있어서,
    상기 채널 형성 영역과 접하는 소스 영역과,
    당해 소스 영역과 이간되어 상기 채널 형성 영역과 접하는 드레인 영역과,
    상기 소스 영역을 비트 방향에서 공통으로 접속하는 소스선과,
    상기 드레인 영역을 비트 방향에서 공통으로 접속하는 비트선과,
    상기 게이트 전극을 워드 방향에서 공통으로 접속하는 워드선을 가지는 불휘발성 반도체 기억 장치.
  16. 제1항에 있어서,
    상기 채널 형성 영역과 접하는 소스 영역과,
    당해 소스 영역과 이간되어 상기 채널 형성 영역과 접하는 드레인 영역과,
    상기 소스 영역을 비트 방향에서 공통으로 접속하는 부(副)소스선과,
    당해 부소스선을 비트 방향에서 공통으로 접속하는 주(主)소스선과,
    상기 드레인 영역을 비트 방향에서 공통으로 접속하는 부비트선과,
    당해 부비트선을 비트 방향에서 공통으로 접속하는 주비트선과,
    상기 부소스선과 주소스선의 사이, 상기 부비트선과 주비트선의 사이에 각각 접속된 선택 트랜지스터와,
    상기 게이트 전극을 워드 방향에서 공통으로 접속하는 워드선을 가지는 불휘발성 반도체 기억 장치.
  17. 제1항에 있어서,
    상기 복수의 메모리 트랜지스터는 비트선에 접속된 제1 선택 트랜지스터와, 공통 전위선에 접속된 제2 선택 트랜지스터와의 사이에 직렬 접속되어 있는 불휘발성 반도체 기억 장치.
  18. 제1항에 있어서,
    상기 채널 형성 영역과 접하는 소스 영역과,
    당해 소스 영역과 이간되어 상기 채널 형성 영역과 접하는 드레인 영역과,
    상기 메모리 트랜지스터끼리를 절연 분리하는 복수의 소자 분리 영역과,
    상기 소스 영역 또는 드레인 영역을 비트 방향에서 공통으로 접속하는 공통선과,
    상기 게이트 전극을 워드 방향으로 복수 접속한 워드선을 가지고,
    상기 복수의 소자 분리 영역이 서로 이간된 비트 방향 라인형으로 형성되고,
    상기 공통선이 상기 워드선과 전기적으로 절연된 상태에서 교차하여, 상기 소스 영역 또는 드레인 영역 중 한쪽의 영역 상에 접속되고, 또한 다른 쪽의 영역 상을 피하도록 상기 소자 분리 영역 상에 우회하여 배선되어 있는 불휘발성 반도체 기억 장치.
  19. 제18항에 있어서,
    상기 복수의 소자 분리 영역은 상기 워드선과 대략 동일 영역폭과 이간폭을 가지는 평행 스트라이프형을 이루고,
    상기 소스 영역 및 드레인 영역 상에는, 각각 상기 워드선의 측벽에 형성된 사이드월 절연층에 의해 자기 정합(自己整合) 콘택트공이 개공(開孔)되고,
    상기 소자 분리 영역 상에 우회하여 배선되어 있는 공통선은 상기 한쪽의 영역을 상기 자기 정합 콘택트공을 통해 공통으로 접속하면서 비트 방향으로 사행(蛇行)하여 배선되어 있는 불휘발성 반도체 기억 장치.
  20. 제1항에 있어서,
    상기 전하 축적 수단은 최소한 외부와의 사이에서 전하의 이동이 없는 경우에, 상기 채널 형성 영역에 대향하는 면 전체로서의 도전성을 가지지 않는 불휘발성 반도체 기억 장치.
  21. 제20항에 있어서,
    상기 게이트 절연막은 상기 채널 형성 영역 상의 터널 절연막과,
    당해 터널 절연막 상의 질화막 또는 산화 질화막을 포함하는 불휘발성 반도체 기억 장치.
  22. 제20항에 있어서,
    상기 게이트 절연막은 상기 채널 형성 영역 상의 터널 절연막과,
    상기 전하 축적 수단으로서 터널 절연막 상에 형성되고 서로 절연된 소립경(小粒徑) 도전체를 포함하는 불휘발성 반도체 기억 장치.
  23. 워드 방향과 비트 방향으로 복수 배치시켜 메모리 트랜지스터를 형성할 때에, 기판 표면에 형성된 반도체의 채널 형성 영역 상에, 최소한 상기 채널 형성 영역과 대향하는 면 내에서 평면적으로 이산화되어 있는 전하 축적 수단을 내부에 포함하는 게이트 절연막을 통해, 게이트 전극을 형성하는 불휘발성 반도체 기억 장치의 제조 방법으로서,
    상기 게이트 절연막의 형성 공정에 파울러놀드하임(FN) 터널링 전기 전도 특성을 나타내고, 산화 실리콘보다 유전률이 큰 재료로 이루어지는 FN 터널막의 성막 공정을 포함하고,
    상기 FN 터널막의 성막 공정에 환원성 및/또는 산화성 가스의 분위기 중에서 행하는 고온 열처리 공정을 포함하는
    불휘발성 반도체 기억 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 FN 터널막은 FN 터널링 전기 전도 특성을 나타내는 질화막, 산화 질화막, 산화 알루미늄막, 5산화 탄탈막 또는 BaSrTiO3(BST)막으로 이루어지는 불휘발성 반도체 기억 장치의 제조 방법.
  25. 제23항에 있어서,
    상기 FN 터널막의 성막 공정 전에, 상기 채널 형성 영역 상에 계면 준위를 억제하는 완화층을 형성하는 공정을 가지는 불휘발성 반도체 기억 장치의 제조 방법.
  26. 제23항에 있어서,
    상기 FN 터널막 상에 풀프렌켈(PF) 전기 전도 특성을 나타내는 질화막, 산화 질화막, 산화 알루미늄막 또는 5산화 탄탈막으로 이루어지는 PF막을 성막하는 공정을 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
  27. 제23항에 있어서,
    상기 FN 터널막 상에 버퍼층을 개재시키고, 풀프렌켈(PF) 전기 전도 특성을 나타내는 질화막, 산화 질화막, 산화 알루미늄막 또는 5산화 탄탈막으로 이루어지는 PF막을 성막하는 공정을 포함하는 불휘발성 반도체 기억 장치의 제조 방법.
  28. 기판과, 당해 기판 표면에 형성된 반도체의 채널 형성 영역과, 당해 채널 형성 영역 상에 설치되고, 파울러놀드하임(FN) 터널링 전기 전도 특성을 나타내고 산화 실리콘보다 유전률이 큰 재료로 이루어지는 FN 터널막을 포함하는 게이트 절연막과, 당해 게이트 절연막 상에 형성된 게이트 전극과, 상기 게이트 절연막 내에 형성되고, 최소한 상기 채널 형성 영역과 대향하는 면 내에서 평면적으로 이산화되어 있는 전하 축적 수단을 가지는 메모리 트랜지스터를 복수, 워드 방향과 비트 방향으로 배치한 불휘발성 반도체 기억 장치의 기입 방법으로서,
    상기 게이트 전극 또는 게이트 전극에 접속된 배선층에 유전막을 통해 근접하는 풀업 전극에 대하여 소정 전압을 인가하여, 게이트 전극의 전위를 올리는 스텝을 포함하는
    불휘발성 반도체 기억 장치의 기입 방법.
  29. 제28항에 있어서,
    선택된 상기 메모리 트랜지스터의 게이트 전극에 10V 이하의 프로그램 전압을 인가하는 스텝을 포함하는 불휘발성 반도체 기억 장치의 기입 방법.
  30. 제28항에 있어서,
    상기 풀업 전극은 상기 소정 전압이 인가되었을 때에, 상기 게이트 전극 또는 게이트 전극에 접속된 배선층의 최소한 상면에 상기 유전막을 통해 용량 결합하는 불휘발성 반도체 기억 장치의 기입 방법.
  31. 제28항에 있어서,
    상기 FN 터널막은 FN 터널링 전기 전도 특성을 나타내는 질화막, 산화 질화막, 산화 알루미늄막, 5산화 탄탈막 또는 BaSrTiO3(BST)막으로 이루어지는 불휘발성 반도체 기억 장치의 기입 방법.
  32. 제28항에 있어서,
    상기 게이트 절연막은 상기 FN 터널막과 상기 채널 형성 영역과의 사이에 개재되어 계면 준위를 억제하는 완화층을 가지는 불휘발성 반도체 기억 장치의 기입 방법.
  33. 제28항에 있어서,
    상기 게이트 절연막은 풀프렌켈(PF) 전기 전도 특성을 나타내는 질화막, 산화 질화막, 산화 알루미늄막 또는 5산화 탄탈막으로 이루어지는 PF막을 포함하는 불휘발성 반도체 기억 장치의 기입 방법.
  34. 제33항에 있어서,
    상기 게이트 절연막은 상기 FN 터널막과 상기 PF막과의 사이에 버퍼층을 가지는 불휘발성 반도체 기억 장치의 기입 방법.
  35. 제28항에 있어서,
    상기 게이트 전극을 워드 방향에서 공통으로 접속하는 복수의 워드선 중 기입 시에 있어서, 선택된 워드선에 게이트 전극이 접속된 메모리 트랜지스터의 소스 영역 및/또는 드레인 영역에, 워드선과 전기적으로 절연된 상태에서 교차하여 소스 영역 또는 드레인 영역에 결합하는 비트 방향의 공통선을 통해, 상기 채널 형성 영역에 대하여 역바이어스로 되는 역바이어스 전압을 인가하고,
    기입 시에 있어서, 비선택 워드선에 상기 채널 형성 영역에 관해 역바이어스로 되는 방향의 전압을 인가하는 불휘발성 반도체 기억 장치의 기입 방법.
  36. 제35항에 있어서,
    상기 역바이어스 전압을 상기 소스 영역 및/또는 드레인 영역에 인가함으로써, 상기 선택 워드선에 접속된 상기 메모리 트랜지스터를 오기입 및/또는 오소거되지 않는 전압으로 바이어스하는 불휘발성 반도체 기억 장치의 기입 방법.
  37. 제35항에 있어서,
    상기 역바이어스로 되는 방향의 전압을 상기 비선택 워드선에 인가함으로써,당해 비선택 워드선에 접속된 상기 메모리 트랜지스터를 오기입 및/또는 오소거되지 않는 전압으로 바이어스하는 불휘발성 반도체 기억 장치의 기입 방법.
  38. 제35항에 있어서,
    상기 비선택 워드선에의 전압 인가에 의해, 상기 소스 영역에 관해 상기 게이트 전극을 인히비트 게이트 전압 이하로 바이어스하는 불휘발성 반도체 기억 장치의 기입 방법.
  39. 제35항에 있어서,
    상기 역바이어스 전압의 인가에서는 상기 소스 영역, 상기 드레인 영역 쌍방에 동일한 전압을 인가하는 불휘발성 반도체 기억 장치의 기입 방법.
  40. 제35항에 있어서,
    상기 역바이어스 전압은 상기 소스 영역을 비트 방향에서 공통으로 접속하는 소스선 및/또는 상기 드레인 영역을 비트 방향에서 공통으로 접속하는 비트선을 통해 인가되고,
    상기 역바이어스로 되는 방향의 전압은 상기 게이트 전극을 워드 방향으로 공통으로 접속하는 워드선을 통해 인가되는 불휘발성 반도체 기억 장치의 기입 방법.
  41. 제28항에 있어서,
    상기 불휘발성 반도체 기억 장치는 상기 채널 형성 영역과 접하는 소스 영역과,
    당해 소스 영역과 이간되어 상기 채널 형성 영역과 접하는 드레인 영역과,
    상기 소스 영역을 비트 방향에서 공통으로 접속하는 소스선과,
    상기 드레인 영역을 비트 방향에서 공통으로 접속하는 비트선과,
    상기 게이트 전극을 워드 방향에서 공통으로 접속하는 워드선을 가지는 불휘발성 반도체 기억 장치의 기입 방법.
  42. 제28항에 있어서,
    상기 불휘발성 반도체 기억 장치는 상기 채널 형성 영역과 접하는 소스 영역과,
    당해 소스 영역과 이간되어 상기 채널 형성 영역과 접하는 드레인 영역과,
    상기 소스 영역을 비트 방향에서 공통으로 접속하는 부소스선과,
    당해 부소스선을 비트 방향에서 공통으로 접속하는 주소스선과,
    상기 드레인 영역을 비트 방향에서 공통으로 접속하는 부비트선과,
    당해 부비트선을 비트 방향에서 공통으로 접속하는 주비트선과,
    상기 부소스선과 주소스선의 사이, 상기 부비트선과 주비트선의 사이에 각각 접속된 선택 트랜지스터와,
    상기 게이트 전극을 워드 방향에서 공통으로 접속하는 워드선을 가지는 불휘발성 반도체 기억 장치의 기입 방법.
  43. 제28항에 있어서,
    상기 복수의 메모리 트랜지스터는 비트선에 접속된 제1 선택 트랜지스터와, 공통 전위선에 접속된 제2 선택 트랜지스터와의 사이에 직렬 접속되어 있는 불휘발성 반도체 기억 장치의 기입 방법.
  44. 제28항에 있어서,
    상기 메모리 트랜지스터는 상기 채널 형성 영역과 접하는 소스 영역과, 당해 소스 영역과 이간되어 상기 채널 형성 영역과 접하는 드레인 영역을 가지고,
    상기 기판 표면에 서로 이간되어 형성되고 상기 메모리 트랜지스터끼리를 절연 분리하는 복수의 소자 분리 영역이 비트 방향 라인형으로 형성되고,
    상기 메모리 트랜지스터의 게이트 전극을 워드 방향으로 복수 접속한 워드선과 전기적으로 절연된 상태에서 교차하고, 상기 소스 영역 또는 드레인 영역을 비트 방향에서 공통으로 접속하는 공통선이 상기 소스 영역 또는 드레인 영역 중 한쪽의 영역 상에 접속되고, 또한 다른 쪽의 영역 상을 피하도록 상기 소자 분리 영역 상에 우회하여 배선되어 있는 불휘발성 반도체 기억 장치의 기입 방법.
  45. 제44항에 있어서,
    상기 복수의 소자 분리 영역은 상기 워드선과 거의 동일 영역폭과 이간폭을 가지는 평행 스트라이프형을 이루고,
    상기 소스 영역 및 드레인 영역 상에는, 각각 상기 워드선의 측벽에 형성된 사이드 월 절연층에 의해 자기 정합 콘택트공이 개공되고,
    상기 소자 분리 영역 상에 우회하여 배선되어 있는 공통선은 상기 한쪽의 영역을 공통으로 접속하면서 비트 방향으로 사행하여 배선되어 있는 불휘발성 반도체 기억 장치의 기입 방법.
  46. 제28항에 있어서,
    상기 전하 축적 수단은 최소한 외부와의 사이에서 전하의 이동이 없는 경우에, 상기 채널 형성 영역에 대향하는 면 전체로서의 도전성을 가지지 않는 불휘발성 반도체 기억 장치의 기입 방법.
  47. 제46항에 있어서,
    상기 게이트 절연막은 상기 채널 형성 영역 상의 터널 절연막과,
    당해 터널 절연막 상의 질화막 또는 산화 질화막을 포함하는 불휘발성 반도체 기억 장치의 기입 방법.
  48. 제46항에 있어서,
    상기 게이트 절연막은 상기 채널 형성 영역 상의 터널 절연막과,
    상기 전하 축적 수단으로서 터널 절연막 상에 형성되고 서로 절연된 소립경 도전체를 포함하는 불휘발성 반도체 기억 장치의 기입 방법.
  49. 제28항에 있어서,
    상기 게이트 전극에 프로그램 전압을 인가하고,
    선택된 상기 메모리 트랜지스터의 상기 풀업 전극에 소정 전압을 인가하는 불휘발성 반도체 기억 장치의 기입 방법.
  50. 제35항에 있어서,
    상기 비선택 워드선에 상기 역바이어스로 되는 방향의 전압을 인가하고,
    상기 선택 워드선에 접속된 메모리 트랜지스터의 소스 영역 및/또는 드레인영역에 상기 공통선을 통해 상기 역바이어스 전압을 인가하고,
    상기 선택 워드선에 프로그램 전압을 인가하고,
    상기 풀업 전극에 소정 전압을 인가하는 불휘발성 반도체 기억 장치의 기입 방법.
  51. 제50항에 있어서,
    상기 워드선에 선택 트랜지스터가 접속되고,
    상기 풀업 전극에 소정 전압을 인가할 때에, 선택 워드선의 선택 트랜지스터가 비도통으로 제어되는 불휘발성 반도체 기억 장치의 기입 방법.
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