KR100432889B1 - 2비트 기입가능한 비휘발성 메모리 소자, 그 구동방법 및그 제조방법 - Google Patents

2비트 기입가능한 비휘발성 메모리 소자, 그 구동방법 및그 제조방법 Download PDF

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Abstract

듀얼비트 비휘발성 메모리 소자, 그 구동방법 및 그 제조방법을 제공한다. 이 소자는, 반도체 기판의 소정영역에 복수개의 소자분리막들이 일정간격으로 평행하게 배치되어 활성영역을 한정한다. 소자분리막들 상부를 가로질러 복수개의 워드라인들이 일정간격으로 나란히 배치되고, 워드라인들 및 활성영역 사이에 다층절연막이 개재된다. 다층절연막은 전하트랩절연막을 포함한다. 인접한 한쌍의 워드라인들과, 이들 한쌍의 워드라인들이 가로지르는 인접한 소자분리막들로 한정된 영역들의 각각에 소오스/드레인 영역이 형성된다. 소오스/드레인 영역들은 일정한 면적을 갖는다. 이 소자의 기입동작은, 하나의 비트라인에 제1 레벨 전압, 다른 비트라인에 접지전압, 선택된 워드라인에 기입전압을 인가함으로써 전하트랩절연막 내에 데이타를 기록한다. 비트라인에 인가하는 전압을 바꾸어 하나의 메모리 셀에 2비트를 저장할 수 있다. 이 소자의 제조방법은 반도체 기판에 소자분리막 및 소자분리막의 상부를 가로지르는 워드라인들을 형성하고, 워드라인들과 소자분리막들이 교차하여 동일한 면적의 반도체 기판이 노출된 복수개의 고립된 영역을 형성한다. 고립된 영역의 반도체 기판 내에 불순물을 주입하여 행 방향 및 열방향으로 배열된 복수개의 소오스/드레인 영역들을 형성한다.

Description

2비트 기입가능한 비휘발성 메모리 소자, 그 구동방법 및 그 제조방법{2 BIT PROGRAMABLE NON-VALOTILE MEMORY DEVICE AND METHOD OF OPERATING AND FABRICATING THE SAME}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로서, 더 구체적으로 모스 트랜지스터의 게이트 전극이 전하트랩물질(charge trapping material)로 대체된 메모리 셀 트랜지스터를 가지고, 하나의 셀 트랜지스터에 복수의 데이타를 저장할 수 있는 부유트랩형 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
부유트랩형 비휘발성 메모리 소자는 모스트랜지스터와 동일한 구조를 가지고, 터널절연막, 전하트랩절연막 및 블로킹절연막의 다층절연막을 게이트 절연막으로 사용한다. 상기 전하트랩절연막은 통상적으로 실리콘질화막으로 형성된다. 부유트랩형 비휘발성 메모리 소자에서 정보는 FN터널링(Fouler-nordheim tunneling) 또는 열전하주입(Hot Carrier Injection)에 의하여 전하트랩절연막에 전자를 주입함으로써 저장되고, 반대로 전하트랩절연막으로부터 전자를 방출시키거나 전하트랩절연막에 정공을 주입함으로써 정보를 소거한다.
도 1을 참조하면, 부유트랩형 메모리 소자는 반도체 기판 상에 배치된 게이트 전극(20)과, 상기 게이트 전극(20) 및 상기 반도체 기판(2) 사이에 개재된 적층된 다층절연막(18)과, 상기 게이트 전극(20) 양측의 반도체 기판 내에 형성된 소오스 영역(6) 및 드레인 영역(4)으로 구성된다. 상기 다층절연막(18)은 차례로 적층된 터널절연막(12), 전하트랩절연막(14) 및 블로킹 절연막(16)으로 구성된다. 전형적인 부유트랩형 메모리 소자인 소노스 메모리 소자에서 상기 터널절연막(12) 및블로킹절연막(16)은 실리콘산화막이고, 상기 전하트랩절연막(14)은 실리콘질화막이다. 상기 게이트 전극(20)에 10V 내지 20V의 프로그램 전압을 인가하고, 상기 소오스 영역(6)에 접지전압, 상기 드레인 영역(4)에 5V 내지 7V의 드레인 전압을 인가하면, 상기 드레인 영역 인근(10)`에서 발생된 열전하들이 상기 드레인 영역(4) 인근의 전하트랩절연막(8)에 주입되어 제1 비트가 기입된다.
도 2 및 도 3은 각각 통상적인 NOR셀 어레이 구조를 갖는 비휘발성 메모리 소자를 설명하기 위한 평면도 및 등가회로도이다.
도 2를 참조하면, 플래시 메모리 소자등의 통상적인 비휘발성 메모리 소자의 NOR형 셀 어레이 구조와 마찬가지로 부유트랩형 비휘발성 메모리 소자의 셀 어레이를 구성할 수 있다. 일반적인 NOR형 셀 어레이 구조는 반도체 기판에 복수개의 제1 활성영역들(28)이 일방향으로 나란히 배치되고, 상기 제1 활성영역들(28)과 수직 방향으로 복수개의 제2 활성영역들(26)이 나란히 배치된다. 상기 제2 활성영역들(26) 사이에 각각 두개의 워드라인들(wl)이 상기 제1 활성영역들(28)을 가로질러 배치되고, 상기 각 워드라인들(wl) 사이의 상기 제1 활성영역(28)에 비트라인 플러그(24)가 형성되고, 상기 워드라인들(wl)의 상부를 가로지르는 복수개의 비트라인들(bl)이 상기 비트라인 플러그들(24)에 접속된다. 상기 각각의 워드라인(wl)과 상기 제1 활성영역(28) 사이에 다층절연막(도 1의 18)이 개재된다.
도 3을 참조하면, 전형적인 NOR형 셀 어레이는 복수개의 워드라인들(wl)이 일방향으로 나란히 배치되고, 상기 워드라인들(wl)과 수직으로 복수개의 비트라인들(bl)이 배치된다. 상기 비트라인(bl)과 워드라인(wl)이 교차하는 영역에 메모리셀이 배치된다. 상기 메모리 셀(S1)의 드레인은 상기 비트라인(bl)에 접속되고, 게이트 전극은 상기 워드라인(wl)에 접속되고, 소오스는 접지된다. 선택된 메모리 셀(S1)에 데이타를 저장하는 방법은 상기 선택된 메모리 셀(S1)에 접속된 선택된 비트라인(bl1)에 5 내지 7V를 인가하고, 선택된 워드라인(wl1)에 10V 내지 20V의 전압을 인가한다. 이 때, 선택된 메모리 셀(S1)의 드레인 부근에서 발생된 열전자가 전하트랩절연막에 주입되어 제1 비트(b1)가 기입된다. 상술한 종래의 NOR형 셀 어레이 구조는 메모리 셀의 소오스 영역 및 드레인 영역이 비대칭구조를 가지기 때문에 소오스 영역 및 드레인 영역의 커패시턴스 및 저항의 차이로 인하여 2비트 기입가능한 메모리 셀을 구형하기가 어렵다. 따라서, 종래의 NOR형 셀 어레이 구조에서는 하나의 메모리 셀(S1)에 1비트씩 저장할 수 있다.
최근에는 물리적 용적(physical dimensions)을 늘이지 않고 고용량 메모리 소자를 구현하기 위하여 다중 비트 메모리 셀(multi-bit memory cell)이 제안된 바 있다. 대부분의 다중 비트 메모리 셀은 다른 데이타 상태를 나타내는 각각의 문턱전압으로 둘 이상의 비트를 저장하는 다중 문턱전압(multi-level threshold voltage)을 사용한다. 그러나, 다중 비트 메모리 셀의 다른 형태로 부유트랩형 메모리 셀(floating trap type memory cell)의 전하트랩절연막(charge trap insulating layer)의 양 측에 하나의 비트씩 저장하는 구조가 Boaz Eitan 등에 의해 발표된 "새로운 국지적 트랩, 2비트 비휘발성 메모리 셀"("A Novel Localized Trapping, 2-Bit Nonvolatile Memory Cell",Boaz Eitan, Paolo Pavan, Ilan Bloom, Efraim Aloni, Aviv Frommer and David Finzi, IEEE Electron Device Letters,Vol.21 Nov.2000.) 이라는 제목의 기술문헌(the technical article)에 개시된 바 있다.
부유게이트를 갖는 비휘발성 메모리 소자, 예컨대 플래시 메모리 소자와 달리 부유트랩형 메모리 소자는 전하트랩절연막(도 1의 14)의 트랩존에 전하가 주입되기 때문에 상기 전하트랩절연막(도 1의 14)에 다수의 데이타 저장영역을 가질 수 있다.
도 4는 종래의 2비트 기입가능한 비휘발성 메모리 소자(2bit programable non-volatile memory device)를 설명하기 위한 평면도이다.
도 5는 도4의 비휘발성 메모리 소자의 등가회로도이다.
도 4 및 도 5를 참조하면, 종래의 비휘발성 메모리 소자는, 반도체 기판에 복수개의 비트라인들(bl)이 일정한 간격으로 배치된다. 상기 비트라인들(bl)은 반도체 기판 내에 불순물이 주입된 불순물 확산층으로 형성된다. 상기 비트라인들(bl)의 상부를 가로질러 복수개의 워드라인들(wl)이 일정한 간격으로 나란하게 배치된다. 상기 비트라인들(bl)의 각각에 외부전압을 인가하기 위한 금속배선들(36)이 비트라인 플러그들(34)을 통해 접속된다. 도시하진 않았지만, 상기 워드라인들(wl)의 각각과 상기 반도체 기판 사이에는 전하트랩절연막을 포함하는 다층절연막(도 1의 18)이 개재된다. 이 셀 어레이에서 인접한 두개의 비트라인들(bl)과 상기 두개의 비트라인들(bl)을 가로지르는 하나의 워드라인(wl)은 메모리 셀()을 구성한다. 두개의 비트라인들, 즉 제1 및 제2 비트라인(bl1, bl2) 및 하나의 워드라인(wl1)을 선택하여 메모리 셀(S2)을 선택한다. 제1 비트(b1)를 기입하기 위하여 상기 선택 워드라인(wl)에 10V 내지 20V의 전압을 인가하고, 상기 제1 비트라인(b1)에 5V 내지 7V를 인가하고, 상기 제2 비트라인(b2)에 접지전압을 인가한다. 이 때, 상기 제1 비트라인(b1)에 인접한 영역에서 열전자들이 발생하고, 상기 열전자들이 전하트랩절연막의 트랩존에 주입되어 제1 비트(b1)가 기입된다. 마찬가지로, 상기 선택 워드라인(wl1)에 10V 내지 20V의 전압을 인가하고, 상기 제2 비트라인(bl2)에 5V 내지 7V를 인가하고, 상기 제1 비트라인(bl1)에 접지전압을 인가하여 제2 비트(b2)를 기입한다. 결론적으로, 하나의 메모리 셀에 제1 및 제2 비트(b1, b2)의 2비트가 저장된다. 상기 제1 비트(b1) 및 제2 비트(b2)를 기입하는 동안 다른 워드라인들(wl) 및 비트라인들(bl)은 플로팅된다.
제1 비트(b1)를 읽기 위한 읽기 동작은, 선택 워드라인(wl1)에 3V를 인가하고, 제1 비트라인(bl1)에 접지전압을 인가하고, 제2 비트라인(bl2)에 1 내지 2V의 전압을 인가한다. 제2 비트(b2)는 선택 워드라인(wl1)에 3V를 인가하고, 제2 비트라인(bl2)에 접지전압을 인가하고, 제1 비트라인(bl1)에 1 내지 2V의 전압을 인가함으로써 읽는다.
도시된 것과 같이 종래의 2비트 기입가능한 비휘발성메모리 소자는 비트라인이 확산층으로 이루어진다. 따라서, 기입된 비트를 읽기 위하여 선택된 비트라인에 1내지 2V를 인가할 때, 비트라인 전압을 상승시키기 위한 장시간의 충전시간(charging time)이 필요하다. 이에 따라 고속동작을 위하여 수십 나노초의 읽기 시간을 만족시킬 수 없다.
본 발명이 이루고자 하는 기술적 과제는 하나의 메모리 셀에 2비트 저장가능한 비휘발성 메모리 소자, 그 구동 방법 및 그 제조방법을 제공하는데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 고속동작이 가능한 2비트 비휘발성 메모리 소자, 그 동작방법 및 그 제조방법을 제공하는데 있다.
도 1은 전형적인 부유트랩형 비휘발성 메모리 소자를 나타낸 단면도이다.
도 2 및 도 3은 각각 통상적인 NOR셀 어레이 구조를 갖는 비휘발성 메모리 소자를 설명하기 위한 평면도 및 등가회로도이다.
도 4는 종래의 2비트 기입가능한 비휘발성 메모리 소자(2bit programable non-volatile memory device)를 설명하기 위한 평면도이다.
도 5는 도4의 비휘발성 메모리 소자의 등가회로도이다.
도 6은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 평면도이다.
도 7은 도 6의 Ⅰ-Ⅰ'를 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 8은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 9은 도 6의 Ⅲ-Ⅲ'를 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 10은 도 6의 Ⅰ-Ⅰ를 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 11은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 구동방법을 설명하기 위한 등가회로도이다.
도 12a 내지 도 15a는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정평면도들이다.
도 12b 내지 도 12b는 각각 도 12a 내지 도 15a의 Ⅴ-Ⅴ'를 따라 취해진 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 16a는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 평면도이다.
도 16b는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자를 설명하기 위하여 도 16a의 Ⅵ-Ⅵ'를 따라 취해진 단면도이다.
도 17은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 구동방법을 설명하기 위한 등가회로도이다.
도 18a 내지 도 21a는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정평면도들이다.
도 18b 내지 도 21b는 각각 도 18a 내지 도 21a의 Ⅵ-Ⅵ'를 따라 취해진 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 면적이 동일한 소오스/드레인 영역을 갖는 비휘발성 메모리 소자를 제공한다. 이 소자는, 반도체 기판의 소정영역에 활성영역들 한정하는 복수개의 소자분리막들이 일정간격으로 평행하게 배치된다. 상기 소자분리막들 상부를 가로질러 복수개의 워드라인들이 일정간격으로 나란히 배치되고, 상기 워드라인들 및 상기 활성영역 사이에 다층절연막이 개재된다. 상기 다층절연막은 전하트랩절연막을 포함한다. 인접한 한쌍의 워드라인들과, 이들 한쌍의 워드라인들이 가로지르는 인접한 소자분리막들로 한정된 영역들의 각각에 소오스/드레인 영역이 형성된다. 상기 반도체 기판 상의 소오스/드레인 영역들은 면적이 동일하다. 본 발명의 일 양태에서 상기 소오스/드레인 영역들의 각각에 비트라인들이 접속된다. 상기 비트라인들은 상기 워드라인들을 가로질러 나란하게 배치되고, 상기 워드라인 방향과 수직인 단면으로 보여질 때, 상기 워드라인 양측에 배치된 한쌍의 소오스/드레인 영역은 서로 다른 비트라인에 접속된다. 또한, 상기 전하트랩절연막은 실리콘질화막으로 형성할 수 있고, 상기 다층절연막은 상기 전하트랩절연막의 상, 하에 형성된 실리콘산화막을 포함한다.
상기 기술적 과제들을 달성하기 위하여 본 발명은 상술한 비휘발성 메모리소자의 구동 방법을 제공한다. 이 소자의 구동 방법은 기입 및 읽기 동작을 포함한다. 먼저 기입동작은, 임의의 인접한 한쌍의 비트라인들, 즉 제1 및 제2 비트라인을 선택하고, 하나의 워드라인을 선택하여 제1 비트라인에 제1 레벨 전압, 제2 비트라인에 접지전압, 선택된 워드라인에 기입전압을 인가하여 상기 선택된 메모리 셀을 구성하는 상기 전하트랩절연막의 상기 제1 비트라인에 인접한 영역에 제1 비트를 기입한다. 마찬가지로, 상기 제2 비트라인에 제1 레벨 전압, 상기 제1 비트라인에 접지전압, 상기 선택된 워드라인에 기입전압을 인가하여 상기 전하트랩절연막의 상기 제2 비트라인과 인접한 영역에 제2 비트를 기입한다. 이 소자의 읽기 동작은, 상기 제1 비트라인에 접지전압, 상기 제2 비트라인에 상기 제1 레벨전압보다 낮은 제2 레벨전압, 상기 선택된 워드라인에 상기 기입전압보다 낮은 읽기전압을 인가하여 제1 비트를 읽고, 상기 제2 비트라인에 접지전압, 상기 제1 비트라인에 제2 레벨전압, 상기 선택된 워드라인에 읽기전압을 인가하여 제2 비트를 읽는다.
상기 기술적 과제를 달성하기 위하여 본 발명은 면적이 동일한 소오스/드레인 영역들을 갖는 비휘발성 메모리 소자의 제조방법을 제공한다. 이 제조방법은, 반도체 기판의 소정영역에 일정한 간격으로 배열된 복수개의 소자분리막을 형성하여 활성영역들 한정한다. 상기 소자분리막이 형성된 반도체 기판의 전면에 다층절연막 및 게이트 도전막을 차례로 형성한다.상기 게이트 도전막 및 상기 다층절연막을 차례로 패터닝하여 일정한 간격으로 상기 소자분리막들을 가로지르는 복수개의 워드라인들을 형성한다. 이와 동시에, 상기 워드라인들과 상기 소자분리막들이 교차하여 동일한 면적의 반도체 기판이 노출된 복수개의 고립된 영역을 형성한다. 상기 고립된 영역의 반도체 기판 내에 불순물을 주입하여 행 방향 및 열방향으로 배열된 복수개의 소오스/드레인 영역들을 형성한다. 상기 다층절연막은 적어도 한층의 전하트랩절연막을 포함하여 형성할 수 있다. 상기 전하트랩절연막은 실리콘질화막을 형성할 수 있다. 또한, 상기 다층절연막은 상기 전하트랩절연막의 상부 및 하부에 실리콘산화막이 형성될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 6은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 평면도이다.
도 7은 도 6의 Ⅰ-Ⅰ'를 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 8은 도 6의 Ⅱ-Ⅱ'를 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 9은 도 6의 Ⅲ-Ⅲ'를 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 10은 도 6의 Ⅰ-Ⅰ를 따라 취해진 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자를 나타낸 단면도이다.
도 6 내지 도 10을 참조하면, 반도체 기판(50)의 소정영역에 제1 소자분리막들(52)이 배치된다. 상기 제1 소자분리막들(52)은 행방향 및 열방향으로 각각 소정의 피치로 배치된다. 상기 제1 소자분리막들(52)로 부터 행방향 및 열방향으로 각각 1/2피치씩 이동한 위치에 제2 소자분리막들(53)이 배치된다. 상기 제1 소자분리막들(52) 및 상기 제2 소자분리막들(53)은 활성영역(54)을 한정한다. 상기 제1 소자분리막들(52) 및 상기 제2 소자분리막들(53)은 동일한 형상을 가진다. 상기 제1 소자분리막들(52) 및 상기 제2 소자분리막들(53)은 행방향의 폭이 열방향의 폭보다 좁은 것이 바람직하고, 제1 소자분리막들(52)의 행 방향 피치는 소자분리막들의 행방향의 폭의 2배보다 넓은 것이 바람직하다.
상기 제1 소자분리막들(52) 및 상기 제2 소자분리막들(53)의 상부를 행 방향으로 가로지르는 복수개의 워드라인(wl)들이 일정한 간격으로 배치된다. 각 워드라인(wl)은 상기 제1 소자분리막(52) 및 상기 제2 소자분리막(53)의 상부를 교대로 번갈아 가로지른다. 또한, 각각의 소자분리막(52, 53) 상부를 한쌍의 워드라인들(wl)이 가로지른다. 인접한 한쌍의 제1 소자분리막들(52)과 상기 한쌍의 소자분리막들(52)의 상부를 가로지르는 한쌍의 워드라인들(wl)로 한정된 영역에 각각 제1 소오스/드레인 영역(64)이 형성된다. 또한, 인접한 한쌍의 제2 소자분리막들(53)과 상기 한쌍의 제2 소자분리막들(53)의 상부를 가로지르는 한쌍의 워드라인들(wl)로 한정된 영역에 각각 제2 소오스/드레인 영역(65)이 형성된다. 상기 워드라인들(wl) 및 상기 활성영역(54) 사이에 다층절연막(62)이 개재된다. 상기 다층 절연막(62)은 적어도 한층의 전하트랩절연막(58)을 포함한다. 예컨대, 상기 전하트랩절연막(58)은 실리콘질화막으로 형성할 수 있다. 상기 다층절연막(62)은 차례로 적층된 터널절연막(56), 전하트랩절연막(58) 및 블로킹절연막(60)으로 구성될 수 있다. 상기 터널절연막(56) 및 상기 블로킹절연막(60)은 실리콘산화막으로 형성할 수 있고, 상기 전하트랩절연막(58)은 실리콘질화막으로 형성할 수 있다. 상기 제1 및 제2 소오스/드레인 영역들(64, 65)에 인접한 영역인 상기 전하트랩절연막(58)의 가장자리 영역에 각각 하나의 데이타 저장영역(b)이 존재한다.
상기 제1 소오스/드레인 영역들(64) 및 상기 제2 소오스 드레인 영역들(65)의 각각의 중앙에 비트라인 플러그(68)가 접속된다. 상기 비트라인 플러그들(68)은 상기 반도체 기판의 전면에 덮여진 층간절연막(66)을 관통한다. 상기 워드라인들(wl)의 상부를 열방향으로 가로질러 복수개의 제1 비트라인들(bl1) 및 제2 비트라인들(bl2)이 배치된다. 상기 제1 비트라인들(bl1)은 상기 제1 소오스/드레인 영역들(64)에 접속되고, 상기 제2 비트라인들(bl2)은 상기 제2 소오스/드레인 영역들()에 접속된다. 상기 제1 비트라인들(bl1) 및 상기 제2 비트라인들(65)은 상기 반도체 기판 상에 교대로 번갈아서 일정한 간격으로 배치된다. 각각의 비트라인들(bl1, bl2)은 일렬로 배열된 비트라인 플러그들(68)을 통해 일렬의 소오스/드레인 영역들에 접속된다. 다마신 공정을 사용하여 비트라인들을 형성할 경우, 상기제1 및 제2 비트라인들(bl1, bl2)은 절연막으로 형성된 주형층(72)으로 절연된다. 상기 주형층(72)은 상기 층간절연막(66)과 같은 물질로써, 상기 주형층(72) 및 상기 층간절연막(66)은 실리콘산화막으로 형성할 수 있다. 상기 주형층(72) 및 상기 층간절연막(66) 사이에는 다른 절연층(70)이 개재되는데 상기 다른 절연층(70)은 상기 주형층(72) 및 상기 층간절연막(66)과 식각선택비를 갖는 절연막으로써, 예컨대 실리콘질화막일 수 있다. 상기 비트라인들(bl1, bl2)을 통상적인 사진공정 및 식각공정을 사용하여 형성할 경우, 상기 비트라인들(bl1, bl2) 사이의 영역에는 금속층간절연막(IMD;inter metal dielectric layer)이 형성될 수 있다.
도 11은 본 발명의 제1 실시예에 따른 비휘발성 메모리 소자의 구동방법을 설명하기 위한 등가회로도이다.
도 11을 참조하면, 복수개의 비트라인들(bl)이 일 방향으로 배치되고, 상기 비트라인들(bl)을 수직으로 가로질러 복수개의 워드라인들(wl)이 배치된다. 상기 워드라인들(wl)은 복수개의 메모리 셀들로 구성된다. 워드라인을 공유하는 두개의 메모리 셀들과, 인접한 다른 워드라인을 공유하는 두개의 메모리 셀들은 소오스/드레인 영역들 중 하나를 공유한다. 즉, 인접한 네개의 메모리 셀은 하나의 소오스/드레인 영역을 공유한다. 각 비트라인은(bl)은 메모리 셀들의 소오스/드레인 영역들에 접속된다. 각 메모리 셀은 워드라인 양측으로 두개의 소오스/드레인 영역들을 갖는데 각 소오스/드레인 영역들은 서로 다른 비트라인에 접속된다. 즉, 인접한 두개의 비트라인은 이 들 사이이 메모리 셀의 두개의 소오스/드레인 영역에 각각 접속된다.
본 발명에서 메모리 소자의 기입동작은 인접한 두개의 비트라인을 선택하고, 하나의 워드라인을 선택하여 하나의 메모리 셀을 선택하는 것을 포함한다. 예컨대, 제1 비트라인(bl1) 및 제2 비트라인(bl2)을 선택하고, 임의의 워드라인(wl1)을 선택함으로써 메모리 셀(S1)이 선택된다. 상기 선택된 워드라인(wl1)에 10 내지 20V의 프로그램 전압을 인가하고, 상기 제1 비트라인(bl1)에 5 내지 7V의 전압을 인가하고, 상기 제2 비트라인(bl2)에 접지전압을 인가한다. 선택되지 않은 다른 비트라인들(bl) 및 워드라인들(wl)은 플로팅된다. 반도체 기판 또한 접지전압을 인가한다. 이 때, 제1 비트라인(bl1) 부근에서 발생된 열전자들이 제1 비트라인(bl1)에 인접한 전하트랩절연막(도 10의 58) 내의 트랩존에 주입되어 제1 비트(b1)가 기입된다. 마찬가지로, 상기 선택된 워드라인(wl1)에 10 내지 20V의 프로그램 전압을 인가하고, 상기 제2 비트라인(bl2)에 5 내지 7V의 전압을 인가하고, 상기 제1 비트라인(bl1)에 접지전압을 인가한다. 그 결과, 상기 제2 비트라인(bl2)에 인접한 전하트랩절연막(도 10의 58) 내에 제2 비트(b2)가 기입된다.
상기 제1 비트(b1)를 읽기 위한 읽기 동작은 상기 선택된 워드라인(wl)에 기입상태의 메모리 셀의 문턱전압보다는 낮고, 소거 상태의 문턱전압보다 높은 읽기 전압을 인가한다. 본 발명의 실시예서는 3V의 읽기전압을 인가한다. 또한, 제1 비트라인(bl1)에 접지전압을 인가하고, 제2 비트라인(bl2)에 1V 내지 2V를 인가한다. 이 때, 상기 제1 비트(bl1)의 하부에 채널이 형성되어 기입 상태일 경우 셀 전류가 흐르지 않고, 소거상태일 경우 셀 전류가 흐르지 않는다. 상기 셀 전류를 사용하여 데이타를 판독한다. 마찬가지로, 상기 선택된 워드라인(wl1)에 읽기 전압을 인가하고, 상기 제1 비트라인(bl1)에 1V 내지 2V의 전압을 인가하고, 상기 제2 비트라인(bl2)에 접지전압을 인가함으로써 제2 비트(b2)를 읽을 수 있다.
상술한 것과 같이 본 발명의 비휘발성 메모리 소자는 각 메모리 셀의 소오스/드레인 영역은 동일한 형상을 가지과 소오스/드레인 영역에 인접한 전하트랩절연막 내에 각각 하나의 비트가 저장되는 저장영역을 갖는다. 아울러, 종래의 2비트 기입가능한 비휘발성 메모리 소자와 달리 확산층의 면적이 넓지 않고, 4개의 인접한 셀에 공유되어 좁은 면적을 갖는다. 따라서, 낮은 저항 및 낮은 커패시턴스를 갖기 때문에 고속 읽기 동작을 구현할 수 있다.
도 12a 내지 도 15a는 본 발명의 일 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정평면도들이다.
도 12b 내지 도 12b는 각각 도 12a 내지 도 15a의 Ⅴ-Ⅴ'를 따라 취해진 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 12a 및 도 12b를 참조하면, 반도체 기판(50)의 소정영역에 행방향 및 열방향으로 소정의 피치를 갖는 제1 소자분리막들(52)과, 상기 제1 소자분리막들(52)로 부터 행방향 및 열방향으로 각각 1/2피치식 이동한 위치에 배치된 제2 소자분리막들(53)을 형성한다. 상기 제1 소자분리막들(52) 및 상기 제2 소자분리막들(53)은 동일한 형상을 가지고, 행방향의 폭보다 열방향의 폭이 넓다. 상기 제1 소자분리막들(52)의 행방향 피치는 소자분리막의 행방향 폭의 2배보다 넓게 배치되도록 형성한다. 상기 제1 소자분리막들(52) 및 상기 제2 소자분리막들(53)은 활성영역(54)을한정한다.
도 13a 및 도 13b를 참조하면, 상기 제1 소자분리막들(52) 및 상기 제2 소자분리막들(53)의 상부를 행방향으로 가로지르는 복수개의 워드라인들(wl)을 형성한다. 상기 워드라인들(wl)은 상기 제1 및 제2 소자분리막들(52, 53)이 형성된 결과물 전면에 다층절연막 및 게이트 도전막을 형성하고, 상기 게이트 도전막 및 상기 다층절연막을 차례로 패터닝하여 형성할 수 있다. 상기 다층절연막(62)은 차례로 적층된 터널절연막(56), 전하트랩절연막(58) 및 블로킹절연막(60)을 포함한다. 결론적으로, 상기 워드라인들(wl)의 각각과 상기 활성영역들(54) 사이에 다층절연막(62)이 개재된다. 상기 터널절연막(56) 및 상기 블로킹절연막(60)은 실리콘산화막으로 형성할 수 있고, 상기 전하트랩절연막(58)은 실리콘질화막으로 형성할 수 있다. 상기 전하트랩절연막(58)은 복수층으로 구성될 수도 있다. 상기 워드라인들(wl)은 일정한 간격으로 평행하게 배치되도록 형성한다. 또한, 상기 제1 소자분리막들(52) 및 상기 제2 소자분리막들(53)의 각각의 상부에 두개의 워드라인들(wl)이 배치된다. 상기 워드라인들(wl)의 각각은 교대로 번갈아서 상기 제1 소자분리막(52) 및 상기 제2 소자분리막(53)의 상부를 가로지른다.
도 14a 및 도 14b를 참조하면, 상기 워드라인들(wl)을 이온주입마스크로 사용하여 상기 활성영역(54) 내에 불순물을 주입한다. 그 결과, 한쌍의 워드라인들(wl)과 상기 한쌍의 워드라인들(wl)이 가로지르는 인접한 한쌍의 제1 소자분리막들(52) 사이의 활성영역 내에 각각 제1 소오스/드레인 영역(64)이 형성되고, 한쌍의 워드라인들(wl)과 상기 한쌍의 워드라인들(wl)이 가로지르는 인접한 한쌍의 제2 소자분리막들(53) 사이의 활성영역 내에 각각 제2 소오스/드레인 영역(65)이 형성된다. 상기 제1 및 제2 소오스/드레인 영역들(64, 65)이 형성된 반도체 기판의 전면에 층간절연막(66)을 형성한다. 상기 층간절연막(66)은 실리콘산화막으로 형성할 수 있다. 상기 층간절연막(66)을 관통하여 상기 제1 및 제2 소오스/드레인 영역들(64, 65)의 각각에 접속된 비트라인 플러그(68)를 형성한다. 상기 비트라인 플러그(68)는 각각 제1 및 제2 소오스/드레인 영역(64, 65)의 중앙에 위치하도록 형성하는 것이 바람직하다.
도 15a 및 도 15b를 참조하면, 상기 층간절연막(66) 상에 식각저지막(70)을 형성하고, 상기 식각저지막(70) 상에 주형막(72)을 형성한다. 상기 주형막(72) 및 상기 식각저지막(70)을 차례로 패터닝하여 상기 워드라인들(wl)의 상부를 가로지르며 상기 비트라인 플러그들(68)을 노출시키는 복수개의 그루브들(g)을 형성한다. 이어서 도시하지는 않았지만, 상기 그루브들(g)이 형성된 결과물 전면에 상기 그루브 내부를 채우는 도전막을 형성하고, 화학적기계적 연마공정을 사용하여 상기 도전막을 연마하여 상기 주형막(72)을 노출시킴과 동시에 상기 그루브들 내에 채워진 제1 및 제2 비트라인들(bl1, bl2)을 형성한다.
도 16a는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자를 설명하기 위한 평면도이다.
도 16b는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자를 설명하기 위하여 도 16a의 Ⅵ-Ⅵ'를 따라 취해진 단면도이다.
도 16a 및 도 16b를 참조하면, 반도체 기판(96)의 소정영역에소자분리막(82)을 형성하여 복수개의 활성영역들(84)을 한정한다. 상기 활성영역들(84)은 일정한 간격으로 나란하게 배치된다. 상기 활성영역들(84)의 상부를 가로질러 일정한 간격으로 나란히 배치된 복수개의 워드라인들(wl)이 배치된다. 상기 각 워드라인들(wl)과 상기 활성영역들(84) 사이에 다층절연막(92)이 개재된다. 상기 다층절연막(92)은 차례로 적층된 터널절연막(86), 전하트랩절연막(88) 및 블로킹절연막(90)을 포함한다. 상기 터널절연막(86) 및 상기 블로킹절연막(90)은 실리콘산화막으로 형성할 수 있고, 상기 전하트랩절연막(88)은 실리콘질화막으로 형성할 수 있다. 상기 전하트랩절연막(88)은 다층구조를 가질 수도 있다. 상기 워드라인들(wl)의 양측의 활성영역들(84) 내에 각각 소오스/드레인 영역들(94)이 형성된다. 상기 워드라인들(wl) 및 상기 활성영역들(84)은 일정한 간격으로 배치되기 때문에 상기 소오스/드레인 영역들(94)은 일정한 면적을 갖는다. 따라서, 상기 소오스/드레인 영역들(94)은 일정한 저항 및 커패시턴스를 갖는다. 상기 소오스/드레인 영역들(94에 인접한 영역인 상기 전하트랩절연막(88)의 가장자리 영역에 각각 하나의 데이타 저장영역(b)이 존재한다. 상기 소오스/드레인 영역들(94)의 각각에 비트라인 플러그(98)가 접속된다. 상기 반도체 기판(80)의 전면은 층간절연막(96)으로 덮여지고, 상기 비트라인 플러그(98)는 상기 층간절연막(96)을 관통하여 상기 소오스/드레인 영역(94)에 접속된다. 따라서, 상기 비트라인 플러그들(98)은 행 방향 및 열 방향으로 각각 일정한 간격으로 배치된다. 상기 층간절연막(96) 상에 상기 비트라인 플러그들(98)에 접속된 복수개의 비트라인들(bl)이 배치된다. 상기 비트라인들(bl)은 상기 워드라인들(wl)의 상부를 가로질러 일정간격으로 배치된다.상기 각 비트라인(bl)은 인접한 2 열의 소오스/드레인 영역들(94)에 교번하여 접속된다. 예컨대, n번째 비트라인이 m열 및 m+1열의 소오스/드레인 영역들(94)에 접속될 때, n번째 비트라인은 m열의 홀수 행 소오스/드레인 영역들 및 m+1열의 짝수 행 소오스/드레인 영역들에 접속된다. 결과적으로, 소오스/드레인 영역들의 각 열에 있어서, 홀수 행 소오스/드레인 영역들은 하나의 비트라인에 접속되고, 짝수 행은 인접한 다른 하나의 비트라인에 접속된다. 따라서, 워드라인(wl)을 가로지르는 방향의 단면으로 보여질 때, 상기 워드라인(wl) 양측의 소오스/드레인들(94)은 인접한 다른 비트라인(bl)에 각각 접속된다. 상기 비트라인들(bl)은 절연막으로 절연된다. 상기 비트라인들(bl)을 다마신공정을 사용하여 형성할 경우, 상기 절연막은 차례로 적층된 식각저지막(100) 및 주형막(102)을 포함한다.
도 17은 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 구동방법을 설명하기 위한 등가회로도이다.
도 17을 참조하면, 복수개의 워드라인들(wl)이 일 방향으로 배치되고, 상기 워드라인들(wl)을 가로지르는 방향으로 복수개의 비트라인들(bl)이 배치된다. 복수개의 메모리 셀들은 행 방향 및 열방향으로 메트릭스상으로 배열된다. 각 행의 메모리 셀들은 워드라인을 공유한다. 각 메모리 셀은 인접한 워드라인을 구성하는 동일 열의 메모리 셀과 소오스/드레인 영역들 중 하나를 공유한다. 각 비트라인은 인접한 2 열의 메모리 셀들의 소오스/드레인 영역들 중 하나에 번갈아가며 접속된다. 예를 들어, n열의 홀수번째 메모리 셀들과 n+1열의 짝수번째 메모리 셀들은 하나의 비트라인에 접속되고, n열의 짝수번째 메모리 셀들은 n-1번째열의 홀수 번째 메모리 셀들과 다른 비트라인에 접속되고, n+1번째열 홀수번째 메모리 셀들은 n+2번째열 짝수번째 메모리 셀들과 또다른 비트라인에 접속된다. 즉, 각 메모리 셀이 갖는 한쌍의 소오스/드레인 영역들은 인접한 비트라인(bl)에 각각 접속된다.
이하 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 기입동작을 설명한다. 먼저 임의의 제1 비트라인(bl1) 및 제2 비트라인(bl2)을 선택하고, 임의의 워드라인(wl1)을 선택함으로써 기입할 메모리 셀(S4)이 선택된다. 상기 선택된 워드라인(wl1)에 10 내지 20V의 프로그램 전압을 인가하고, 상기 제1 비트라인(bl1)에 5 내지 7V의 전압을 인가하고, 상기 제2 비트라인(bl2)에 접지전압을 인가한다. 선택되지 않은 다른 비트라인들(bl) 및 워드라인들(wl)은 플로팅된다. 반도체 기판 또한 접지전압을 인가한다. 이 때, 제1 비트라인(bl1) 부근에서 발생된 열전자들이 제1 비트라인(bl1)에 인접한 전하트랩절연막(도 16의 88) 내의 트랩존에 주입되어 제1 비트(b1)가 기입된다. 마찬가지로, 상기 선택된 워드라인(wl1)에 10 내지 20V의 프로그램 전압을 인가하고, 상기 제2 비트라인(bl2)에 5 내지 7V의 전압을 인가하고, 상기 제1 비트라인(bl1)에 접지전압을 인가한다. 그 결과, 상기 제2 비트라인(bl2)에 인접한 전하트랩절연막(도 16의 88) 내에 제2 비트(b2)가 기입된다.
상기 제1 비트(b1)를 읽기 위한 읽기 동작은 상기 선택된 워드라인(wl1)에 기입상태의 메모리 셀의 문턱전압보다는 낮고, 소거 상태의 문턱전압보다 높은 읽기 전압을 인가한다. 본 발명의 실시예서는 3V의 읽기전압을 인가한다. 또한, 제1 비트라인(bl1)에 접지전압을 인가하고, 제2 비트라인(bl2)에 1V 내지 2V를 인가한다. 이 때, 상기 제1 비트(bl1)의 하부에 채널이 형성되어 기입 상태일 경우 셀 전류가 흐르지 않고, 소거상태일 경우 셀 전류가 흐르지 않는다. 상기 셀 전류를 사용하여 데이타를 판독한다. 마찬가지로, 상기 선택된 워드라인(wl1)에 읽기 전압을 인가하고, 상기 제1 비트라인(bl1)에 1V 내지 2V의 전압을 인가하고, 상기 제2 비트라인(bl2)에 접지전압을 인가함으로써 제2 비트(b2)를 읽을 수 있다.
상술한 것과 같이 본 발명의 비휘발성 메모리 소자는 각 메모리 셀의 소오스/드레인 영역은 동일한 형상을 가지고, 각각의 소오스/드레인 영역에 인접한 전하트랩절연마 내에 하나의 데이타 비트가 저장되는 전하저장영역을 가진다. 아울러, 종래의 2비트 기입가능한 비휘발성 메모리 소자와 달리 인접한 2개의 메모리 셀들이 공유하는 섬형 소오스/드레인 영역을 갖는다. 따라서, 소오스/드레인 영역의 저항 및 커패시턴스가 낮기 때문에 고속동작이 가능하다.
도 18a 내지 도 21a는 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정평면도들이다.
도 18b 내지 도 21b는 각각 도 18a 내지 도 21a의 Ⅵ-Ⅵ'를 따라 취해진 본 발명의 제2 실시예에 따른 비휘발성 메모리 소자의 제조방법을 설명하기 위한 공정단면도들이다.
도 18a 및 도 18b를 참조하면, 반도체 기판(80)의 소정영역에 소자분리막(82)을 형성하여 복수개의 활성영역들(84)을 한정한다. 상기 활성영역들(84)은 일정한 간격으로 배치되도록 형성한다.
도 19a 및 도 19b를 참조하면, 상기 반도체 기판(80)의 전면에 다층절연막 및 게이트 도전막을 차례로 형성하고, 상기 게이트 도전막 및 상기 다층절연막(92)을 차례로 패터닝하여 상기 활성영역들(84)을 가로지르는 복수개의 워드라인들(wl)을 형성한다. 상기 워드라인들(wl)은 일정한 간격으로 평행하게 배치되도록 형성한다. 상기 각 워드라인(wl) 및 상기 활성영역들(84) 사이에는 다층절연막(92)이 개재된다. 상기 다층절연막(92)은 터널절연막(86), 전하트랩절연막(88) 및 블로킹절연막(90)을 차례로 적층하여 형성할 수 있다. 상기 터널절연막(86) 및 상기 블로킹절연막(90)은 실리콘산화막으로 형성할 수 있고, 상기 전하트랩절연막(88)은 실리콘질화막으로 형성할 수 있다.
도 20a 및 도 20b를 참조하면, 상기 워드라인들(wl)을 이온주입마스크로 사용하여 상기 활성영역들(84) 내에 불순물을 주입하여 복수개의 소오스/드레인 영역들(94)을 형성한다. 상기 소오스/드레인 영역들(94)은 상기 반도체 기판(80) 상에 행방향 및 열방향으로 각각 소정간격으로 메트릭스상으로 배치된다. 이어서, 상기 반도체 기판(80)의 전면에 층간절연막(96)을 형성한다. 상기 층간절연막(96)을 관통하여 상기 소오스/드레인 영역들(94)의 각각에 비트라인 플러그(98)를 접속시킨다. 그 결과, 상기 반도체 기판(80) 상에 메트릭스 상으로 배치된 비트라인 플러그들(98)이 형성된다.
도 21a 및 도 21b를 참조하면, 상기 층간절연막(96) 상에 식각저지막(100) 및 주형막(102)을 차례로 형성한다. 상기 식각저지막(100)은 상기 층간절연막(96) 및 상기 주형막(102)과 식각선택비를 갖는 절연막으로 형성하는 것이 바람직하다. 즉, 상기 층간절연막(96) 및 상기 주형막(102)은 실리콘산화막으로 형성할 수 있고, 상기 식각저지막(100)은 실리콘질화막으로 형성할 수 있다. 상기 주형막(102)및 상기 식각저지막(100)을 차례로 패터닝하여 상기 워드라인들(wl)의 상부를 가로지르는 복수개의 그루브들(g)을 형성한다. 이 때, 상기 그루브들(g)은 인접한 2 열의 비트라인 플러그들(98)을 교대로 노출시키도록 형성한다. 이어서, 도시하지는 않았지만 상기 그루브들(g) 내에 도전막을 채워 상기 층간절연막(96) 상에 복수개의 비트라인들(도 16a의 bl)을 형성한다. 각각의 비트라인(bl)은 인접한 2열의 비트라인 플러그들(98)에 교대로 접속된다. 즉, 소정 열의 비트라인 플러그들(98) 중 짝수번째 비트라인 플러그들(98)은 하나의 비트라인에 접속되고, 홀수번째 비트라인 플러그들(98)은 상기 비트라인과 인접한 다른 비트라인에 접속된다.
상기 방법과 다른 방법으로, 상기 비트라인들(bl)은 도전막을 형성한 후 통상의 사진식각공정(photo lithography process)를 사용하여 형성할 수도 있다.
상술한 것과 같이 본 발명에 따르면, 비휘발성 메모리 소자의 소오스/드레인 영역들은 인접한 한쌍의 소자분리막들과 상기 소자분리막들을 가로지르는 인접한 한쌍의 워드라인들로 한정된 영역에 형성되어 상대적으로 낮은 저항 및 커패시턴스를 갖는다. 또한, 각 메모리 셀은 저항 및 커패시턴스가 동일한 한쌍의 소오스/드레인 영역을 갖는다. 그 결과, 셀 전류의 세기가 높아 빠른 읽기 속도를 가질 수 있고, 메모리 셀은 대칭적 소오스/드레인 영역을 가지기 때문에 동일한 구동조건으로 2비트 기입이 가능한 비휘발성 메모리 셀을 제공할 수 있다.

Claims (40)

  1. 반도체 기판의 소정영역에 일정한 간격으로 배치되어 활성영역들 한정하는 복수개의 소자분리막들;
    상기 소자분리막들 상부를 가로질러 일정간격으로 나란히 배치된 복수개의 워드라인들;
    상기 워드라인들 및 상기 활성영역 사이에 개재되고, 전하트랩절연막을 포함하는 다층절연막;및
    인접한 한쌍의 워드라인들과, 이들 한쌍의 워드라인들이 가로지르는 인접한 소자분리막들로 한정된 영역들에 각각 형성된 소오스/드레인 영역들을 포함하되, 상기 반도체 기판 상의 상기 소오스/드레인 영역들은 면적이 동일한 것을 특징으로 하는 메모리 소자.
  2. 제1 항에 있어서,
    상기 소오스/드레인 영역들에 인접한 영역의 상기 전하트랩절연막 내에 각각 데이타 저장영역이 존재하는 것을 특징으로 하는 메모리 소자.
  3. 제1 항에 있어서,
    상기 다층절연막은,
    상기 반도체 기판 상에 형성된 터널절연막;
    상기 터널절연막 상에 형성된 전하트랩절연막;및
    상기 전하트랩절연막 상에 형성된 블로킹절연막을 포함하는 것을 특징으로 하는 메모리 소자.
  4. 제1 항에 있어서,
    상기 전하트랩절연막은 적어도 한층의 실리콘질화막을 포함하는 것을 특징으로 하는 메모리 소자.
  5. 제1 항에 있어서,
    상기 소오스/드레인 영역들 각각에 접속된 복수개의 평행한 비트라인들을 더 포함하되,
    상기 워드라인 방향과 수직인 단면으로 보여질 때, 상기 워드라인 양측에 배치된 한쌍의 소오스/드레인 영역은 서로 다른 비트라인에 접속된 것을 특징으로 하는 메모리 소자.
  6. 제1 항에 있어서,
    상기 소오스/드레인 영역들은 동일한 형상을 갖는 것을 특징으로 하는 메모리 소자.
  7. 제1 항에 있어서,
    상기 각 워드라인과, 상기 워드라인 및 상기 반도체 기판 사이의 다층절연막과, 상기 워드라인 방향과 수직인 단면으로 보여질 때 상기 워드라인 양측에 배치된 한쌍의 소오스/드레인 영역들은 하나의 메모리 셀을 구성하되, 각 메모리 셀은 인접한 다른 워드라인의 메모리 셀과 소오스/드레인 영역들 공유하는 것을 특징으로 하는 메모리 소자.
  8. 제7 항에 있어서,
    각 메모리 셀은,
    워드라인을 공유하는 인접한 하나의 메모리 셀과, 인접한 하나의 워드라인을 공유하는 서로 인접한 두개의 메모리 셀들과 함께 하나의 소오스/드레인 영역을 공유하고;
    워드라인을 공유하는 인접한 다른 메모리 셀과, 다른 인접한 워드라인을 공유하는 서로 인접한 두개의 메모리 셀들과 함께 다른 소오스/드레인 영역을 공유하는 것을 특징으로 하는 메모리 소자.
  9. 반도체 기판 상에 행방향 및 열방향으로 각각 일정한 피치로 배열된 복수개의 제1 소자분리막들;
    상기 각각의 제1 소자분리막들로 부터 행방향 및 열방향으로 각각 1/2 피치씩 이동한 위치에 배열된 복수개의 제2 소자분리막들;
    상기 제1 및 제2 소자분리막들의 상부를 교번하여 행방향으로 평행하게 가로지르되, 일정간격으로 배치된 복수개의 워드라인들;
    상기 워드라인들 및 상기 반도체 기판 사이에 개재되고, 전하트랩절연막을 포함하는 다층절연막;
    인접한 한쌍의 워드라인들과, 이들 한쌍의 워드라인들이 가로지르는 인접한 한쌍의 제1 소자분리막들로 한정된 영역들에 각각 형성된 제1 소오스/드레인 영역들;및
    인접한 한쌍의 워드라인들과, 이들 한쌍의 워드라인들이 가로지르는 인접한 한쌍의 제2 소자분리막들로 한정된 영역들에 각각 형성된 제2 소오스/드레인 영역들을 포함하되, 상기 반도체 기판상의 상기 제1 및 제2 트랜지스터 영역들은 면적이 동일한 것을 특징으로 하는 메모리 소자.
  10. 제9 항에 있어서,
    상기 제1 및 제2 소오스/드레인 영역들에 인접한 영역의 상기 전하트랩절연막 내에 각각 데이타 저장영역이 존재하는 것을 특징으로 하는 메모리 소자.
  11. 제9 항에 있어서,
    상기 다층절연막은,
    상기 반도체 기판상에 형성된 터널절연막;
    상기 터널절연막 상에 형성된 전하트랩절연막;및
    상기 전하트랩절연막 상에 형성된 블로킹절연막을 포함하는 것을 특징으로하는 메모리 소자.
  12. 제9 항에 있어서,
    상기 전하트랩절연막은 적어도 한층의 실리콘질화막을 포함하는 것을 특징으로 하는 메모리 소자.
  13. 제9 항에 있어서,
    상기 워드라인들 상부를 열 방향으로 평행하게 가로지르되, 서로 교번하여 배치된 복수개의 제1 및 제2 비트라인들을 더 포함하되,
    제1 소오스/드레인 영역들의 각 열은 하나의 제1 비트라인에 접속되고, 제2 소오스/드레인 영역들의 각 열은 하나의 제2 비트라인에 접속된 것을 특징으로 하는 메모리 소자.
  14. 반도체 기판의 소정영역에 행방향으로 나란하게 일정한 간격으로 배치된 복수개의 소자분리막들;
    상기 소자분리막들의 상부를 열방향으로 가로지르되 일정간격으로 나란히 배치된 복수개의 워드라인들;
    상기 워드라인들 및 상기 반도체 기판 사이에 개재되고, 전하트랩절연막을 포함하는 다층절연막;및
    인접한 한쌍의 워드라인들과, 이들 인접한 워드라인들이 가로지르는 인접한한쌍의 소자분리막들로 한정된 영역들에 각각 형성되어 행 및 열로 배열된 복수개의 소오스/드레인 영역들을 포함하되, 상기 반도체 기판 상의 상기 소오스/드레인 영역들은 면적이 동일한 것을 특징으로 하는 메모리 소자.
  15. 제14 항에 있어서,
    상기 소오스/드레인 영역들에 인접한 영역의 상기 전하트랩절연막 내에 각각 데이타 저장영역이 존재하는 것을 특징으로 하는 메모리 소자.
  16. 제14 항에 있어서,
    상기 전하트랩절연막은 적어도 한층의 실리콘질화막을 포함하는 것을 특징으로 하는 메모리 소자.
  17. 제14 항에 있어서,
    상기 다층절연막은,
    상기 반도체 기판상에 형성된 터널절연막;
    상기 터널절연막 상에 형성된 전하트랩절연막;및
    상기 전하트랩절연막 상에 형성된 블로킹절연막을 포함하는 것을 특징으로 하는 메모리 소자.
  18. 제14 항에 있어서,
    상기 워드라인을 가로질러 평행하게 배치된 복수개의 비트라인들을 더 포함하되, 상기 각 워드라인 양측에 서로 대향하여 배치된 한쌍의 소오스/드레인 영역들은 각각 서로 다른 비트라인에 접속된 것을 특징으로 하는 메모리 소자.
  19. 제18 항에 있어서,
    상기 각각의 비트라인들은 각 행의 소오스/드레인 영역들 중 선택된 하나에 접속된 것을 특징으로 하는 메모리 소자.
  20. 제19 항에 있어서,
    상기 각 비트라인들은 각 행의 소오스/드레인 영역들 중 하나에 접속되되, 인접한 두 열의 소오스/드레인 영역들에 교번하여 접속된 것을 특징으로 하는 메모리 소자.
  21. 반도체 기판 상에 평행하게 배치되고, 각각 다수의 메모리 셀로 구성된 복수개의 워드라인들과, 상기 워드라인들을 가로질러 평행하게 배치되어 각 워드라인의 소오스/드레인 영역들 중 선택되어진 하나에 접속된 복수개의 비트라인들을 포함하되, 상기 메모리 셀은 워드라인과, 상기 워드라인 양측의 반도체 기판 내에 형성된 소오스/드레인 영역들과, 상기 워드라인 및 상기 반도체 기판 사이에 개재된 전하트랩절연막을 포함하고, 각 메모리 셀의 소오스/드레인 영역들 중 하나는 인접한 워드라인을 공유하는 두개의 메모리 셀들 및 워드라인을 공유하는 인접한 하나의메모리 셀과 공유되고, 다른 소오스/드레인 영역은 인접한 다른 워드라인을 공유하는 두개의 메모리 셀들 및 워드라인을 공유하는 인접한 다른 메모리 셀과 공유되고, 각 메모리 셀의 소오스/드레인 영역들은 각각 서로 다른 비트라인과 접속된 메모리 소자를 구동하는 방법에 있어서,
    인접한 제1 및 제2 비트라인들 및 하나의 워드라인을 선택하여 제1 비트라인에 제1 레벨 전압, 제2 비트라인에 접지전압, 선택된 워드라인에 기입전압을 인가하여 상기 선택된 메모리 셀을 구성하는 상기 전하트랩절연막의 상기 제1 비트라인에 인접한 영역에 제1 비트를 기입하는 제1 비트 기입동작;
    상기 제2 비트라인에 제1 레벨 전압, 상기 제1 비트라인에 접지전압, 상기 선택된 워드라인에 기입전압을 인가하여 상기 제2 비트라인과 인접한 영역의 상기 전하트랩절연막에 제2 비트를 기입하는 제2 비트 기입동작;
    상기 제1 비트라인에 접지전압, 상기 제2 비트라인에 상기 제1 레벨전압보다 낮은 제2 레벨전압, 상기 선택된 워드라인에 상기 기입전압보다 낮은 읽기전압을 인가하는 제1 비트 읽기동작;
    상기 제2 비트라인에 접지전압, 상기 제1 비트라인에 제2 레벨전압, 상기 선택된 워드라인에 읽기전압을 인가하는 제2 비트 읽기 동작을 포함하는 메모리 소자의 구동방법.
  22. 제21 항에 있어서,
    상기 기입동작 및 읽기 동작에서 비 선택된 다른 워드라인들 및 다른 비트라인들은 플로팅시키는 것을 특징으로 하는 메모리 소자의 구동방법.
  23. 반도체 기판 상에 평행하게 배치되고, 각각 다수의 메모리 셀로 구성된 복수개의 워드라인들과, 상기 워드라인들을 가로질러 평행하게 배치되어 각 워드라인의 소오스/드레인 영역들 중 선택되어진 하나에 접속된 복수개의 비트라인들을 포함하되, 각 메모리 셀은 상기 워드라인과, 상기 워드라인 양측의 반도체 기판 내에 형성된 소오스/드레인 영역들과 상기 워드라인 및 상기 반도체 기판 사이에 개재된 전하트랩절연막을 포함하고, 각 메모리 셀의 소오스/드레인 영역들 중 하나는 인접한 워드라인의 메모리 셀 중 하나와 공유되고, 소오스/드레인 영역들 중 다른 하나는 인접한 다른 워드라인의 메모리 셀 중 하나와 공유되고, 상기 각각의 비트라인들은 인접한 두 행의 교번하여 소오스/드레인 영역들에 접속된 메모리 소자를 구동하는 방법에 있어서,
    인접한 제1 및 제2 비트라인들 및 하나의 워드라인을 선택하여 제1 비트라인에 제1 레벨 전압, 제2 비트라인에 접지전압, 선택된 워드라인에 기입전압을 인가하여 상기 선택된 메모리 셀을 구성하는 상기 전하트랩절연막의 상기 제1 비트라인에 인접한 영역에 제1 비트를 기입하는 제1 비트 기입동작;
    상기 제2 비트라인에 제1 레벨 전압, 상기 제1 비트라인에 접지전압, 상기 선택된 워드라인에 기입전압을 인가하여 상기 제2 비트라인과 인접한 영역의 상기 전하트랩절연막에 제2 비트를 기입하는 제2 비트 기입동작;
    상기 제1 비트라인에 접지전압, 상기 제2 비트라인에 상기 제1 레벨전압보다낮은 제2 레벨전압, 상기 선택된 워드라인에 상기 기입전압보다 낮은 읽기전압을 인가하는 제1 비트 읽기동작;
    상기 제2 비트라인에 접지전압, 상기 제1 비트라인에 제2 레벨전압, 상기 선택된 워드라인에 읽기전압을 인가하는 제2 비트 읽기 동작을 포함하는 메모리 소자의 구동방법.
  24. 제23 항에 있어서,
    상기 기입동작 및 읽기 동작에서 비 선택된 다른 워드라인들 및 다른 비트라인들은 플로팅시키는 것을 특징으로 하는 메모리 소자의 구동방법.
  25. 반도체 기판의 소정영역에 일정한 간격으로 배열된 복수개의 소자분리막을 형성하여 활성영역들 한정하는 단계;
    상기 소자분리막이 형성된 반도체 기판의 전면에 다층절연막 및 게이트 도전막을 차례로 형성하는 단계;
    상기 게이트 도전막 및 상기 다층절연막을 차례로 패터닝하여 일정한 간격으로 상기 소자분리막들을 가로지르는 복수개의 워드라인들을 형성함과 동시에, 워드라인들과 소자분리막들이 교차하여 동일한 면적의 반도체 기판이 노출된 복수개의 고립된 영역을 형성하는 단계;및
    상기 고립된 영역의 반도체 기판 내에 불순물을 주입하여 행 방향 및 열방향으로 배열된 복수개의 소오스/드레인 영역들을 형성하는 단계를 포함하는 메모리소자의 제조방법.
  26. 제25 항에 있어서,
    상기 소자분리막은 상기 반도체 기판에 일 방향으로 일정한 간격으로 형성하는 것을 특징으로 하는 메모리 소자의 제조방법.
  27. 제25 항에 있어서,
    상기 다층절연막은 적어도 한층으로 이루어진 전하트랩절연막을 포함하여 형성하는 것을 특징으로 하는 메모리 소자의 제조방법.
  28. 제25 항에 있어서,
    상기 다층절연막을 형성하는 단계는,
    상기 반도체 기판 상에 형성된 터널절연막을 형성하는 단계;
    상기 터널절연막 상에 형성된 적어도 한층의 전하트랩절연막을 형성하는 단계;및
    상기 전하트랩절연막 상에 블로킹 절연막을 형성하는 단계를 포함하는 메모리 소자의 제조방법.
  29. 제28 항에 있어서,
    상기 터널절연막 및 상기 블로킹 절연막은 실리콘산화막으로 형성하고, 상기전하트랩절연막은 실리콘질화막으로 형성하는 것을 특징으로 하는 메모리 소자의 제조방법.
  30. 제25 항에 있어서,
    상기 워드라인들의 상부를 가로질러 상기 소오스/드레인 영역들에 접속된 복수개의 나란한 비트라인들을 형성하는 단계를 더 포함하되, 상기 워드라인을 가로지르는 방향의 단면으로 보여질 때, 상기 워드라인의 양측에 인접하여 형성된 소오스/드레인 영역들에 각각 서로 다른 비트라인을 접속시키는 것을 특징으로 하는 메모리 소자의 제조방법.
  31. 반도체 기판 상에 행방향 및 열방향으로 각각 일정한 피치로 배열된 복수개의 제1 소자분리막들과, 상기 각각의 제1 소자분리막들로 부터 행방향 및 열방향으로 각각 1/2 피치씩 이동한 위치에 배열된 복수개의 제2 소자분리막들을 형성하는 단계;
    상기 제1 및 제2 소자분리막들이 형성된 반도체 기판의 전면에 다층절연막 및 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 및 상기 다층절연막을 패터닝하여 상기 제1 및 제2 소자분리막들의 상부를 교번하여 행방향으로 평행하게 가로지르되, 일정간격으로 배치된 복수개의 워드라인들을 형성하는 단계;및
    상기 워드라인들을 이온주입 마스크로 사용하여 상기 반도체 기판 내에 불순물을 주입하여 인접한 한쌍의 워드라인들과, 이들 한쌍의 워드라인들이 가로지르는 인접한 한쌍의 제1 소자분리막들로 한정된 영역들에 각각 형성된 제1 소오스/드레인 영역들을 형성함과 동시에, 인접한 한쌍의 워드라인들과, 이들 한쌍의 워드라인들이 가로지르는 인접한 한쌍의 제2 소자분리막들로 한정된 영역들에 각각 형성된 제2 소오스/드레인 영역들을 형성하는 단계를 포함하는 메모리 소자의 제조방법.
  32. 제31 항에 있어서,
    상기 다층절연막은 적어도 한층으로 이루어진 전하트랩절연막을 포함하여 형성하는 것을 특징으로 하는 메모리 소자의 제조방법.
  33. 제31 항에 있어서,
    상기 다층절연막을 형성하는 단계는,
    상기 반도체 기판 상에 형성된 터널절연막을 형성하는 단계;
    상기 터널절연막 상에 형성된 적어도 한층의 전하트랩절연막을 형성하는 단계;및
    상기 전하트랩절연막 상에 블로킹 절연막을 형성하는 단계를 포함하는 메모리 소자의 제조방법.
  34. 제33 항에 있어서,
    상기 터널절연막 및 상기 블로킹 절연막은 실리콘산화막으로 형성하고, 상기전하트랩절연막은 실리콘질화막으로 형성하는 것을 특징으로 하는 메모리 소자의 제조방법.
  35. 제31 항에 있어서,
    상기 소자분리막들 각각의 상부를 한 쌍의 워드라인이 가로지르도록 형성하는 것을 특징으로 하는 메모리 소자의 제조방법.
  36. 제31 항에 있어서,
    상기 워드라인들 상부를 열 방향으로 가로지르며 서로 교번하여 평행하게 배치된 복수개의 제1 및 제2 비트라인들을 형성하는 단계를 더 포함하되, 상기 제1 소오스/드레인 영역들의 각 열은 하나의 제1 비트라인에 접속되고, 상기 제2 소오스/드레인 영역들의 각 열은 하나의 제2 비트라인에 접속되도록 형성하는 것을 특징으로 하는 메모리 소자의 제조방법.
  37. 반도체 기판의 소정영역에 행방향으로 나란하게 일정한 간격으로 배치된 복수개의 소자분리막들 형성하여 활성영역들 한정하는 단계;
    상기 소자분리막들이 형성된 반도체 기판의 전면에 다층절연막 및 게이트 도전막을 형성하는 단계;
    상기 게이트 도전막 및 상기 다층절연막을 패터닝하여 상기 소자분리막들의 상부를 열방향으로 가로지르되 일정간격으로 나란히 배치된 복수개의 워드라인들을형성하는 단계;
    상기 워드라인들을 이온주입 마스크로 사용하여 상기 반도체 기판 내에 불순물을 주입하여 인접한 한쌍의 워드라인들과, 이들 인접한 워드라인들이 가로지르는 인접한 한쌍의 소자분리막들로 한정된 영역들에 각각 소오스/드레인 영역을 형성하는 단계;및
    상기 워드라인들 상부를 가로질러 각 행의 소오스/드레인 영역들 중 하나에 접속된 복수개의 비트라인들을 형성하되, 각 비트라인은 인접한 두 열의 소오스/드레인 영역들에 교번하여 접속되도록 형성하는 단계를 포함하는 메모리 소자의 제조방법.
  38. 제37 항에 있어서,
    상기 다층절연막은 적어도 한층으로 이루어진 전하트랩절연막을 포함하여 형성하는 것을 특징으로 하는 메모리 소자의 제조방법.
  39. 제37 항에 있어서,
    상기 다층절연막을 형성하는 단계는,
    상기 반도체 기판 상에 형성된 터널절연막을 형성하는 단계;
    상기 터널절연막 상에 형성된 적어도 한층의 전하트랩절연막을 형성하는 단계;및
    상기 전하트랩절연막 상에 블로킹 절연막을 형성하는 단계를 포함하는 메모리 소자의 제조방법.
  40. 제39 항에 있어서,
    상기 터널절연막 및 상기 블로킹 절연막은 실리콘산화막으로 형성하고, 상기 전하트랩절연막은 실리콘질화막으로 형성하는 것을 특징으로 하는 메모리 소자의 제조방법.
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