CN113129940A - 一种闪存及其制造方法 - Google Patents

Abstract

本发明实施例公开了一种闪存及其制造方法，闪存包括：多个闪存单元、多个位线单元和多条字线，闪存单元具有第一源漏区、第二源漏区和控制栅；一条字线与一行闪存单元中每个闪存单元的控制栅分别电连接，一列闪存单元与一个位线单元电连接，一个位线单元包括一条第一位线和一条第二位线；一列闪存单元，奇数位闪存单元的第一源漏区和偶数位闪存单元的第一源漏区均共同连接至对应位线单元的第一位线，奇数位闪存单元的第二源漏区和偶数位闪存单元的第二源漏区均共同连接至对应位线单元的第二位线，其中，一列闪存单元的第一源漏区注入形成第一位线，一列闪存单元的第二源漏区注入形成第二位线。本发明实施例中，缩小了闪存的面积。

Description

一种闪存及其制造方法

技术领域

本发明实施例涉及半导体器件技术，尤其涉及一种闪存及其制造方法。

背景技术

快闪存储器(flash memory，简称闪存)是一种电子式可清除程序化只读存储器，允许在操作中被多次擦或写。主要用于一般性数据存储，以及在计算机与其他数字产品间交换传输数据，如储存卡与U盘。闪存包括NOR Flash，NOR Flash具有灵活性强，随机读写性能快等优点。NOR Flash中每个存储单元都可以被独立访问，即每个存储单元都可以通过字线和位线被唯一选中。

然而，NOR Flash中每个存储单元都通过通孔与位线相连，导致相同工艺节点下NOR Flash的面积较大，很难往更先进微型的工艺节点演进。

发明内容

本发明实施例提供一种闪存及其制造方法，以缩小闪存的面积。

本发明实施例提供了一种闪存，包括：多个闪存单元、多个位线单元和多条字线，所述闪存单元具有第一源漏区、第二源漏区和控制栅；

所述多个闪存单元呈阵列排布，一条所述字线与一行所述闪存单元中每个所述闪存单元的控制栅分别电连接，一列所述闪存单元与一个所述位线单元电连接，一个所述位线单元包括一条第一位线和一条第二位线；

一列所述闪存单元，奇数位所述闪存单元的第一源漏区和偶数位所述闪存单元的第一源漏区均共同连接至对应所述位线单元的所述第一位线，奇数位所述闪存单元的第二源漏区和偶数位所述闪存单元的第二源漏区均共同连接至对应所述位线单元的所述第二位线，其中，一列所述闪存单元的第一源漏区注入形成所述第一位线，一列所述闪存单元的第二源漏区注入形成所述第二位线。

进一步地，一列所述闪存单元，奇数位所述闪存单元的第一源漏区和上一级偶数位所述闪存单元的第一源漏区电连接再共同连接至对应的所述第一位线，和/或，奇数位所述闪存单元的第二源漏区和下一级偶数位所述闪存单元的第二源漏区电连接再共同连接至对应的所述第二位线。

进一步地，一列所述闪存单元，所述第一位线复用为该列所述闪存单元的源极线。

进一步地，所述闪存单元包括：由N+掺杂区组成的第一源漏区和第二源漏区，所述第一源漏区和所述第二源漏区之间形成有P型掺杂的沟道区，在所述沟道区的上方依次形成有浮栅和控制栅；

所述第一源漏区和所述第二源漏区呈对称结构，所述第一源漏区连接至对应的所述第一位线，所述第二源漏区连接至对应的一条所述第二位线，所述控制栅连接至对应的一条所述字线。

进一步地，一列所述闪存单元，奇数位所述闪存单元的第一源漏区复用为上一级偶数位所述闪存单元的第一源漏区；和/或，

奇数位所述闪存单元的第二源漏区复用为下一级偶数位所述闪存单元的第二源漏区。

基于同一发明构思，本发明实施例还提供了一种闪存的制造方法，包括：

提供一衬底；

在所述衬底上形成多个浮栅结构，所述浮栅结构包括依次层叠的沟道区、隧穿氧化层、浮栅以及形成在所述浮栅侧壁的间隔氧化层；

在相邻两个所述浮栅结构之间的衬底表面采用注入工艺形成源漏区，并在所述源漏区上形成第一层间氧化层；

刻蚀去除部分厚度所述第一层间氧化层，再去除裸露出的所述间隔氧化层，沉积形成多晶硅间隔氧化层；

形成多个控制栅，并去除相邻两个所述控制栅之间的膜层以漏出所述源漏区表面和所述沟道区表面；

在所述控制栅上形成金属硅化物层，并在相邻两个所述控制栅之间形成第二层间氧化层。

进一步地，在所述浮栅结构的一侧注入形成的所述源漏区作为所述闪存的一条位线，在该浮栅结构的另一侧注入形成的所述源漏区作为所述闪存的一条源线。

本发明实施例中，直接源漏区注入就可以形成闪存单元的位线，具体的一列闪存单元的第一源漏区注入形成了第一位线，一列闪存单元的第二源漏区注入形成了第二位线，每列闪存单元具有两条位线。本发明实施例提供的闪存，无需设置源极线，源漏区也无需通过通孔与位线电连接，故整个闪存中减少了通孔的面积；直接源漏区注入形成位线，省略了通孔面积，如此可极大的缩小闪存单元的面积，进一步微缩闪存单元，实现了闪存的在45nm节点以下的微型化。此外，相邻字线和相邻位线之间进行隔离，与现有通孔工艺制造的闪存相比，实现了更佳的阵列可靠性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例提供的一种闪存的示意图；

图2是本发明实施例提供的一种闪存的示意图；

图3是本发明实施例提供的闪存的半导体结构示意图；

图4是本发明实施例提供的闪存的操作方法的示意图；

图5是本发明实施例提供的闪存的制造方法的示意图；

图6A是图5的步骤S1的示意图；

图6B是图6A沿A-A'的剖视图；

图7A和图8A是图5的步骤S2的示意图；

图7B是图7A沿A-A'的剖视图，图7C是图7A沿B-B'的剖视图，图7D是图7A沿C-C'的剖视图；

图8B是图8A沿A-A'的剖视图，图8C是图8A沿B-B'的剖视图，图8D是图8A沿C-C'的剖视图；

图9A是图5的步骤S3的示意图；

图9B是图9A沿A-A'的剖视图，图9C是图9A沿B-B'的剖视图，图9D是图9A沿C-C'的剖视图；

图10A是图5的步骤S4的示意图；

图10B是图10A沿A-A'的剖视图，图10C是图10A沿B-B'的剖视图，图10D是图10A沿C-C'的剖视图；

图11A是图5的步骤S5的示意图；

图11B是图11A沿A-A'的剖视图，图11C是图11A沿B-B'的剖视图，图11D是图11A沿C-C'的剖视图，图11E是图11A沿D-D'的剖视图

图12A是图5的步骤S6的示意图；

图12B是图12A沿A-A'的剖视图，图12C是图12A沿B-B'的剖视图，图12D是图12A沿C-C'的剖视图，图12E是图12A沿D-D'的剖视图；

图13是本发明实施例提供的一种闪存的示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

参考图1和图2所示，为本发明实施例提供的两种闪存的示意图。本实施例提供的闪存包括：多个闪存单元11、多个位线单元12和多条字线13，闪存单元11具有第一源漏区、第二源漏区和控制栅；多个闪存单元11呈阵列排布，一条字线13与一行闪存单元11中每个闪存单元11的控制栅分别电连接，一列闪存单元11与一个位线单元12电连接，一个位线单元12包括一条第一位线121和一条第二位线122；一列闪存单元11，奇数位闪存单元11的第一源漏区和偶数位闪存单元11的第一源漏区均共同连接至对应位线单元12的第一位线121，奇数位闪存单元11的第二源漏区和偶数位闪存单元11的第二源漏区均共同连接至对应位线单元12的第二位线122，其中，一列闪存单元11的第一源漏区注入形成第一位线121，一列闪存单元11的第二源漏区注入形成第二位线122。

本实施例中，闪存单元11为闪存的最小存储单元，可选闪存单元11包括硅衬底和有源区，有源区包括第一源漏区和第二源漏区，以及位于第一源漏区和第二源漏区之间的沟道区，还包括位于控制栅和硅衬底的沟道区之间的浮栅。闪存单元11的第一源漏区可选为闪存单元11的源极S，闪存单元11的第二源漏区可选为闪存单元11的漏极D；或者，闪存单元11的第一源漏区可选为闪存单元11的漏极D，闪存单元11的第二源漏区可选为闪存单元101的源极S。

本实施例中，多个闪存单元11呈阵列排布，多个闪存单元11呈阵列排布，一条字线13与一行闪存单元11中每个闪存单元11的控制栅分别电连接，一列闪存单元11与一个位线单元12电连接，一个位线单元12包括一条第一位线121和一条第二位线122。在此所述的阵列具体是指对应一条字线13的多个闪存单元11排列为一行，对应一个位线单元12的多个闪存单元11排列为一列。多条字线13沿行方向延伸且沿列方向排布，字线13可依次标记为WL0、WL1、WL2、WL3、…，相应的多条字线13对应的多个闪存单元11排布为多行闪存单元11，多条位线沿行方向排布且沿列方向延伸，相应的多条位线对应的多个闪存单元11排布为多列闪存单元11。可以理解，行方向和列方式是按照图1和图2中字线和位线的相对位置关系而命名的，在其他实施例中也可选字线沿列方向延伸且位线沿行方向延伸。通过字线地址和位线地址可唯一选中一个闪存单元，其寻址过程与现有nor Flash的寻址过程类似，在此不再赘述和说明。

本实施例中，直接源漏区注入就可以形成闪存单元11的位线，具体的一列闪存单元11的第一源漏区注入形成了第一位线121，一列闪存单元11的第二源漏区注入形成了第二位线122，每列闪存单元11具有两条位线。与现有技术相比，无需设置源极线，源漏区也无需通过通孔与位线电连接，故整个闪存中减少了通孔的面积。现有技术中，闪存的通孔设置在相邻两条字线之间且通孔面积占比较大，使得闪存单元的面积较大，本实施例中，直接源漏区注入形成位线，省略了通孔面积，如此可极大的缩小闪存单元的面积。而NOR型浮栅结构的非挥发存储器即nor Flash是主流的非挥发存储器之一，目前最先进的制造技术节点是45nm节点。本实施例中，未改变闪存单元的栅极长度，故不影响闪存的电性能；通过源漏区注入形成位线，无需通过通孔连接源漏区和位线，减少了通孔占用的面积，可进一步微缩闪存单元，实现了闪存的在45nm节点以下的微型化。

本实施例中，闪存单元11具有第一源漏区、第二源漏区和控制栅；一列闪存单元11，奇数位闪存单元11的第一源漏区和偶数位闪存单元11的第一源漏区均共同连接至对应位线单元12的第一位线121，奇数位闪存单元11的第二源漏区和偶数位闪存单元11的第二源漏区均共同连接至对应位线单元12的第二位线122。可选第一位线121作为源极线使用，第二位线122作为漏极电连接的位线使用。通过第一位线121或第二位线122，可实现对闪存单元执行读取、编程和擦除等操作。

可选闪存类型为nor Flash。Nor Flash型闪存单元的基本原理如下，向浮栅中注入电荷表示写入了'0'，浮栅中没有被注入电荷表示为'1'，所以对闪存擦除数据是向浮栅中写入1，对闪存写入数据是向浮栅中写入0，在向闪存中写入数据之前需要先将选中的闪存单元擦除为1。对于浮栅中有电荷的闪存单元来说，由于浮栅的感应作用，在第一源漏区和第二源漏区之间将形成带正电的空间电荷区，这时无论控制栅上有没有被施加偏置电压，闪存单元都将处于导通状态，即存储有数据的闪存单元处于导通状态。对于浮栅中没有电荷的闪存单元来说，只有当控制栅上施加有适当的偏置电压，在硅衬底上感应出电荷，第一源漏区和第二源漏区才能导通，这时在没有给控制栅上施加偏置电压，闪存单元将处于截止状态，即空闲闪存单元处于截止状态。如果闪存单元的源极接地而漏极接位线，在无偏置电压即字线电压的情况下，检测闪存单元的通断状态就可以确定闪存单元中是否存储有数据。如果位线上的电平为低，说明闪存单元处于导通状态，读取的数据为0，如果位线上的电平为高，说明闪存单元处于截止状态，读取的数据为1。由于控制栅在读取数据的过程中施加的电压较小或根本不施加电压，不足以改变浮置栅极中原有的电荷量，所以读取操作不会改变闪存中原有的数据。

根据上述内容可知，闪存单元进行编程之间需要先擦除为1，其可以执行编程操作、读取操作和擦除操作。

闪存单元的擦除操作过程是，在无字线偏置电压的情况下，检测选中的闪存单元的通断状态，如果其对应的第二位线的电平为低，说明该选中的闪存单元处于导通状态，其中数据为0，可以执行擦除操作。给对应的字线13施加字线编程电压，选中的第二位线122浮置，给选中的第一位线121施加擦除电压，如此浮栅中的电子通过沟道进入与第一位线121电连接的第一源漏区，从而减小闪存单元的阈值电压，使闪存单元擦除到逻辑1。

闪存单元的编程操作过程是，在无字线偏置电压的情况下，检测选中的闪存单元的通断状态，如果其对应的第二位线的电平为高，说明该选中的闪存单元处于截止状态，其中数据为1，可以执行编程操作。给对应的字线13施加字线编程电压，给选中的第二位线122上施加位线编程电压，使选中的第一位线121和闪存单元的衬底均接地。如此通过使用沟道热电子注入的方式将第一位线121的电子注入到闪存单元的浮栅当中，提高闪存单元的阈值电压，使闪存单元编程到逻辑0。

闪存单元的读取操作过程是，在无字线偏置电压的情况下，检测选中的闪存单元的通断状态，如果其对应的第二位线的电平为低，说明该选中的闪存单元处于导通状态，读取的数据为0；给对应的字线13施加偏置电压，通过第二位线122读取数据。在无字线偏置电压的情况下，检测选中的闪存单元的通断状态，如果其对应的第二位线的电平为高，说明该选中的闪存单元处于截止状态，读取的数据为1。

本实施例中，直接源漏区注入就可以形成闪存单元的位线，具体的一列闪存单元的第一源漏区注入形成了第一位线，一列闪存单元的第二源漏区注入形成了第二位线，每列闪存单元具有两条位线。本实施例提供的闪存，无需设置源极线，源漏区也无需通过通孔与位线电连接，故整个闪存中减少了通孔的面积；直接源漏区注入形成位线，省略了通孔面积，如此可极大的缩小闪存单元的面积，进一步微缩闪存单元，实现了闪存的在45nm节点以下的微型化。此外，相邻字线和相邻位线之间进行隔离，与现有通孔工艺制造的闪存相比，实现了更佳的阵列可靠性。

示例性的，在上述技术方案的基础上，如图2所示可选一列闪存单元11，奇数位闪存单元11的第一源漏区和上一级偶数位闪存单元11的第一源漏区电连接再共同连接至对应的第一位线121，和/或，奇数位闪存单元11的第二源漏区和下一级偶数位闪存单元11的第二源漏区电连接再共同连接至对应的第二位线122。

本实施例中，一列闪存单元11，相邻的奇数位闪存单元11和偶数位闪存单元11的第一源漏区均连接至第一位线121，则奇数位闪存单元11和偶数位闪存单元11的第一源漏区可共用。一列闪存单元11，相邻的奇数位闪存单元11和偶数位闪存单元11的第二源漏区均连接至第二位线122，则奇数位闪存单元11和偶数位闪存单元11的第二源漏区可共用。相邻闪存单元11共用第一源漏区或第二源漏区，如此可减少闪存单元11之间的间距，增加单位面积内闪存单元11的数量，进一步实现闪存的微缩。

可选的，一列闪存单元11，第一位线121复用为该列闪存单元11的源极线。本实施例中，一条第一位线121与一列闪存单元11的第一源漏区电连接，一条第二位线122与一列闪存单元11的第二源漏区电连接。可选闪存单元11的第一源漏区为闪存单元11的源极，则将与一列闪存单元11的第一源漏区分别电连接的第一位线121复用为该列闪存单元11的源极线，用于在读写擦操作中给闪存单元提供相应的源极操作电压。

例如在读取操作中，控制位线单元12的第一位线121接地以及相应的字线13上无偏置电压，通过检测该位线单元12的第二位线122的电平确定对应闪存单元11的通断状态，进而确定其中数据。如果第二位线122上的电平为低，说明闪存单元11处于导通状态，读取的数据为0；如果第二位线122上的电平为高，说明闪存单元11处于截止状态，读取的数据为1。

可选的，如图3所示可选闪存单元11包括：由N+掺杂区组成的第一源漏区11a和第二源漏区11b，第一源漏区11a和第二源漏区11b之间形成有P型掺杂的沟道区11c，在沟道区11c的上方依次形成有浮栅11d和控制栅11e；第一源漏区11a和第二源漏区11b呈对称结构，第一源漏区11a连接至对应的第一位线，第二源漏区11b连接至对应的一条第二位线，控制栅11e连接至对应的一条字线。

本实施例中，闪存单元11还包括衬底11f，位于沟道区11c上方的隧穿氧化层11g，填充在沟槽中的第一层间氧化层11h，形成在沟槽侧壁的间隔氧化层11i，间隔浮栅11d和控制栅11e的多晶硅间隔氧化层11j，以及位于控制栅11e上方的金属硅化物11k。可以理解，形成各个膜层结构的材料和工艺与现有技术类似，在此不再赘述和说明。

本实施例中，采用自对准注入工艺在闪存单元11的衬底11f上形成第一源漏区11a和第二源漏区11b，一列闪存单元11的第一源漏区11a电连接并复用为第一位线，一列闪存单元11的第二源漏区11b电连接并复用为第二位线，因此根据图中所示可将闪存单元11的一侧的S/D IMP即第一源漏区11a看做为第一位线的剖面截图，将闪存单元11的另一侧的S/D IMP即第二源漏区11b看做为第二位线的剖面截图。

可以理解，闪存单元11的控制栅11e的尺寸未发生改变，因此闪存单元11的电性能未发生变化。闪存中采用源漏区注入工艺形成第一位线和第二位线，无需采用通孔连接源漏区与位线，如此可节省闪存中相邻闪存单元之间的间距区域通孔所占用的面积，使得相邻字线之间无需预留通孔面积，相应也减少了相邻闪存单元的间距，在保证电性能的基础上，进一步实现闪存的微缩。

可选的，如图3所示可选一列闪存单元11，奇数位闪存单元11的第一源漏区11a复用为上一级偶数位闪存单元11的第一源漏区11a；和/或，奇数位闪存单元11的第二源漏区11b复用为下一级偶数位闪存单元11的第二源漏区11b。本实施例中，相邻闪存单元11的第一源漏区或第二源漏区共用，在不影响闪存单元11电性能的基础上，减小了闪存单元11之间的间距，增大了单位面积内闪存单元11的数量，进一步实现了闪存的微缩。

基于同一发明构思，本发明实施例还提供了一种如上任意实施例所述的闪存的操作方法，如图4所示该操作方法包括：

步骤110、第一操作阶段，给目标闪存单元所对应的字线施加字线操作电压，同时控制与目标闪存单元电连接的第一位线接地；

步骤120、通过与目标闪存单元电连接的第二位线对目标闪存单元进行第一操作。

本实施例中，第一操作包括读取操作、擦除操作和编程操作。其不同操作过程如下所示。

闪存单元的擦除操作过程是，在无字线偏置电压的情况下，检测选中的闪存单元的通断状态，如果其对应的第二位线的电平为低，说明该选中的闪存单元处于导通状态，其中数据为0，可以执行擦除操作。给对应的字线13施加字线编程电压，选中的第二位线122浮置，给选中的第一位线121施加擦除电压，如此浮栅中的电子通过沟道进入与第一位线121电连接的第一源漏区，从而减小闪存单元的阈值电压，使闪存单元擦除到逻辑1。

闪存单元的编程操作过程是，在无字线偏置电压的情况下，检测选中的闪存单元的通断状态，如果其对应的第二位线的电平为高，说明该选中的闪存单元处于截止状态，其中数据为1，可以执行编程操作。给对应的字线13施加字线编程电压，给选中的第二位线122上施加位线编程电压，使选中的第一位线121和闪存单元的衬底均接地。如此通过使用沟道热电子注入的方式将第一位线121的电子注入到闪存单元的浮栅当中，提高闪存单元的阈值电压，使闪存单元编程到逻辑0。

闪存单元的读取操作过程是，在无字线偏置电压的情况下，检测选中的闪存单元的通断状态，如果其对应的第二位线的电平为低，说明该选中的闪存单元处于导通状态，读取的数据为0；给对应的字线13施加偏置电压，通过第二位线122读取数据。在无字线偏置电压的情况下，检测选中的闪存单元的通断状态，如果其对应的第二位线的电平为高，说明该选中的闪存单元处于截止状态，读取的数据为1。

基于同一发明构思，本发明实施例还提供了一种闪存的制造方法，该制造方法可用于制造如上任意实施例所述的闪存。参考图5所示该闪存的制造方法包括：

S1、提供一衬底。

如图6A至图6B所示，可选衬底11f为硅衬底基板。在其他实施例中还可选衬底为适用于制造闪存的其他材质衬底基板，不限于此。其中，在衬底11f上沉积有垫氧层11p，垫氧层11p相当于垫层PAD oxide，用在衬底11f和其他膜层之间，可以缓冲其他膜层与衬底11f之间的应力，避免其他膜层与衬底直接接触而应力差异过大导致的膜层剥裂。可选垫氧层11p的组成材料为绝缘氧化材料。图6B是图6A沿A-A'的剖视图。

S2、在衬底上形成多个浮栅结构，浮栅结构包括依次层叠的沟道区、隧穿氧化层、浮栅以及形成在浮栅侧壁的间隔氧化层。

如图7A所示，在垫氧层11p上沉积条状光胶11q，以条状光胶11q为掩膜刻蚀去除条状光胶11q之间的垫氧层11p以使衬底表面裸露。可选条状光胶11q的组成材料为SAC SiN。图7B是图7A沿A-A'的剖视图，图7C是图7A沿B-B'的剖视图，图7D是图7A沿C-C'的剖视图。

如图8A所示，在相邻两个条状光胶11q之间裸露的衬底表面采用离子注入工艺形成沟道区11c，在沟道区11c上形成隧穿氧化层11g，在隧穿氧化层11g上形成浮栅11d并平坦化。本实施例中沟道区11c、隧穿氧化层11g和浮栅11d的制备工艺、制备材料等参数与现有技术类似，不具体赘述。图8B是图8A沿A-A'的剖视图，图8C是图8A沿B-B'的剖视图，图8D是图8A沿C-C'的剖视图。

如图9A所示，刻蚀去除条状光胶11q和垫氧层11p以使衬底表面裸露；在浮栅11d的侧边生成间隔氧化层11i。

S3、在相邻两个浮栅结构之间的衬底表面采用注入工艺形成源漏区，并在源漏区上形成第一层间氧化层。

如图9A所示，在相邻两个浮栅11d之间采用自对准注入工艺形成源漏区11m，则浮栅11d左侧且电连接在一起的源漏区11m引出为一条源线SL，浮栅11d右侧且电连接在一起的源漏区11m引出为一条位线BL；在源漏区11m上方形成第一层间氧化层11h且平坦化，第一层间氧化层11h的表面与浮栅11d的表面平齐。图9B是图9A沿A-A'的剖视图，图9C是图9A沿B-B'的剖视图，图9D是图9A沿C-C'的剖视图。

S4、刻蚀去除部分厚度第一层间氧化层，再去除裸露出的间隔氧化层，沉积形成多晶硅间隔氧化层。

如图10A所示，刻蚀去除部分厚度第一层间氧化层11h，再将超出第一层间氧化层11h表面的间隔氧化层11i去除；沉积形成多晶硅间隔氧化层11j。图10B是图10A沿A-A'的剖视图，图10C是图10A沿B-B'的剖视图，图10D是图10A沿C-C'的剖视图。

S5、形成多个控制栅，并去除相邻两个控制栅之间的膜层以漏出源漏区表面和沟道区表面。

如图11A所示，形成控制栅11e；再将相邻两个控制栅11e之间的膜层去除以漏出相应区域的源漏区表面和沟道区表面。图11B是图11A沿A-A'的剖视图，图11C是图11A沿B-B'的剖视图，图11D是图11A沿C-C'的剖视图，图11E是图11A沿D-D'的剖视图。

S6、在控制栅上形成金属硅化物层，并在相邻两个控制栅之间形成第二层间氧化层。

如图12A所示，在控制栅11e上形成金属硅化物层11k，并在相邻两个控制栅11k之间形成第二层间氧化层11s。图12B是图12A沿A-A'的剖视图，图12C是图12A沿B-B'的剖视图，图12D是图12A沿C-C'的剖视图，图12E是图12A沿D-D'的剖视图。

可选的，参考图13所示在浮栅结构的一侧注入形成的源漏区11m作为闪存的一条位线BL，在该浮栅结构的另一侧注入形成的源漏区11m作为闪存的一条源线SL。源线SL两侧的浮栅结构共用一条源线SL，位线BL两侧的浮栅结构共用一条位线BL。

采用如上制造方法形成的闪存，可选为NOR型浮栅结构非挥发存储器。其中，闪存包括多个存储器件单元11，能够将每个存储器件单元11的面积缩小至小于0.02um²。该闪存使用浮栅槽刻蚀+浮栅研磨工艺制造，可以使源漏区注入和沟道注入分离开进行，可以有效控制沟道长度及降低源漏区电阻。

与传统闪存制造工艺相比，本实施例的制造方法中采用注入工艺形成位线，存储器件单元无需通过通孔连接位线，因此能够实现更小的面积和向更先进工艺节点演进。另一方面，本实施例中使用了层间氧化层隔离相邻的控制栅WL以及隔离相邻的位线和源线，能够提高闪存的可靠性。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (7)

1.一种闪存，其特征在于，包括：多个闪存单元、多个位线单元和多条字线，所述闪存单元具有第一源漏区、第二源漏区和控制栅；

所述多个闪存单元呈阵列排布，一条所述字线与一行所述闪存单元中每个所述闪存单元的控制栅分别电连接，一列所述闪存单元与一个所述位线单元电连接，一个所述位线单元包括一条第一位线和一条第二位线；

一列所述闪存单元，奇数位所述闪存单元的第一源漏区和偶数位所述闪存单元的第一源漏区均共同连接至对应所述位线单元的所述第一位线，奇数位所述闪存单元的第二源漏区和偶数位所述闪存单元的第二源漏区均共同连接至对应所述位线单元的所述第二位线，其中，一列所述闪存单元的第一源漏区注入形成所述第一位线，一列所述闪存单元的第二源漏区注入形成所述第二位线。

2.根据权利要求1所述的闪存，其特征在于，一列所述闪存单元，奇数位所述闪存单元的第一源漏区和上一级偶数位所述闪存单元的第一源漏区电连接再共同连接至对应的所述第一位线，和/或，奇数位所述闪存单元的第二源漏区和下一级偶数位所述闪存单元的第二源漏区电连接再共同连接至对应的所述第二位线。

3.根据权利要求1所述的闪存，其特征在于，一列所述闪存单元，所述第一位线复用为该列所述闪存单元的源极线。

4.根据权利要求1所述的闪存，其特征在于，所述闪存单元包括：由N+掺杂区组成的第一源漏区和第二源漏区，所述第一源漏区和所述第二源漏区之间形成有P型掺杂的沟道区，在所述沟道区的上方依次形成有浮栅和控制栅；

所述第一源漏区和所述第二源漏区呈对称结构，所述第一源漏区连接至对应的所述第一位线，所述第二源漏区连接至对应的一条所述第二位线，所述控制栅连接至对应的一条所述字线。

5.根据权利要求4所述的闪存，其特征在于，一列所述闪存单元，奇数位所述闪存单元的第一源漏区复用为上一级偶数位所述闪存单元的第一源漏区；和/或，

奇数位所述闪存单元的第二源漏区复用为下一级偶数位所述闪存单元的第二源漏区。

6.一种闪存的制造方法，其特征在于，包括：

提供一衬底；

在所述衬底上形成多个浮栅结构，所述浮栅结构包括依次层叠的沟道区、隧穿氧化层、浮栅以及形成在所述浮栅侧壁的间隔氧化层；

在相邻两个所述浮栅结构之间的衬底表面采用注入工艺形成源漏区，并在所述源漏区上形成第一层间氧化层；

刻蚀去除部分厚度所述第一层间氧化层，再去除裸露出的所述间隔氧化层，沉积形成多晶硅间隔氧化层；

形成多个控制栅，并去除相邻两个所述控制栅之间的膜层以漏出所述源漏区表面和所述沟道区表面；

在所述控制栅上形成金属硅化物层，并在相邻两个所述控制栅之间形成第二层间氧化层。

7.根据权利要求6所述的制造方法，其特征在于，在所述浮栅结构的一侧注入形成的所述源漏区作为所述闪存的一条位线，在该浮栅结构的另一侧注入形成的所述源漏区作为所述闪存的一条源线。

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