TWI399834B - 具有氮化物充電儲存閘之反及快閃記憶體及製造方法 - Google Patents

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Description

具有氮化物充電儲存閘之反及快閃記憶體及製造方法
本發明大體有關半導體記憶裝置，且特別有關反及快閃記憶體及製造方法。
非揮發性記憶體現以若干形態供應，包括可電程式化僅讀記憶體(EPROM)，可能抹消可程式化僅讀記憶體(EEPROM)，及快閃EEPROM，快閃記憶體廣泛用於裝置中之大量資料儲存器，諸如記憶卡，個人數位助理(PDA)，蜂巢式話機，及MP3播放機。此等應用需要高密度記憶體，具有較小之記憶胞體積，及較低之生產成本。
傳統之反或式堆疊閘快閃記憶胞通常具有位元線接觸點，源區，浮動閘，及控制閘，具有控制閘直接置於浮動閘上方。其較大之記憶胞體積防止其使用於非常高密度之資料儲存應用上。
記憶胞體積在反及快閃記憶陣列中較小，具有一串堆疊閘快閃記憶胞串連於一位元線及一源線之間，具有僅一位元線接觸點，如顯示於圖1，並更詳細說明於美專利4,859,812及5,050,125。在此陣列中，多個堆疊閘記憶胞21串連於一位元線22及一源線23之間。記憶胞構製於N型或P型矽之基體26之P井24中，每一記憶胞具有由傳導性樣料，諸如多晶矽所製之一浮動閘27，及傳導性材料，諸如多晶矽或多矽化物所製之一控制閘28。控制閘在浮動閘上 方，並與其對齊。
陣列中包含二選擇閘29，31，一在位元線接觸點32附近，及一在源擴散區23附近。擴散區33構製於基體中，在堆疊閘之間及堆疊閘及選擇閘之間，用作記憶胞中之電晶體之源及汲區。位元線擴散區，源擴散區，及擴散區33以N型摻雜劑摻雜。
為抹消記憶胞，約20伏之正電壓施加於P井及控制閘之間，此導致電子自浮動閘穿隧至其下方之隧道區。浮動閘如此變為正充電，及堆疊閘記憶胞之臨限電壓變為負性。
為程式化記憶胞，控制閘偏壓於約較P井正20伏之程度。當電子自隧道區穿隧至浮動閘時，浮動閘負充電，及堆疊閘記憶胞之臨限電壓變為正性。在讀出操作之期間中，當零電壓施加於控制閘上時，由改變堆疊閘記憶胞之臨限電壓，其下方之隧道可在非傳導狀態(邏輯"0")或傳導狀態(邏輯"1")。
然而，當製造方法進步至非常小之幾何形狀，例如數十奈米時，難以製造充分用於程式化及讀出操作上之高壓交連比率，同時維持小記憶胞體積。
本發明之一般目的在提供一種新及改良之半導體裝置及其製造方法。
本發明之另一目的在提供一種半導體裝置及以上性質 之方法，此克服先行技藝之限制及點缺。
依據本發明，此等及其他目的由提供一種反及快閃記憶胞陣列達成，其中，控制閘及電荷儲存閘成對堆疊安排成列於位元線擴散區及公共源擴散區之間，具有選擇閘在每對堆疊閘之二側邊上。每對堆疊閘相互自行對齊，及電荷儲存閘為氮化物或氮化物及氧化物之組合。
在所發表之實施例中，由熱電子自矽基體注射於電荷儲存閘執行程式化，以建立負電荷於電荷儲存閘中。由隧道穿隧自電荷儲存閘至矽基體，或由熱電洞注射自矽基體至電荷儲存閘執行抹消。
如顯示於圖2，記憶體包含一陣列之NAND快閃記憶胞36，各具有一電荷儲存閘37及一控制閘38。該陣列之一列中之一串或群之記憶胞置於一位元線擴散區50及一公共源擴散區51之間，此等構製於基體41之上部之P型52井中，並以N型材料摻雜。
在一實施例中，電荷儲存閘延伸於控制閘側壁之下部下方，並沿其下部延伸。此等為氮化物或氮化物及氧化物之組合所製，具有在60A至200A之較宜厚度。介質薄膜42構製於電荷儲存閘及控制閘之間，及閘絕緣體40構製於電荷儲存閘之側壁下方，並沿此構製，介質薄膜可為純氧或氮氧化物。控制閘為傳導性材料所製，諸如摻雜之多晶矽或多矽化物。
記憶胞選擇閘48置於堆疊閘記憶胞36之間，及列選擇閘44、45置於各列端部處之記憶胞及位元線接觸點46及源擴散區51之間。選擇閘為傳導性材料，諸如摻雜之多晶矽或多矽化物所製。此等平行於控制閘及電荷儲存閘。選擇閘與基體由閘氧化物層53隔開，此可為純氧化物或氧化物及氮化物之組合。此等與電荷儲存閘由閘緣體40隔離。
選擇閘44及45部份重疊位元線擴散區50及公共源擴散區51，及二閘之邊緣部份置於擴散區之邊緣部份上。公共源擴散區在垂直於列之方向上連續延伸，在此，各記憶胞成群，並由擴散區之二側邊上之各群記憶胞公用。
如最佳見之於圖3，隔離區56構製於基體中，在相鄰列之記憶胞中電荷儲存閘之間，及控制閘在平行於源擴散區之方向上延伸，並橫越於電荷儲存閘及隔離區上。位元線57置於各列記憶胞上方，橫越於堆疊之閘37、38及選擇閘43、44、45上，接觸點46延伸於位元線及位元線擴散區之間。位元線如此垂直於選擇閘及源擴散區。
圖2-4之記憶胞陣列可由圖5A-5F所示之方法製造。在此方法中，氧化物層53在單晶矽基體上熱生長至約400A至200A之厚度，在所示之實施例中，此為P型基體41之形態，P型井52構製於其中。或且，如需要，可構製N型井於P型基體中，在此情形，P型井構製於N型井中。
多晶矽(多1)之一傳導性層59沉積於熱氧化物上至300A至1500A之厚度，及一介質層61構製於矽層上。矽宜以磷、砷、或硼摻雜至每cm3 至1018 至1020 之程度。可在矽 沉積期間當場執行摻雜，或由離子直接或經由其上之介質61植入於矽中。
照相製版蔽罩64施加於介質層61上，以界定選擇閘。介質及矽層之未屏蔽部份由各向異性蝕刻去，以形成選擇閘43、44、45，如顯示於圖5B。然後，如顯示於圖5C，一介質40構製於矽基體及選擇閘之側壁上。此介質可為純氧化物或氮氧化物薄膜。然後，構製一電荷儲存薄膜37於介質層40上。電荷儲存薄膜可為氮化物或氧化物及氮化物之組合。然後，構製另一介質薄膜42。此介質可為純氧化物薄膜或氮氧化物薄膜。
如顯示於圖5D。多晶矽或多矽化物(多2)之一傳導性層63沉積於介質薄膜42上至1000A至2500A之厚度，並以磷、砷、或硼摻雜至每cm3 至1020 至1021 之程度。一照相製版蔽罩65然後構製於傳導性層63上，以界定控制閘。多2層，介質層42，及儲存層37之未屏蔽部份各向異性蝕刻去，以形成控制閘38，如顯示於圖5E。擴散區49然後構製於基體中與選擇閘44、45相鄰，由摻雜劑，諸如P31 或As75 離子植入。
其後，沉積一玻璃材料60，諸如矽化磷玻璃(PSG)或磷酸硼玻璃(BPSG)於整個晶圓上，然後加以蝕刻，以形成位元線接觸點47之開口，如顯示於圖5F。最後，沉積一金屬層於玻璃上，並加刻製，以形成位元線57及位元線接觸點46。
可參考圖6，說明記憶胞陣列之操作及使用，在此， 抹消(ERS)，程式化(PGM)，及讀出(RD)操作之示範偏壓顯示於陣列之接頭鄰近。在此例中，選擇記憶胞C1n 。此記憶胞位於控制閘CG1 及位元線BLn 之間，並在圖中由圓圈圈出，俾易於辨認。該陣列中之其他所有記憶胞未選擇。可使用二不同之偏壓條件執行抹消。在抹消模式1(ERS1)中，控制閘偏壓於0伏，選擇閘偏壓於0至4伏，位元線及公共源極浮動，及F井偏壓於7至12伏。由此偏壓條件，發生均勻之穿隧作用。當電荷儲存閘變為更正充電時，記憶胞之臨限電壓變為較低，此在本實施例中宜在-1至1伏上。當控制閘偏壓於1.5伏以上時，此導致一反向層在電荷儲存閘下方之隧道中。故此，在抹消操作後，記憶胞進入傳導狀態。
在抹消模式2(ERS2)，所選之記憶胞偏壓之控制閘偏壓於0伏，及非所選之記憶胞之控制閘偏壓於3至8伏。選擇閘偏壓於3至6伏，位元線偏壓於2至4伏，及公共源極偏壓於5至9伏。由此偏壓條件，發生一熱電洞注射於矽基體及所選記憶胞之電荷儲存閘之間。當電荷儲存閘變為更正充電時，記憶胞之臨限電壓變為較低，在本實施例中，此宜在-1至1伏上。當控制偏壓顧1.5伏以上時，此產生一反向層在電荷儲存閘下方之隧道中。故此，在抹消操作後，記進入傳導狀態。
在程式化操作期間中，所選記憶胞C1n 之控制閘偏壓於8-12伏程度，施加5-10伏於選擇閘SG0 及SG2 -SG16 上，施加5-10伏於與在所選記憶胞(例如C0n 及C1n )相同位元線 方向中之其他記憶胞之控制閘上，施加0-1伏於該位元線上，施加0伏於P井，及施加3-8伏於公共源極上。記憶胞及所選之電晶體由施加5-10伏於控制閘及選擇閘上接通。剛在所選記憶胞(在本例中SG1 及C1n )可在低方之前，施加於選擇閘上之電壓宜在1-2伏。
由此偏壓條件，公共源極及位元線間之大部份電壓呈現於所選記憶胞C1n 之選擇閘S1 G及電荷儲存閘間之中間隧道區上，產生高電場於該區域中。而且，由於電荷儲存閘自公共源節點(即控制閘CG1 及選擇閘SG2 )連接至高電壓，故一強垂直電場建立於中間隧道區及電荷儲存閘間之氧化物上。在程式化操作期間中，當電子自位元線流至公共源極時，此等由中間隧道區上之電場加速，及其一些受加熱。一些熱電子由垂直電場加速，此使其克服氧化物之能障(約3.1eV)，並注射於電荷儲存閘中。
在程式化操作之終，電荷儲存閘負充電，及記憶胞之臨限電壓(此宜在2-4伏上)變為較高。如此，在讀出操作期間中，當控制閘偏壓於約1.5伏以上時，該記憶胞關斷。在程式化操作後，記憶胞進入非傳導狀態(邏輯"0")。
在共用與所選記憶胞C1n 同一控制閘之非所選記憶胞C1(n-1) 及C1(n+1) 中，位元線偏壓於3伏，選擇閘SG在1-2伏，及控制閘在8-12伏。如此，選擇電晶體S1(n-1) 及S1(n+1) 關斷，且在記憶胞C1(n-1) 及C1(n+1) 中不發生中間隧道熱載子注射。其他非所選記憶胞C10n 及C2n 剛在其前由0- 1伏偏壓於位元線，5-10伏偏壓於控制閘，及5-10伏偏壓於選擇閘，此減少中間隧道熱載子注射至最低程度，及電荷儲存閘充電不變。
在讀出模式中，所選記憶胞C1n 之控制閘偏壓於約1.5伏，公共源極偏壓於0伏，1-3伏施加於位元線，及Vcc施加於選擇閘。在位元線之方向上之非所選記憶胞，例如C0n 及C2n 由施加5-9伏於其控制閘上接通。當抹消記憶胞時，因為所選記憶胞之隧道接通，故讀出顯示傳導狀態，及同一位元線方向中之其他記憶胞及選擇電晶體亦接通。如此，由感測放大器轉回一邏輯"1"。當記憶胞程式化時，由於所選記憶胞關斷，故讀出顯示一非傳導狀態，且故此感測放大器轉回一邏輯"0"。在非所選之之記憶胞C1(n-1) 及C1(n+1) ，位元線及公共源節點偏壓於0伏，且無電流流於位元線及公共源節點之間。
圖7-9之實施例大體與圖2-4之實施例相似，及二圖中相似之參考編號標示對應之元件。然而，其不同在於電荷儲存閘37整個置於控制閘38下面，且不沿控制閘之側壁延伸。閘絕緣體40及介質42同樣限制於電荷儲存閘正下方及上方之區域中，及選擇閘與控制閘及電荷儲存閘之側邊由介質47隔離。
如在圖2-4之實施例中，控制閘38橫過相鄰列之記憶胞中之電荷儲存閘37及隔離區56，及選擇閘43-45在垂直於列並平行於控制閘之方向上延伸。位元線57垂直於選擇及控制閘，並橫越於陣列之每一列中之位元線接觸點46， 選擇閘，及控制閘38上。抹消徑路再次自電荷儲存閘延伸通過隧道氧化物40至其下之隧道區。
製造圖7-9之實施例之較宜方法顯示於圖10A-10E。在此方法中，氧化物層40在單晶矽基體上熱生長至約40A至100A之厚度，在所示之實施例中，此為P型基體41之形態，其中構製P型井52。或且，如需要，可構製一N型井於P型基體中，在此情形，P型井構製於N型井中。
氮化物或氮化物及氧化物之組合之一電荷儲存層62構製於熱氧化物上至60A至200A之厚度。然後，構製另一介質層42於電荷儲存層上。此介質可為純氧化物層或氮氧化物層。
多晶矽(多矽1)之一傳導層63沉積於介質薄膜42上。此層具有厚度1500A至3500A，並由磷，砷，或硼摻雜至每cm3 為1020 至1021 之程度。具有厚度300A-1000A之一DVD氧化物或氮化物層66沉積於多1層上，並用作蔽罩，以防止多1材料在其後乾蝕刻步驟之期間中被蝕刻去。
照相製版蔽罩67構製於層66上，以界定控制閘，及該層及多1層63之未屏蔽部份各向異性蝕刻去，僅留下形成控制閘38之多1之部份。介質42之曝露部份及其下之電荷儲存層62部份然後各向異性蝕刻去，以形成電荷儲存閘37，如顯示於圖10B。
然後，構製一介質47層於控制及電荷儲存閘之側壁，並沉積一傳導性(多2)層59於整個晶圓上。如顯示於圖10C。介質可為氧化物，氮氧化物，或氧化物及氮氧化物 之組合。多2層普通為摻雜之多晶矽或多矽化物，並沉積至1500A至3000A之厚度。
然後各向異性蝕刻多2層，以形選擇閘43，44，45，如顯示於圖10D。由此方式製造，選擇閘自行對齊並平行於控制閘。N型摻雜劑，諸如P31 或As75 摻雜於P井52中，以形成位元線擴散區50及公共源擴散區51。
其後，沉積一玻璃材料60，諸如矽酸磷玻璃(PSG)或磷酸硼玻璃(BPSG)於整個晶圓上，然後加以蝕刻，以形成位元線接觸點46之開口，如顯示於圖10E，最後，沉積一金屬層於玻璃上，並加以蝕刻，以形成位元57及位元線接觸點46。
圖7-9之實施例之操作大體與圖2-4之實施例相似。在圖11中，抹消(ERS)，程式化(PGM)，及讀出(RD)操作之示範偏壓顯示於陣列之接頭鄰近。在此例中，亦再選擇記憶胞C1n 。此記憶胞位於控制閘CG1 及位元線BLn 之交點，並在圖中由圓圈圈出，俾易於辨認。未選擇陣列中之所有其他記憶胞。
本發明具有許多重要特色及優點。此提供NAND快閃記憶胞陣列，具有遠較前此所提供之記憶結構為小之體積及為大之記憶胞密度。陣列受偏壓，俾可同時抹消其中所有記憶胞，且可選擇位元程式化。
自以上可明瞭，已提供一種新及改良之反及快閃記憶體及製造方法。雖僅詳細說明一些現較宜實施例，但如熟悉本藝之人士所明瞭，可作修改，而不脫離以下申請專利 所訂定之本發明範圍。
21‧‧‧堆疊閘記憶胞
22,57‧‧‧位元線，源極線
23‧‧‧源擴散區
24‧‧‧p井
26‧‧‧基體
27‧‧‧浮動閘
28,38‧‧‧控制閘
29,31‧‧‧選擇閘
33‧‧‧擴散區
36‧‧‧反及快閃記憶胞
37‧‧‧電荷儲存閘，儲存層
40‧‧‧閘絕緣層，介質層
41‧‧‧基體，P型基體
42‧‧‧介質薄膜
43‧‧‧胞選擇閘
44,45‧‧‧列選擇閘
46‧‧‧位元線接觸點
47‧‧‧介質
49‧‧‧擴散區
50‧‧‧位元線擴散區
51‧‧‧公共源擴散區
52‧‧‧P型胞，P型井
53‧‧‧閘氧化物層
56‧‧‧隔離層
59,63‧‧‧傳導層
60‧‧‧玻璃材料
61‧‧‧介質層
62‧‧‧電荷儲存層
65,67‧‧‧照相製版蔽罩
66‧‧‧DVD氧化物層
圖1為具有一串堆疊閘快閃記憶胞之先行技藝反及快閃記憶陣列之斷面圖。
圖2為沿圖4之線2-2所取之本發明之反及快閃記憶胞陣列之實施例之斷面圖。
圖3為沿圖4之線3-3所取之斷面圖。
圖4為圖2之實施例之頂平面圖。
圖5A-5F為概要斷面圖，顯示依據本發明製造反及快閃記憶胞陣列之方法之一實施例之步驟。
圖6為如圖2之實施例中之小記憶陣列之電路圖，具有抹消，程式化，及讀出操作之示範偏壓條件。
圖7為沿圖9之線7-7所取之本發明之反及快閃記憶胞陣列之另實施例之斷面圖。
圖8為沿圖9之線8-8所取之斷面圖。
圖9為圖7之實施例之頂平面圖。
圖10A-10E為概要斷面圖，顯示製造圖7之反及快閃記憶胞陣列之方法之一實施例之步驟。
圖11為如圖7之實施例中之小記憶陣列之電路圖，具有抹消，程式化，及讀出操作之示範偏壓條件。
57‧‧‧位元線，源極線
38‧‧‧控制閘
36‧‧‧反及快閃記憶胞
37‧‧‧電荷儲存閘，儲存層
40‧‧‧閘絕緣層，介質層
41‧‧‧基體，P型基體
42‧‧‧介質薄膜
43‧‧‧胞選擇閘
44,45‧‧‧列選擇閘
46‧‧‧位元線接觸點
50‧‧‧位元線擴散區
51‧‧‧公共源擴散區
52‧‧‧P型胞，P型井
53‧‧‧閘氧化物層
60‧‧‧玻璃材料

Claims (21)

  1. 一種反及快閃記憶胞陣列，包含：一矽基體，一列記憶胞延伸橫於基體上，每一記憶胞具有一電荷儲存閘及一控制閘堆疊於電荷儲存閘上並一齊對齊，列選擇閘與在該列之相對端處之記憶胞相鄰，記憶胞選擇閘置於記憶胞之間，一第一介質層在電荷儲存閘及矽基體之間，一第二介質層在電荷儲存閘及控製閘之間，一第三介質層在選擇閘及電荷儲存閘之間，一位元線擴散區及一共源擴散區在基體中在該列之相對端處，並與列選擇閘相鄰，一位元線，及一位元線接觸點互接位元線及位元線擴散區，其中，電荷儲存閘為選自氮化物及氧化物及氮化物之組合所組之群中之材料所製。
  2. 如申請專利範圍第1項所述之反及快閃記憶胞陣列，其中，介質層為選自氧化物，氮氧化物，或氧化物及其氮氧化物之組合及其組合所組之群中所選之材料所製。
  3. 如申請專利範圍第1項所述之反及快閃記憶胞陣列，其中，負電壓施加於所選記憶胞之控制閘及矽基體之間，以形成一抹消徑路自所選記憶胞中之電荷儲存閘通過第一介質層至基體。
  4. 如申請專利範圍第1項所述之反及快閃記憶胞陣列，其中，較位元線為負之一電壓施加於所選記憶胞中之控制閘，及較位元線為正之電壓施加於選擇閘，公共源擴散區，及非所選記憶胞之控制閘，以形成一抹消徑路自矽基體通過第一介質層至所選記憶胞之電荷儲存閘。
  5. 如申請專利範圍第1項所述之反及快閃記憶胞陣列，其中，較公共源擴散區為負之一電壓施加於所選記憶胞之控制閘，及較公共源極為正之電壓施加於非所選記憶胞之選擇閘，位元線，及控制閘，以形成一抹消徑路自矽基體通過第一介質層至所選記憶胞之電荷儲存閘。
  6. 如申請專利範圍第1項所述之反及快閃記憶胞陣列，其中，在一程式化操作之期間中，一熱電子注射徑路形成於所選記憶胞之電荷儲存閘及下面基體中之隧道區之間，以建一負電荷於所選記憶胞之電荷儲存閘上。
  7. 如申請專利範圍第1項所述之反及快閃記憶胞陣列，其中，在程式化操作期間中，一程式化徑路自選擇閘及電荷儲存閘間之離閘隧道區延伸至電荷儲存閘，及面對位元線之所選記憶胞方之選擇閘受偏壓於較之在該列中其他選擇閘為低之電壓，以控制熱載子注射之隧道電流。
  8. 如申請專利範圍第1項所述之反及快閃記憶胞陣列，其中，非所選記憶胞中之選擇閘偏壓於較高電壓，以接通基體中其下方之隧道，俾形成一傳導徑路於位元線擴散區及源擴散區之間。
  9. 如申請專利範圍第1項所述之反及快閃記憶胞陣列，其中，由非所選記憶胞之公共源擴散區在0伏，位元線擴散區在1-3伏，及控制閘在較高正電壓，接通選擇電晶體及非所選記憶胞中之堆疊之控制閘及電荷儲存閘電晶體，形成一讀出徑路，及所選記憶胞之控制閘偏壓於較低正電壓，以形成一傳導隧道於基體中抹消狀態中之所選記憶 胞之電荷儲存閘下面，及程式化狀態之非傳導隧道。
  10. 如申請專利範圍第1項所述之反及快閃記憶胞陣列，包含一抹消徑路，此可同時抹消整個記憶胞陣列，及一程式化徑路，此可選擇單個記憶胞。
  11. 如申請專利範圍第1項所述之反及快閃記憶胞陣列，其中，電荷儲存閘延伸於控制閘下面，並沿其橫向相對側邊延伸。
  12. 一種製造反及快閃記憶胞陣列之方法，包含步驟：製造一氧化物層於矽基體上，製造一矽層於氧化物上，製造一介質材料層於矽上，各以向異性地蝕刻方式移去介質，矽，及氧化物之部份，以形成多個相分開之選擇閘，具有曝露之側壁，製造第二介質材料層於基體及選擇閘之側壁上，製造一電荷儲存薄膜於第二介質材料層上，製造一第三介質材料層於電荷儲存薄膜上，製造一第二矽層於第三介質材料層上，移去選擇閘上方之第二矽層，第三介質材料層，及電荷儲存薄膜之部份，以形成控制閘及電荷儲存閘於選擇閘之間，及製造位元線及公共源擴散區於基體中一列閘之相對端處。
  13. 如申請專利範圍第12項所述之方法，其中，氧化物層在基體上熱生長至約40A至100A之厚度。
  14. 如申請專利範圍第12項所述之方法，其中，矽沉積於氧化物上至300A至1500A之厚度。
  15. 如申請專利範圍第12項所述之方法，其中，電荷儲存薄膜由選自氮化物及氮化物及氧化物之組合所組之群 中之材料所構成，沉積至60A至300A之厚度。
  16. 如申請專利範圍第12項所述之方法，其中，第二矽層沉積於第三介質材料層上至1000A至2500A之厚度。
  17. 一種製造反及快閃記憶胞陣列之方法，包含步驟：製造一氧化物層於矽基體上，製造一電荷儲存層於氧化物上，製造一第一介質材料層於電荷儲存層上，製造一第一矽層於介質材料層上，各以向異性地蝕刻方式移去矽，介質材料，及電荷儲存材料之部份，以形成一列控制閘列及電荷儲存，具有相對側壁，以控制閘堆疊於電荷儲存閘上並與其對齊，製造一第二介質材料層於控制及電荷儲存閘之側壁上及各閘間之基體上，製造一第二矽層於第二介質材料層上，移去第二矽層之部份，以形成選擇閘於控制閘之間，並製造位元線及公共源擴散區於基體中，在該列閘之相對端處。
  18. 如申請專利範圍第17項所述之方法，其中，氧化物層在基體上熱生長至約40A-100A之厚度。
  19. 如申請專利範圍第17項所述之方法，其中，電荷儲存薄膜由選自氮化物及氮化物及氧化物之組合所組之群中之材料所構成，沉積至60A至200A之厚度。
  20. 如申請專利範圍第17項所述之方法，其中，第一矽層沉積於第一介質材料層上至1500A至3500A之厚度。
  21. 如申請專利範圍第17項所述之方法，其中，第二矽層沉積於第二介質材料層上至1500A至3000A之厚度。
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