KR100244276B1 - 비휘발성 메모리 소자의 어레이 및 그의 제조방법 - Google Patents
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Abstract
단순적층 구조의 셀 구성을 가진 금속콘택이 필요없는 비휘발성 메모리 소자의 어레이 및 그의 제조방법에 관한 것으로 이와 같은 비휘발성 메모리 소자의 제조방법은 제 1 도전형 반도체 기판의 표면내에 일간격을 갖고 일방향으로 복수개의 제 2 도전형 비트라인을 형성하는 공정과, 상기 전면에 필드절연막과 제 1 도전층과 버퍼절연막을 증착하는 공정과, 상기 비트라인과 수직한 방향으로 일정간격을 갖도록 필드절연막, 프로그램게이트 형성용 제 1 도전층 및 버퍼절연막이 차레로 적층된 복수개의 제 1 라인을 형성하는 공정과, 상기 노출된 반도체 기판상에 게이트 절연막을 형성함과 동시에 상기 제 1 라인의 제 1 도전층 측벽에 터널링산화막을 형성하는 공정과, 상기 각 제 1 라인 사이에 플로팅 게이트용 복수개의 도전성 제 2 라인을 형성하는 공정과, 상기 각 비트라인 사이만 남도록 상기 제 1 도전층과 버퍼절연막 및 도전성 제 2 라인을 선택적으로 제거하여 복수개의 프로그램 게이트 및 복수개의 플로팅 게이트를 형성하는 공정과, 상기 각 플로팅 게이트를 포함한 상기 반도체 기판 전면에 유전막을 형성하는 공정과, 상기 유전막 위에 제 3 도전층 및 캡 절연막을 증착하고 선택적으로 제거하여 일정한 간격을 갖고 상기 비트라인과 수직한 방향으로 복수개의 플로팅 게이트를 덮도록 복수개의 워드라인을 형성하는 공정과, 상기 각 워드라인 양측면에 측벽절연막을 형성하는 공정과, 상기 프로그램 게이트 상에 콘택홀을 형성하고 상기 각 비트라인 사이에 상기 콘택홀을 통해 프로그램 게이트와 연결되도록 상기 비트라인에 평행한 방향으로 복수개의 프로그램 라인을 형성하는 공정을 포함하여 제조하는 것을 특징으로 한다.
Description
본 발명은 비휘발성 메모리 소자의 제조방법에 대한 것으로 특히, 단순적층 구조의 셀 구성을 가진 금속콘택이 필요없는 비휘발성 메모리 소자의 어레이 및 그의 제조방법에 관한 것이다.
일반적으로 플레쉬 EEPROM(Flash Electrically Erasable Programmable Read Only Memory) 및 EEPROM 등의 비휘발성 메모리의 집적도를 결정하는 메모리 셀의 유효 셀 사이즈(Effective Cell Size)는 두 가지 요소에 의해 결정된다.
상기 두 가지의 요소 중에 하나는 셀의 사이즈이고 다른 하나는 셀의 어레이구조이다. 메모리 셀의 입장에서 최소의 셀 구조는 단순 적층 구조(Simple Stacked-gate Structure)이다.
최근 플래쉬 EEPROM 및 플래쉬 메모리 카드(Flash Memory Card)와 같은 비휘발성 메모리의 응용이 확대되면서 이 비휘발성 메모리에 관한 연구개발이 요구되고 있다.
상기 플래쉬 EEPROM, EEPROM 등의 비휘발성 반도체 메모리를 데이터 저장 미디어(Mass Storage Media)로 사용하고자 할 때 가장 큰 문제점은 상기 메모리의 비트당 가격(Cost-per-Bit)이 너무 비싸다는 것이다.
또한, 포터블(Potable) 제품으로의 응열을 위해서는 저전력이 소모되는 칩(Chip)이 요구된다.
상기 비트당 가격을 낮추기 위한 방안으로 최근 멀티 비트셀(Multibit-per-Cell)에 관한 연구가 활발히 진행되고 있다.
종래의 비휘발성 메모리의 집적도는 메모리 셀의 갯수와 일대일 대응관계에 있다. 반면에 멀티 비트셀은 메모리 셀 하나에 1비트 이상의 데이터를 저장함으로써 메모리 셀의 사이즈를 줄이지 않고도 동일 칩 면적에 데이터의 저장 집적도를 크게 높일 수 있다.
상기의 멀티 비트 셀을 구현하기 위해서는 각 메모리 셀에 3개 이상의 문턱전압 레벨(Threshold Voltage Level)을 프로그램 해야 한다.
예를 들면 셀당 2비트의 데이터를 저장하기 위해서는 22= 4, 즉 4 단계의 문턱전압 레벨로 각 셀을 프로그램(Program)할 수 있어야 한다.
이때 상기 4 단계의 문턱전압 레벨은 논리적으로 00, 01, 10, 11의 각 로직 상태로 대응시킨다.
이와 같은 멀티 레벨 프로그램에 있어서 가장 큰 과제는 각 문턱전압 레벨이 통계적인 분포를 갖는다는 점이고, 이 값은 약 0.5V에 이른다.
따라서 각각의 문턱전압 레벨을 정확하게 조절(Adjust)하여 분포를 줄일 수록 보다 많은 문턱전압 레벨을 프로그램할 수 있게 되고, 셀당 비트수도 증가시킬 수 있게 된다. 상기의 전압분포를 줄이기 위한 한 방법으로서 일반적으로 프로그램과 조회를 반복하여 프로그래밍을 수행하는 기법을 사용하고 있다.
상기의 기법에서는 원하는 문턱전압 레벨로 비휘발성 메모리 셀을 프로그램 하기 위해 일련의 프로그램 전압퍼스(a series of voltage pulses)를 셀에 인가한다.
그리고 상기 셀이 원하는 문턱전압 레벨에 도달했는지 조회(Verifty)하기 위해 각 전압펄스들 사이에서 읽기(Reading)고정이 수행되어 진다. 각 조회중에, 조회된 문턱전압 레벨 값이 원하는 문턱전압 레벨 값에 도달하면 프로그래밍 과정을 마친다.
이러한 프로그램과 조회를 반복 수행하는 방식에서는 유한한 프로그램 전압펄스 폭으로 인한 문턱전압 레벨의 에러 분포를 줄이기 어렵다. 또한 상기의 프로그램과 조회를 반복하는 알고리즘을 회로로 구현하게 되므로 칩의 주변회로 면적이 증가되고 상기의 반복적인 방법은 프로그램 시간이 길어지는 단점이 있다.
도 1a는 일반적인 단순 적층형 비휘발성 메모리 소자의 구조단면도이고, 도 1b는 일반적인 비휘발성 메모리 소자 셀의 심볼이다.
도 1a에서와 같이 p형 반도체 기판(1)위에 터널링 산화막(2)을 사이에 두고 플로우팅 게이트(3)가 형성되고, 상기 플로우팅 게이트(3)위에 콘트롤 게이트(5)가 형성되며, 상기 콘트롤 게이트(5)와 플로우팅 게이트(3) 사이에는 유전체막(4)이 형성된다.
그리고 상기 플로우팅 게이트(3) 양측의 p형 반도체 기판(1)의 표면내에는 n형의 소오스(6a)영역과 드레인(6b)영역이 형성된다.
이와 같이 구성되는 일반적인 단순 적층형 비휘발성 메모리 셀의 유효 셀 사이즈는 작으나 콘트롤 게이트(5)의 커플링 상수 값이 작고, 특히 비휘발성 메모리 셀의 유효 셀 사이즈를 줄이면 줄일수록 커플링 상수가 더 작아지는 문제가 있다.
따라서 상기와 같은 커플링 상수가 작아지는 것을 방지하기 위하여 플로우팅 게이트(3)와 콘트롤 게이트(5) 사이의 유전체막(4)을 ONO(Oxide Nithride Oxide)막으로 형성하였으나, 이 또한 공정이 복잡하고 고온 열처리(High Annealing) 공정이 필요하다.
한편, 도 1b에 도시한 바와같이 각 비휘발성 메모리 셀은 도 1b에서 상술한 바와같이 플로우팅 게이트(3)와, 프로그래밍을 위해 상기 플로우팅 게이트(3)에 공급된 전하량을 조절하는 콘트롤 게이트(5)와, 프로그래밍중에 플로우팅 게이트(3)에 제공되는 전하 반송자들의 양을 리딩(또는 조회)하기 위한 전계효과 트랜지스터로 구성된다.
상기 전계효과 트랜지스터는 플로우팅 게이트(3)와, 소오스(6a)와, 드레인(6b)과, 드레인(6b) 및 소오스(6a) 사이에 위치된 채널 영역(7)으로 구성된다.
상기와 같이 구성된 비휘발성 메모리 셀의 동작은 프로그래밍이 일어날 만큼 충분한 전압을 콘트롤 게이트(5) 및 드레인(6b)에 인가하면 드레인(6b)과 소오스(6a) 사이에 전류가 흐른다.
상기 전류를 기준전류(Reference Current)와 비교하여 기준전류 보다 같거나 작은 값에 도달하면 프로그램 완료신호(Programmming Completion Signal)를 발생시킨다.
이하, 첨부된 도면을 참고하여 종래의 비휘발성 메모리 소자를 설명하면 다음과 같다.
도 2a는 종래 비휘발성 메모리 소자의 회로적 구성도를 나타낸 도면이고, 도 2b는 단순 적층구조를 갖는 금속 콘택이 필요없는 종래의 비휘발성 메모리 소자의 회로적 구성도이고, 도 2c는 소오스와 드레인을 분리시킨 금속 콘택이 필요없는 종래의 비휘발성 메모리 소자의 회로적 구성도이다.
도 2a에서와 같이 컬럼 방향으로 일정한 간격을 갖고 복수개의 메탈 비트 라인(Metal Bit Lines)(9)들이 배치되며, 상기 복수개의 메탈 비트 라인(9)과 직교하는 방향으로 복수개의 워드 라인(Word Lines)(10)들이 배치되고, 상기 복수개의 워드 라인(10)들과 동일한 방향으로 두 개의 워드 라인(10) 마다 하나의 공통 소오스 라인(Common Source Line)(11)이 배치되어 구성된다.
도 1b에서 상술한 바와같이 비휘발성 메모리 셀의 두 셀의 드레인(6b)은 상기 메탈 비트 라인(9)에 연결되고, 비휘발성 메모리 셀의 소오스(6a)는 공통 소오스 라인(11)에 연결된다. 따라서 셀 두 개당 하나씩의 메탈 콘택(Metal Contact)(8)이 필요하므로 상기 메탈 콘택(8)을 고려한 메모리 셀의 유효 사이즈는 매우 크다.
즉, 도 1a에서 설명한 바와같이 일반적인 비휘발성 메모리 어레이는 단순 적층 구조의 최소 사이즈의 셀로 구성되었지만 실제 유효 사이즈는 상기 메탈 콘택(8)의 피치(Pitch)에 의해 제한된다.
상기와 같은 문제점을 해결하기 위해 메탈 콘택의 수를 감소시킬 수 있는 메탈 콘택이 없는 어레이가 제안되었다.
즉, 단순 적층 구조의 셀로 구성된 이상적인 메탈 콘택이 없는 어레이를 보여주는데 이와같이 단순 적층 구조의 셀로 구성된 이상적인 메탈 콘택이 없는 어레이는 최소의 유효 셀 사이즈를 제공한다.
그런데 상기와 같이 단순 적층 구조의 셀로 구성된 이상적인 메탈 콘택이 없는 어레이는 프로그램 워드 라인 방향으로 인접한 선택되지 않은 셀이 프로그램 또는 소거되는 프로그램 디스터브(Program Disturb) 현상이 문제가 있다.
상기와 같은 비휘발성 메모리 셀의 어레이 구조는 이상적인 메탈 콘택이 없는 어레이 구조이고, 대신에 도 2b에서와 같이 메모리 셀을 선택 게이트(12)가 있는 비대칭 구조인 채널 분리형 셀(Split-Channel Cell)을 이용한다.
상기와 같은 경우 핫 일렉트론 주입(Hot Electron Injection)에 의한 프로그램시에 상기 프로그램 디스터브를 방지할 뿐만 아니라 단순 적층 구조 셀의 또 다른 문제점인 과잉 소거(Over Erase) 문제를 제거시킬 수 있다.
도 2b에서와 같이 비휘발성 메모리 셀은 반도체 기판(도면에 도시하지 않음)상에 서로 일정간격을 두고 배치되는 복수개의 워드 라인(10)들, 서로 일정간격을 두고 복수개의 스퀘어들(Squares)을 형성하도록 복수개의 워드 라인(10)들과 직교되게 배치되는 복수개의 비트 라인(13), 각 스퀘어에 하나씩 배치되는 복수개의 비휘발성 메모리 셀로 구성된다.
도 2b에서 각 비휘발성 메모리 셀은 도 1b에서 상술한 바와같이 플로우팅 게이트(3)와, 프로그래밍을 위해 상기 플로우팅 게이트(3)에 공급된 전하량을 조절하는 콘트롤 게이트(5)와, 프로그래밍중에 플로우팅 게이트(3)에 제공되는 전하 반송자들의 양을 리딩(또는 조회)하기 위한 전계효과 트랜지스터로 구성된다.
상기 전계효과 트랜지스터는 플로우팅 게이트(3)와, 소오스(6a)와, 드레인(6b)과, 드레인(6b) 및 소오스(6a) 사이에 위치된 채널 영역(7)으로 구성된다.
각 비휘발성 메모리 셀의 콘트롤 게이트(3)는 인접한 워드 라인(10)에 접속되고, 한 스퀘어내의 비휘발성 메모리 셀의 소오스(6a)는 옆의 스퀘어에 위치된 비휘발성 메모리 셀의 드레인(6b)에 함께 인접한 비트 라인(13)에 공동으로 접속된다.
또한, 상기 비트 라인(13)에 선택 트랜지스터(12)가 접속되고, 상기 선택 트랜지스터(12)에 컬럼 방향으로 보통 32개 또는 그 이상의 비휘발성 메모리 셀마다 메탈 콘택(8)이 연결된다.
따라서 유효 셀 사이즈를 줄일 수 있다.
그러나 이 경우에도 선택 트랜지스터의 게이트로 인하여 단위 셀의 사이즈가 증가되는 문제가 발생한다.
특히, 저전력 동작인 터널링에 의한 프로그램은 불가능하다.
상기와 같은 현상은 도면에서 쉽게 유추할 수 있듯이 워드 라인(10) 방향으로 인접한 두 셀이 완전히 동일한 바이어스 조건을 받기 때문이다.
상기와 같은 문제를 제거하고, 터널링 프로그램이 가능하도록 하기 위해 도 2c에서와 같이 단순 적층 구조의 셀로 구성된 메탈 콘택이 없는 어레이가 이용되고 있다.
즉, 칼럼(column) 방향으로 일정한 간격을 가지고 배치되는 복수개의 메탈 데이터 라인들(Metal Data Lines)(9)이 배치되며, 상기 복수개의 메탈 데이터 라인들(9)과 동일한 방향으로 각 비트 라인이 소오스 라인(15)과 드레인 라인(21b)로 각각 완전히 분리되어 배치된다.
여기서 도 1b에서 상술한 비휘발성 메모리 셀의 소오스(6a)은 상기 소오스 라인(15)에 접속되고, 비휘발성 메모리 셀의 드레인(6b)는 상기 드레인 라인(14)에 접속된다.
그리고 상기 각 메탈 데이터 라인(9)에 하나의 메탈 콘택(8)가 연결되며, 콘트롤 게이트(5)는 소오스라인(15)과 드레인 라인(14)으로 분리된 비트 라인와 직교하는 방향으로 배치된 복수개의 워드 라인(10)에 각각 연결된다.
그러나 상기와 같은 구조에서는 비트 라인의 분리로 인한 단위 셀 사이즈의 증가를 피할 수 없다.
도 3은 분리된 게이트를 갖는 채널 분리형 종래의 비휘발성 메모리 소자를 나타낸 구조단면도이다.
도 3에 도시한 바와같이 p형 반도체 기판(1)위에 터널링 산화막(2)을 사이에 두고 플로우팅 게이트(3)가 형성되고, 상기 플로우팅 게이트(3)위에 콘트롤 게이트(5)가 형성되며, 상기 콘트롤 게이트(5)와 플로우팅 게이트(3)를 포함한 p형 반도체 기판(1)상에 절연막(16)을 사이에 두고 선택 게이트(Select Gate)(17)가 형성된다.
그리고 상기 콘트롤 게이트(5)와 플로우팅 게이트(3)의 사이에는 유전체막(4)이 형성되고, 이어, 상기 플로우팅 게이트(3) 일측의 p형 반도체 기판(1)의 표면내에 상기 플로우팅 게이트(3)와 오프 셋(Offset) 되도록 소오스(6a)가 형성되고, 상기 플로우팅 게이트(3) 타측의 p형 반도체 기판(1)의 표면내에 드레인(6b)이 형성된다.
도 4a는 종래 채널 분리형 비휘발성 메모리 소자를 나타낸 구조단면도이고, 도 4b는 도 4a의 채널 폭 방향의 비휘발성 메모리 소자를 나타낸 구조단면도이다.
먼저, 채널 분리형 비휘발성 메모리 소자는 도 4a에서와 같이 p형 반도체 기판(1)위에 일정한 간격으로 플로우팅 게이트(3)가 형성되며, 상기 플로우팅 게이트(3)위에 콘트롤 게이트(5)가 형성된다.
이어, 상기 플로우팅 게이트(3)와 p형 반도체 기판(1) 사이에 터널링 산화막(2)이 형성되고, 상기 플로우팅 게이트(3)와 콘트롤 게이트(5) 사이에 유전체막(4)이 형성된다.
다음에 상기 플로우팅 게이트(3) 일측의 p형 반도체 기판(1)의 표면내에 상기 플로우팅 게이트(3)와 옵셋(Offset) 되도록 소오스(6a)가 형성되고, 상기 플로우팅 게이트(3) 타측의 p형 반도체 기판(1)의 표면내에 드레인(6b)이 형성된다.
그리고 채널 폭 방향의 비휘발성 메모리 소자는 도 4b에서와 같이 p형 반도체 기판(1)상에 일정한 간격을 갖고 셀과 셀의 절연을 위한 필드 산화막(18)이 형성되고, 상기 필드 산화막(18) 사이의 p형 반도체 기판(1)상에 게이트 절연막(19)이 형성된다.
이어, 상기 게이트 절연막(19)상에 이웃하는 상기 필드 산화막(18)과 오버랩되게 플로우팅 게이트(3)가 형성되고, 상기 플로우팅 게이트(3)의 소정영역상에 유전체막(4)이 형성되며, 상기 유전체막(4)상에 콘트롤 게이트(5)가 형성된다.
그리고 상기 콘트롤 게이트(5)위에 게이트 캡 절연막(20)이 형성되며, 상기 콘트롤 게이트(5)와 게이트 캡 절연막(20)의 양측면에 측벽절연막(21)이 형성되고, 상기 필드 산화막(18)의 표면 및 상기 게이트 캡 절연막(20)위에 소거 게이트(Erase Gate)(17)가 형성된다.
이어, 상기 플로우팅 게이트(3)와 소거 게이트(17)가 인접한 측면에 터널링 산화막(22)이 형성되어 있다.
상기와 같은 종래의 비휘발성 메모리 소자의 제조방법은 다음과 같은 문제점이 있다.
단순 적층 구조의 셀로 구성된 이상적인 메탈 콘택이 없는 어레이는 최소의 유효 셀 사이즈를 제공할 수 있지만 실제로는 프로그램 디스터브 문제 때문에 불가능하다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출한 것으로 셀 사이즈를 줄일 수 있고 공정을 단순화하기에 적당한 비휘발성 메모리 소자의 어레이 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1a는 일반적인 단순적층형 비휘발성 메모리 소자의 구조 단면도
도 1b는 일반적인 비휘발성 메모리 소자 셀의 심볼
도 2a는 종래 비휘발성 메모리 소자의 회로적 구성도
도 2b는 단순 적층구조를 갖는 금속콘택이 필요없는 종래의 비휘발성 메모리 소자의 회로적 구성도
도 2c는 소오스와 드레인을 분리시킨 금속콘택이 필요없는 종래의 비휘발성 메모리 소자의 회로적 구성도
도 3은 분리된 게이트를 갖는 채널 분리형 종래의 비휘발성 메모리 소자의 구조단면도
도 4a는 채널 분리형 종래의 비휘발성 메모리 소자의 구조 단면도
도 4b는 도 4a의 채널 폭 방향의 단면을 나타낸 종래 비휘발성 메모리 소자의 구조 단면도
도 5a는 본 발명 비휘발성 메모리 소자의 단위 셀의 회로적 구성도
도 5b는 본 발명 비휘발성 메모리 소자의 채널 방향의 단면도
도 5c는 본 발명 비휘발성 메모리 소자의 채널 폭방향의 단면도
도 6a는 본 발명 비휘발성 메모리 소자의 제 1 어레이 회로구성도
도 6b는 본 발명 비휘발성 메모리 소자의 제 2 어레이 회로구성도
도 7은 본 발명 비휘발성 메모리 소자의 어레이 레이아웃도
도 8a는 도 7의 Ⅰ-Ⅰ 선상의 본 발명 비휘발성 메모리 소자의 구조단면도
도 8b는 도 7의 Ⅱ-Ⅱ 선상의 본 발명 비휘발성 메모리 소자의 구조단면도
도 8c는 도 7의 Ⅲ-Ⅲ 선상의 본 발명 비휘발성 메모리 소자의 구조단면도
도 8d는 도 7의 Ⅳ-Ⅳ 선상의 본 발명 비휘발성 메모리 소자의 구조단면도
도 9a 내지 9f는 본 발명 비휘발성 메모리 소자의 공정단면도
도면의 주요 부분에 대한 부호의 설명
31: 반도체 기판 32: 감광막
33a, 33b: 비트라인 34: 필드산화막
35: 프로그램 게이트 36: 버퍼산화막
37: 격리산화막 37a: 게이트 산화막
37b: 터널링 산화막 38: 플로팅 게이트
39: 유전막 40: 워드라인(컨트롤 게이트)
41: 절연막 42: 콘택홀
43: 측벽스페이서 44: 프로그램 라인
45: 비휘발성 메모리 소자의 셀영역
상기와 같은 목적을 달성하기 위한 본 발명 비휘발성 메모리 소자의 어레이는 플로팅 게이트와 컨트롤 게이트와 소오스/드레인 영역을 구비한 복수개의 E2PROM 셀, 칼럼방향의 상기 복수개의 컨트롤 게이트에 연결되어 로우방향으로 일정한 간격을 갖도록 형성된 복수개의 워드라인, 상기 복수개의 워드라인과 수직으로 상기 소오스/드레인 영역과 연결되어 형성된 복수개의 비트라인, 상기 복수개의 비트라인과 평행한 방향으로 각 셀의 비트라인당 하나씩 형성되는 복수개의 프로그램 라인, 상기 각 프로그램 라인에 연결되어 인접한 양측의 각 셀의 플로팅 게이트를 프로그램할 수 있도록 형성된 복수개의 프로그램 게이트들을 포함하여 구성되는 것을 특징으로 한다.
또한 상기와 같은 어레이를 갖는 본 발명 비휘발성 메모리 소자의 제조방법은 제 1 도전형 반도체 기판의 표면내에 일간격을 갖고 일방향으로 복수개의 제 2 도전형 비트라인을 형성하는 공정과, 상기 전면에 필드절연막과 제 1 도전층과 버퍼절연막을 증착하는 공정과, 상기 비트라인과 수직한 방향으로 일정간격을 갖도록 필드절연막, 프로그램게이트 형성용 제 1 도전층 및 버퍼절연막이 차레로 적층된 복수개의 제 1 라인을 형성하는 공정과, 상기 노출된 반도체 기판상에 게이트 절연막을 형성함과 동시에 상기 제 1 라인의 제 1 도전층 측벽에 터널링산화막을 형성하는 공정과, 상기 각 제 1 라인 사이에 플로팅 게이트용 복수개의 도전성 제 2 라인을 형성하는 공정과, 상기 각 비트라인 사이만 남도록 상기 제 1 도전층과 버퍼절연막 및 도전성 제 2 라인을 선택적으로 제거하여 복수개의 프로그램 게이트 및 복수개의 플로팅 게이트를 형성하는 공정과, 상기 각 플로팅 게이트를 포함한 상기 반도체 기판 전면에 유전막을 형성하는 공정과, 상기 유전막 위에 제 3 도전층 및 캡 절연막을 증착하고 선택적으로 제거하여 일정한 간격을 갖고 상기 비트라인과 수직한 방향으로 복수개의 플로팅 게이트를 덮도록 복수개의 워드라인을 형성하는 공정과, 상기 각 워드라인 양측면에 측벽절연막을 형성하는 공정과, 상기 프로그램 게이트 상에 콘택홀을 형성하고 상기 각 비트라인 사이에 상기 콘택홀을 통해 프로그램 게이트와 연결되도록 상기 비트라인에 평행한 방향으로 복수개의 프로그램 라인을 형성하는 공정을 포함하여 제조하는 것을 특징으로 한다.
이하 첨부 도면을 참조하여 본 발명 비휘발성 메모리 소자의 어레이 및 그의 제조방법에 대하여 설명하면 다음과 같다.
도 5a는 본 발명 비휘발성 메모리 소자의 단위 셀의 회로적 구성도이고, 도 5b는 본 발명 비휘발성 메모리 소자의 채널 방향의 단면도이며, 도 5c는 본 발명 비휘발성 메모리 소자의 채널 폭방향의 단면도이다.
본 발명 비휘발성 메모리 소자의 심볼은 도 5a에 도시한 바와 같이 플로팅 게이트(38)와, 프로그래밍을 위해 상기 플로팅 게이트(38)에 전하들을 공급하는 프로그램 게이트(35)와, 프로그래밍을 위해 상기 플로팅 게이트(38)에 공급된 전하량을 조절하기 위한 콘트롤 게이트(40)와, 프로그래밍중에 플로팅 게이트(38)에 제공되는 전하 반송자들의 양을 리딩(또는 조회)하기 위한 프로그램 전류패스(Program Current Path)영역과, 비휘발성 메모리 소자의 셀영역(45)의 소오스와 드레인사이의 전류패스를 모니터하기 위한 모니터 전류패스영역이 있다.
본 발명 비휘발성 메모리 소자는 플로팅 게이트(38)과 워드라인(컨트롤 게이트)(40)과 소오스와 드레인 및 소오스와 드레인 사이에 형성된 채널영역으로 구성된 전계효과 트랜지스터에 프로그램 게이트(35)를 첨가한 것이다. 도 5b와 도 5c에 대한 설명은 차후의 도 7의 Ⅰ-Ⅰ와 Ⅱ-Ⅱ 선상의 단면도를 설명할 때 설명하기로 한다.
이와 같은 심볼을 갖는 본 발명 비휘발성 메모리 소자의 어레이 회로 구성도는 도 6a와 도 6b에 도시한 바와 같이 금속 콘택이 필요없는 이상적인 어레이 회로의 각 셀에 프로그램 게이트(35)를 연결한 프로그램 라인(44)이 추가된 형태로써, 플로팅 게이트(38)와 컨트롤 게이트(40)와 소오스/드레인 영역을 구비한 복수개의 E2PROM 셀이 있고, (도면에는 도시하지 않음)상에 칼럼방향의 복수개의 컨트롤 게이트에 연결되어 로우방향으로 일정한 간격을 갖도록 배치되는 복수개의 워드라인(40)들이 있고, 칼럼 방향으로 일정간격을 갖고 복수개의 워드라인(40)들과 직교되도록 소오스/드레인 영역과 연결되어 있는 복수개의 비트라인(33a,33b)들이 있으며, 상기 각 비트라인(33a,33b)과 평행한 방향으로 각 셀의 비트라인당 하나씩 형성되는 복수개의 프로그램 라인(44)들이 있고, 각 프로그램 라인(44)에 연결되어 인접한 양측의 각 셀의 플로팅 게이트(38)를 프로그램할 수 있도록 복수개의 프로그램 게이트(35)들이 있다. 워드라인(40)과 비트라인(33a 또는 33b)과 프로그램 게이트(35)에 하나씩 배치되는 복수개의 비휘발성 메모리 셀 영역(45)으로 구성된다. 이때 프로그램 게이트(35)는 각 셀당 하나씩 메트릭스 모양으로 형성되거나, 인접하는 두셀을 한쌍으로 상기 플로팅 게이트(38) 사이에 하나를 형성하여 공통으로 사용할 수도 있다.
위와 같은 특징을 갖는 본 발명 비휘발성 메모리 소자의 셀 및 레이아웃도를 반도체 기판에 구현한 예를 설명하면 다음과 같다.
도 7은 본 발명 비휘발성 메모리 소자의 어레이 레이아웃도이고, 도 8a는 도 7의 Ⅰ-Ⅰ 선상의 본 발명 비휘발성 메모리 소자의 구조단면도이고, 도 8b는 도 7의 Ⅱ-Ⅱ 선상의 본 발명 비휘발성 메모리 소자의 구조단면도이고, 도 8c는 도 7의 Ⅲ-Ⅲ 선상의 본 발명 비휘발성 메모리 소자의 구조단면도이며, 도 8d는 도 7의 Ⅳ-Ⅳ 선상의 본 발명 비휘발성 메모리 소자의 구조단면도이다.
본 발명 비휘발성 메모리 소자는 도 7에 도시한 바와 같이 워드라인(40)은 각 셀의 콘트롤 게이트(워드라인)(40)에 연결되어 있고, 비트라인(33a,33b)은 상기 워드라인(40)과 직교되며 일정간격을 갖고 반도체 기판(31)내에 반도체 기판(31)과 반대 도전형을 갖고 메몰되어 형성된다. 프로그램 라인(44)이 비트라인(33a,33b)과 평행하게 형성되어 있다. 그리고 프로그램 게이트(35)은 워드라인(40)과 각 셀영역 사이에 메트릭스 모양으로 형성되어 있다.
본 발명 비휘발성 메모리 소자의 레이아웃도를 자른 각 단면에 따른 구조를 자세히 설명하면 먼저 워드라인(40) 선상의 단면은 도 5a와 도 8a에 도시한 바와 같이 콘택이 필요없는 어레이를 이루고 있으므로 소오스와 드레인의 구분이 없으며 각 셀의 소오스와 드레인 기능을 하는 확산 비트라인(33a,33b)은 일방향으로 서로 일정한 간격을 갖고 복수개 형성되어 있다. 그리고 상기 각 비트라인(33a,33b)을 따라 비트라인(33a,33b)상에 격리산화막(37)이 형성되어 있으며, 상기 각 확산 비트라인(33a,33b)상의 격리산화막(37) 사이에 게이트산화막(37a)이 형성되어 있다. 그리고 상기 격리산화막(37) 사이의 게이트산화막(37a)상에 플로팅 게이트(38)가 형성되어 있다. 그리고 상기 플로팅 게이트(38)을 감싸도록 유전막(39)이 형성되어 있다. 그리고 상기 비트라인(33a,33b)상의 격리산화막(37)상 및 상기 플로팅 게이트(38)상을 따라서 일방향으로 워드라인(컨트롤 게이트)(40)이 형성되어 있다. 그리고 상기 워드라인(40)상에 절연막(41)이 형성되었으며, 상기 플로팅 게이트(38)상측의 절연막(41)상에 프로그램 라인(44)이 일간격을 갖고 형성되어 있다.
그리고 본 발명 비휘발성 메모리 셀의 프로그램 라인(44)상의 단면은 도 5b와 도 8b에 도시한 바와 같이 비트라인(33a,33b)(도 7 참조)과 평행한 방향으로 형성된다.
반도체 기판(31)에 일정한 간격을 갖고 게이트 산화막(37a)이 형성되었고, 상기 게이트 산화막(37a) 상에 플로팅 게이트(38)가 형성되었으며 상기 플로팅 게이트(38)의 양측에 필드산화막(34)과 프로그램 게이트(35)와 버퍼산화막(36)이 형성되어 있다. 이때 필드산화막(34)과 버퍼산화막(36) 사이에 형성된 프로그램 게이트(35) 양측에 터널링 산화막(37b)이 형성되어 있고, 버퍼산화막(36)은 소정 부분이 식각되어 있다. 그리고 상기 플로팅 게이트(38)상에 유전막(39)과 워드라인(컨트롤 게이트)(40)과 절연막(41)이 형성되어 있다. 그리고 상기 절연막(41)과 워드라인(컨트롤 게이트)(40)양측에 측벽절연막(43)이 형성되어 있고, 상기 식각된 버퍼산화막(36)을 통하여 상기 프로그램 게이트(35)와 연결되도록 프로그램 라인(44)이 형성되어 있다.
그리고 상기 비트라인(33a)상의 단면은 도 8c에 도시한 바와 같이 반도체 기판(30)상에 브리드 확산 비트라인(33a)이 일방향으로 형성되었고, 상기 비트라인(32a)상에 격리산화막(37)과 필드산화막(34)이 교대로 형성되어있다. 이때 필드산화막(34)이 격리산화막(37)에 비하여 더 두껍게 형성되어 있다. 상기 격리산화막(37) 상에 워드라인(40)이 교대로 형성되어있다.
그리고 상기 워드라인(40) 사이를 자른 단면은 도 8d에 도시한 바와 같이 반도체 기판(31)내에 브리드 확산 비트라인(33a,33b)가 일정한 간격을 갖고 형성되었고, 상기 비트라인(33a,33b) 상에 격리산화막(37)이 형성되었다. 그리고 상기 전면에 필드산화막(34)이 형성되었다. 그리고 상기 필드산화막(34)상에 프로그램 게이트(35)가 일정간격을 갖고 형성되었으며 상기 프로그램 게이트(35)상의 소정영역과 접촉되도록 프로그램 라인(44)이 형성되어 있다.
이와 같은 구조를 갖는 본 발명 비휘발성 메모리 소자의 제조방법을 첨부 도면을 참조하여 설명하면 다음과 같다.
도 9a 내지 9g는 본 발명 비휘발성 메모리 소자의 공정단면도이다.
이때 도면의 좌측은 워드라인(40) 상의 단면을 나타낸 도면이고, 우측은 프로그램 라인(44)의 단면을 나타낸 공정순서도이다.
본 발명은 프로그램 게이트를 플로팅 게이트 형성이전에 형성하여 프로그램 게이트가 플로팅 게이트보다 하부에 위치하도록하여 프로그램 게이트 측면을 통하여 프로그래밍이 이루어지도록 한 것이다.
도 9a에 도시한 바와 같이 P형 반도체 기판(31)에 감광막(32)을 도포하고 일정한 간격을 갖도록 노광 및 현상공정으로 선택적으로 감광막(32)을 패터닝 하여 상기 반도체 기판(31)을 노출시킨다. 그리고 패터닝된 감광막(32)을 마스크로 이용하여 상기 일간격을 갖고 노출된 반도체 기판(31)에 고농도 N형 불순물이온을 주입하여 복수개의 비트라인(33a,33b)을 형성한다. 그리고 확산공정으로 비트라인(33a,33b)을 반도체 기판(31)내에 확산시켜 메몰되도록 한다.
도 9b에 도시한 바와 같이 상기 감광막(32)을 제거하고 이때 소오스와 드레인 역할을 하는 N+ 확산 비트라인(33a,33b)이 측면으로 확산되어셀 사이즈가 증가되는 것을 방지하기 위하여 고온저압증착(HLD:High temperature Low pressure Deposition) 스페이서를 형성한 후 N형 이온을 주입한후 확산공정으로 비트라인(33a,33b)을 형성할 수도 있다.
이후에 전면에 제 1 산화막과 제 1 폴리실리콘과 제 2 산화막을 차례로 증착한후 감광막을 도포하여 한 번의 사진 식각공정으로 제 1 산화막과 제 1 폴리실리콘과 제 2 산화막을 이방성 식각하여 상기 비트라인(33a,33b) 사이에 필드산화막(34)과 프로그램 게이트(35)와 버퍼산화막(36)을 형성한다. 이때 상기 필드산화막(34)과 프로그램 게이트(35)와 버퍼산화막(36)은 비트라인(33a,33b)와 직교되는 방향으로 일정한 간격으로 필드산화막(34)과 비트라인(33a,33b)이 드러나도록 이방성식각하여 필드산화막(34)과 프로그램 게이트(35)와 버퍼산화막(36)의 제 1 라인을 형성시킨다. 이때 필드산화막(34)과 N+ 비트라인(33a,33b)을 제외한 영역은 채널영역으로 사용된다.
도 9c에 도시한 바와 같이 전면에 열산화공정으로 게이트 산화막(37a)을 형성한다. 열산화공정을 할 때 상기 비트라인(33a,33b)상에는 도핑농도가 높은 불순물이온이 주입되어 있으므로 더 두꺼운 격리산화막(37)이 형성된다. 여기서 상기 격리산화막(37)은 후공정에서 제 2 폴리실리콘 식각시 식각방지막을 충분히 확보할 수 있다.
상기 게이트 산화막(37a)을 형성하기 위한 열산화공정을 할 때 상기 제 2 필드산화막(34)과 버퍼산화막(36) 사이의 프로그램 게이트(35)의 측면도 산화되어 프로그램 게이트(35) 측면에 프로그래밍을 위한 터널링산화막(37b)이 형성된다.
이후에 전면에 상기 격리산화막(37)과 필드산화막(34) 사이의 활성영역을 채우도록 제 2 폴리실리콘을 증착한 후 에치백으로 필드산화막(34)과 프로그램 게이트(35)와 버퍼산화막(36)상의 제 2 폴리실리콘을 제거하여 결과적으로 제 1 라인 사이에만 플로팅 게이트(38) 형성용 도전성 제 2 라인을 형성한다.
도 9d에 도시한 바와 같이 상기 비트라인(33a,33b) 사이에 비트라인과 평행한 방향으 마스크를 이용하여 상기 비트라인(33a,33b) 상측의 제 1 라인의 버퍼산화막(36)과 제 1 폴리실리콘과, 제 2 폴리실리콘으로 이루어진 도전성 제 2 라인 을 동시에 이방성 식각하여 메트릭스 모양의 프로그램 게이트(35)와 플로팅 게이트(38)를 형성한다. 이후에 상기 반도체 기판(31)상 및 상기 플로팅 게이트(38)를 감싸도록 플로팅 게이트(38) 둘레에 유전막(39)을 형성한다. 이때 유전막(39)은 산화막 또는 산화막/질화막/산화막(ONO)으로 형성할 수 있다.
그리고 전면에 제 3 폴리실리콘과 절연막(41)을 증착한다.
도9e에 도시한 바와 같이 상기 격리산화막(37)과 필드산화막(34) 사이의 활성영역을 덮고 상기 비트라인(33a,33b)과 직교하도록 제 3 폴리실리콘과 절연막(41)을 이방성식각하여 워드라인(컨트롤 게이트)(40)을 형성한다.
이후에 상기 워드라인(40)과 절연막(41)상에 산화막을 증착한 후 이방성식각으로 상기 절연막(41)과 워드라인(40) 측면에 측벽스페이서(43)를 형성하고, 프로그램 게이트(35)상에 형성된 버퍼산화막(36)도 같이 식각하여 상기 프로그램 게이트(35)상의 소정부분에 콘택홀(42)을 형성한다.
도 9f에 도시한 바와 같이 전면에 폴리실리콘이나 금속층을 증착한 후 상기 필드산화막(34)상에 형성된 상기 프로그램 게이트(35)와 접촉된다. 그리고 비트라인(33a,33b)과 평행하게, 각 비트라인(33a,33b)당 하나씩 형성되도록 폴리실리콘이나 금속층을 이방성식각하여 프로그램 라인(44)을 형성한다.
이때 프로그램 게이트(35)는 비휘발성 메모리 소자의 두개의 셀당 하나만 형성할 수도 있고, 프로그램 라인(44)은 프로그램 커플링을 감소시키기 위하여 상기 필드절연막(34)상의 프로그램 게이트(35)를 하나씩 건너서 형성할 수도 있다.
상기와 같이 제조되는 본 발명 비휘발성 메모리 소자의 동작을 설명하면 다음과 같다.
먼저 프로그래밍과 동시에 모니터링을 하는 동작에 대하여 설명하겠다. 여기에서 중요한 점은 프로그래밍과 모니터링을 하기 위해서는 비휘발성 메모리 셀 영역(45)중 선택된 셀은(도 6참조 )은 프로그래밍을 위한 동작과 모니터링을 위한 선택성을 동시에 만족하여야 한다는 것이다. 즉, 모니터링은 결국, 리딩(Reading)기능과 동일하므로 프로그래밍과 리딩의 선택성이 있어야 한는 것이다. 모니터링의 선택을 위해서는 워드라인(40)과 이 워드라인(40)과 직교되는 비트라인(33a 또는33b)에 리딩을 위한 전압을 인가해준다.
예를 드러서 워드라인에 포지티브 전압(8V)을 인가하고 선택된 비트라인(33a 또는 33b)에 센싱을 위한 전압(1V)을 인가하고 선택된 셀의 다른쪽 비트라인(33a 또는 33b)에는 그라운드 전압을 인가한다. 이에 따라서 소오스와 드레인(도 5a 참조)을 통하여 모니터 전류가 발생한다.
이와 동시에 프로그래밍을 위한 선택성은 워드라인(40)과 이 워드라인(40)과 직교하는 프로그램 라인(44)에 프로그래밍을 위한 바이어스 전압을 프로그램 게이트의 터널링 산화막(37b)을 통하여 터널링이 일어날 수 있도록 인가한다. 이때 셀이 n-채널인 경우 프로그램 게이트(35)로부터 플로팅 게이트(38)로 전자가 주입되어야 하므로 워드라인(40)에는 포지티브 전압(8V)을 인가하고 프로그램 라인(44)에는 네거티브 전압(-8V)을 인가한다. 여기서 선택되지 않은 워드라인(40)과 프로그램 라인(44)에 적절한 전압을 인가하여 선택되지 않은 셀들의 디스터브 현상을 막을 수 있다.
그리고, 본 발명 비휘발성 메모리 소자의 소거 동작은 셀의 게이트 산화막(37a)을 통하여 반도체 기판(31)으로 소거하거나 또는 프로그램 게이트(35)로 소거할 수 있다. 반도체 기판(31)으로 소거할 경우에는 게이트 산화막(37a)이 터널링에 적절하도록 10nm 정도로 얇게 형성되어야 한고, 이 경우 바이어스 전압은 워드라인(컨트롤 게이트)(40)에 네가티브 전압(-8V) 또는 그라운드 전압(0V)을 인가하고 드레인으로 사용되는 비트라인(33a 또는 33b)에 포지티브 전압을 인가한다. 또는 워드라인(컨트롤 게이트)(40)에 네가티브 전압(-8V) 또는 그라운드 전압(0V)을 인가하고 반도체 기판(31)에 포지티브 전압을 인가한다.
프로그램 게이트(35)를 통하여 소거할 경우에는 프로그램 게이트(35)를 통하여 프로그래밍과 소거 동작을 모두 하는 것이므로 터널링 산화막(37b)의 신뢰성을 고려하여 동작시켜야 한다.
상기와 같은 본 발명 비휘발성 메모리 소자의 어레이 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 단순 적층 구조의 금속 콘택이 필요없는 셀을 형성하므로 최소의 유효사이즈를 갖는 비휘발성 메모리 셀을 제조할 수 있어서 셀의 집적도를 높일 수 있다.
둘째, 플로팅 게이트를 에치백으로 형성하여 주므로 마스크수를 줄일 수 있으므로 공정을 단순화시킬 수 있다.
셋째, 프로그램 라인을 프로그램 게이트당 하나씩 형성하므로써 프로그램 게이트와 플로팅 게이트 간의 프로그램 커플링을 감소시킬 수 있다.
네째, 비트라인을 반도체 기판에 매몰되도록 형성하여 셀의 소오스와 드레인 영역으로 사용하므로 공정을 단순화시킬 수 있다.
다섯째, 프로그래밍을 위한 터널링 산화막이 게이트 산화막을 형성하기 위한 열산화공정을 할 때 같이 형성되므로 공정 스텝을 줄일 수 있다.
Claims (8)
- 플로팅 게이트와 컨트롤 게이트와 소오스/드레인 영역을 구비한 복수개의 E2PROM 셀,칼럼방향의 상기 복수개의 컨트롤 게이트에 연결되어 로우방향으로 일정한 간격을 갖도록 형성된 복수개의 워드라인,상기 복수개의 워드라인과 수직으로 상기 소오스/드레인 영역과 연결되어 형성된 복수개의 비트라인,상기 복수개의 비트라인과 평행한 방향으로 각 셀의 비트라인당 하나씩 형성되는 복수개의 프로그램 라인,상기 각 프로그램 라인에 연결되어 인접한 양측의 각 셀의 플로팅 게이트를 프로그램할 수 있도록 형성된 복수개의 프로그램 게이트들을 포함하여 구성되는 것을 특징으로 하는 비휘발성 메모리 소자의 어레이.
- 제 1 항에 있어서, 상기 프로그램 라인은 인접한 두셀을 한쌍으로 하여 각 쌍의 셀 사이에 형성되고, 상기 프로그램 게이트는 상기 각 쌍의 플로팅 게이트 사이에 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 어레이.
- 제 1 도전형 반도체 기판의 표면내에 일간격을 갖고 일방향으로 복수개의 제 2 도전형 비트라인을 형성하는 공정과,상기 전면에 필드절연막과 제 1 도전층과 버퍼절연막을 증착하는 공정과,상기 비트라인과 수직한 방향으로 일정간격을 갖도록 필드절연막, 프로그램게이트 형성용 제 1 도전층 및 버퍼절연막이 차레로 적층된 복수개의 제 1 라인을 형성하는 공정과,상기 노출된 반도체 기판상에 게이트 절연막을 형성함과 동시에 상기 제 1 라인의 제 1 도전층 측벽에 터널링산화막을 형성하는 공정과,상기 각 제 1 라인 사이에 플로팅 게이트용 복수개의 도전성 제 2 라인을 형성하는 공정과,상기 각 비트라인 사이만 남도록 상기 제 1 도전층과 버퍼절연막 및 도전성 제 2 라인을 선택적으로 제거하여 복수개의 프로그램 게이트 및 복수개의 플로팅 게이트를 형성하는 공정과,상기 각 플로팅 게이트를 포함한 상기 반도체 기판 전면에 유전막을 형성하는 공정과,상기 유전막 위에 제 3 도전층 및 캡 절연막을 증착하고 선택적으로 제거하여 일정한 간격을 갖고 상기 비트라인과 수직한 방향으로 복수개의 플로팅 게이트를 덮도록 복수개의 워드라인을 형성하는 공정과,상기 각 워드라인 양측면에 측벽절연막을 형성하는 공정과,상기 프로그램 게이트 상에 콘택홀을 형성하고 상기 각 비트라인 사이에 상기 콘택홀을 통해 프로그램 게이트와 연결되도록 상기 비트라인에 평행한 방향으로 복수개의 프로그램 라인을 형성하는 공정을 포함하여 제조하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서, 상기 비트라인은 제 2 도전형 불순물을 상기 반도체 기판의 표면내에 주입한 후 반도체 기판내에 확산하여 메몰되도록 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서, 상기 게이트 산화막과 격리산화막과 터널산화막은 열산화공정으로 동시에 형성되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서, 상기 비트라인상에 형성된 게이트 산화막은 상기 플로팅 게이트 하부에 형성된 게이트 산화막보다 더 두껍게 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서, 상기 도전성 제 2 라인은 전면에 제 2 도전층이 상기 제 1 라인사이를 채우도록 증착한 후 상기 제 1 라인 사이에만 남도록 에치백하여 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 3 항에 있어서, 상기 프로그램 라인은 인접하는 두셀을 한쌍으로 두셀의 사이에 하나씩 형성하는 것을 더 포함함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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