JP2905769B2 - 不揮発性半導体メモリ素子のアレイ及びその製造方法 - Google Patents
不揮発性半導体メモリ素子のアレイ及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims description 125
- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 239000000758 substrate Substances 0.000 claims description 40
- 238000000034 method Methods 0.000 claims description 22
- 239000011159 matrix material Substances 0.000 claims description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 3
- 210000004027 cell Anatomy 0.000 description 96
- 239000002184 metal Substances 0.000 description 24
- 238000002955 isolation Methods 0.000 description 16
- 238000010586 diagram Methods 0.000 description 14
- 238000009792 diffusion process Methods 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000005530 etching Methods 0.000 description 8
- 230000008878 coupling Effects 0.000 description 6
- 238000012544 monitoring process Methods 0.000 description 6
- 238000000926 separation method Methods 0.000 description 6
- 238000009826 distribution Methods 0.000 description 4
- 230000005669 field effect Effects 0.000 description 4
- 238000007740 vapor deposition Methods 0.000 description 4
- 239000002800 charge carrier Substances 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- 230000005641 tunneling Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 210000003168 insulating cell Anatomy 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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-
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- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
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- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
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- Engineering & Computer Science (AREA)
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- Non-Volatile Memory (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体メ
モリ素子の製造方法に関し、特に単純積層構造のセル構
成を有する、金属コンタクトの必要ない不揮発性半導体
メモリ素子のアレイ及びその製造方法に関する。
モリ素子の製造方法に関し、特に単純積層構造のセル構
成を有する、金属コンタクトの必要ない不揮発性半導体
メモリ素子のアレイ及びその製造方法に関する。
【０００２】
【従来の技術】一般に、フラッシュＥＥＰＲＯＭ(Flash
Electrically Erasable Programmable Read Only Memo
ry)及びＥＥＰＲＯＭ等の不揮発性半導体メモリの集積
度を決めるメモリセルの有効セルサイズ(effective cel
l size)は、セルのサイズとセルのアレイ構造の２要素
により決定される。メモリセルにおける最小のセル構造
は単純積層構造(simple stacked-gate structure)であ
る。最近、フラッシュＥＥＰＲＯＭ及びフラッシュメモ
リカード(flash memory card)等への不揮発性半導体メ
モリの応用が拡大されるにつれて、この不揮発性半導体
メモリに関する研究開発が行われている。
Electrically Erasable Programmable Read Only Memo
ry)及びＥＥＰＲＯＭ等の不揮発性半導体メモリの集積
度を決めるメモリセルの有効セルサイズ(effective cel
l size)は、セルのサイズとセルのアレイ構造の２要素
により決定される。メモリセルにおける最小のセル構造
は単純積層構造(simple stacked-gate structure)であ
る。最近、フラッシュＥＥＰＲＯＭ及びフラッシュメモ
リカード(flash memory card)等への不揮発性半導体メ
モリの応用が拡大されるにつれて、この不揮発性半導体
メモリに関する研究開発が行われている。
【０００３】フラッシュＥＥＰＲＯＭ、ＥＥＰＲＯＭ等
の不揮発性半導体メモリをデータ貯蔵メディア(mass st
orage media)として使用する場合の最も大きな問題点
は、メモリのビット当たりのコスト(cost-per-bit)が非
常に高いという点である。さらに、ポータブル(portabl
e)製品への応用のためには低電力消耗型のチップ(chip)
が要求される。ビット当たりのコストを低めるために、
マルチビットセル(multibit-per-cell)に関する研究が
最近盛んに行われている。
の不揮発性半導体メモリをデータ貯蔵メディア(mass st
orage media)として使用する場合の最も大きな問題点
は、メモリのビット当たりのコスト(cost-per-bit)が非
常に高いという点である。さらに、ポータブル(portabl
e)製品への応用のためには低電力消耗型のチップ(chip)
が要求される。ビット当たりのコストを低めるために、
マルチビットセル(multibit-per-cell)に関する研究が
最近盛んに行われている。
【０００４】従来の不揮発性半導体メモリの集積度はメ
モリセルの数と一対一の対応関係にある。これに反し
て、マルチビットセルは１つのメモリセルに１ビット以
上のデータを格納することで、メモリセルのサイズを小
さくすることなく、データの記憶量を高めることができ
る。マルチビットセルを具現するためには、各メモリセ
ルに３個以上のしきい値電圧レベル(threshold voltage
level)をプログラムする必要がある。例えば、１つの
セルに２ビットのデータを格納するためには、２ 2 ＝
４、つまり４段階のしきい値電圧レベルを用いて各セル
がプログラムされる。この際、４段階のしきい値電圧レ
ベルは論理的に００、０１、１０、１１の各ロジック状
態に対応している。マルチレベルプログラムにおける最
も大きな課題は、各しきい値電圧レベルが統計的な分布
を有するという点であり、この分布値は約０．５Ｖであ
る。従って、各々のしきい値電圧レベルを正確に調節し
て分布値を低減させることにより、より多くのしきい値
電圧レベルをプログラムでき、１つのセルに格納される
データのビット数も増加する。
モリセルの数と一対一の対応関係にある。これに反し
て、マルチビットセルは１つのメモリセルに１ビット以
上のデータを格納することで、メモリセルのサイズを小
さくすることなく、データの記憶量を高めることができ
る。マルチビットセルを具現するためには、各メモリセ
ルに３個以上のしきい値電圧レベル(threshold voltage
level)をプログラムする必要がある。例えば、１つの
セルに２ビットのデータを格納するためには、２ 2 ＝
４、つまり４段階のしきい値電圧レベルを用いて各セル
がプログラムされる。この際、４段階のしきい値電圧レ
ベルは論理的に００、０１、１０、１１の各ロジック状
態に対応している。マルチレベルプログラムにおける最
も大きな課題は、各しきい値電圧レベルが統計的な分布
を有するという点であり、この分布値は約０．５Ｖであ
る。従って、各々のしきい値電圧レベルを正確に調節し
て分布値を低減させることにより、より多くのしきい値
電圧レベルをプログラムでき、１つのセルに格納される
データのビット数も増加する。
【０００５】上記電圧分布を低減させるための一方法と
して、プログラムと照会（ベリファイ）を繰り返しなが
らプログラムを行う方法がある。この方法においては、
所望のしきい値電圧レベルにて不揮発性半導体メモリセ
ルをプログラムするべく、一連のプログラム電圧パルス
をセルに印加する。そして、セルが所望のしきい値電圧
レベルに達したか否かを照会するために、各電圧パルス
間で読み取り動作が行われる。各照会中に、照会された
しきい値電圧レベル値が所望のしきい電圧レベル値に達
したら、プログラミング過程を終える。
して、プログラムと照会（ベリファイ）を繰り返しなが
らプログラムを行う方法がある。この方法においては、
所望のしきい値電圧レベルにて不揮発性半導体メモリセ
ルをプログラムするべく、一連のプログラム電圧パルス
をセルに印加する。そして、セルが所望のしきい値電圧
レベルに達したか否かを照会するために、各電圧パルス
間で読み取り動作が行われる。各照会中に、照会された
しきい値電圧レベル値が所望のしきい電圧レベル値に達
したら、プログラミング過程を終える。
【０００６】このようにプログラムと照会を繰り返し行
う方法では、有限なプログラム電圧パルス幅に起因する
しきい値電圧レベルのエラーの分布を低減し難い。さら
に、このプログラムと照会を繰り返すアルゴリズムを回
路に具現した場合、チップの周辺回路の面積が増加する
とともに、プログラム時間が長くなるという問題点があ
る。
う方法では、有限なプログラム電圧パルス幅に起因する
しきい値電圧レベルのエラーの分布を低減し難い。さら
に、このプログラムと照会を繰り返すアルゴリズムを回
路に具現した場合、チップの周辺回路の面積が増加する
とともに、プログラム時間が長くなるという問題点があ
る。
【０００７】図１ａは一般的な単純積層型不揮発性半導
体メモリ素子の構造断面図であり、図１ｂは一般的な不
揮発性半導体メモリセルの記号である。図１ａに示すよ
うに、ｐ型の半導体基板１上にトンネル酸化膜２を介し
てフローティングゲート３が形成され、フローティング
ゲート３上にコントロールゲート５が形成され、コント
ロールゲート５とフローティングゲート３との間には誘
電体膜４が形成される。フローティングゲート３の両側
におけるｐ型の半導体基板１の表面にはｎ型のソース領
域６ａとドレイン領域６ｂが形成される。
体メモリ素子の構造断面図であり、図１ｂは一般的な不
揮発性半導体メモリセルの記号である。図１ａに示すよ
うに、ｐ型の半導体基板１上にトンネル酸化膜２を介し
てフローティングゲート３が形成され、フローティング
ゲート３上にコントロールゲート５が形成され、コント
ロールゲート５とフローティングゲート３との間には誘
電体膜４が形成される。フローティングゲート３の両側
におけるｐ型の半導体基板１の表面にはｎ型のソース領
域６ａとドレイン領域６ｂが形成される。
【０００８】このようにして構成された一般的な単純積
層型不揮発性半導体メモリセルは、有効セルのサイズ及
びコントロールゲート５の結合定数値が小さい。このた
め、有効セルのサイズを小さくすればする程、結合定数
もさらに小さくなる。従って、結合定数が小さくなるこ
とを防止するために、誘電体膜４をＯＮＯ(Oxide Nitri
de Oxide)膜で形成することが考えられるが、製造工程
が複雑で、高温熱処理(high annealing)工程が必要とな
る。
層型不揮発性半導体メモリセルは、有効セルのサイズ及
びコントロールゲート５の結合定数値が小さい。このた
め、有効セルのサイズを小さくすればする程、結合定数
もさらに小さくなる。従って、結合定数が小さくなるこ
とを防止するために、誘電体膜４をＯＮＯ(Oxide Nitri
de Oxide)膜で形成することが考えられるが、製造工程
が複雑で、高温熱処理(high annealing)工程が必要とな
る。
【０００９】図１ｂに示すように、各不揮発性半導体メ
モリセルは、図１ａで詳述したように、フローティング
ゲート３と、プログラムのためにフローティングゲート
３に供給される電荷量を調節するコントロールゲート５
と、プログラム中にフローティングゲート３に供給され
る電荷搬送子の量を読み取り（或いは照会）するための
電界効果トランジスタとから構成される。
モリセルは、図１ａで詳述したように、フローティング
ゲート３と、プログラムのためにフローティングゲート
３に供給される電荷量を調節するコントロールゲート５
と、プログラム中にフローティングゲート３に供給され
る電荷搬送子の量を読み取り（或いは照会）するための
電界効果トランジスタとから構成される。
【００１０】電界効果トランジスタは、フローティング
ゲート３と、ソース６ａと、ドレイン６ｂと、ドレイン
６ｂとソース６ａとの間に配置されたチャネル領域７と
で構成される。このようにして構成される不揮発性半導
体メモリセルでは、プログラムが起こる程度に充分な電
圧をコントロールゲート５及びドレイン６ｂに印加され
ると、ドレイン６ｂ／ソース６ａ間に電流が流れる。そ
の電流と基準電流とを比較して、電流が基準電流と同じ
又は基準電流より小さな値に到達するとプログラム完了
信号が発生する。
ゲート３と、ソース６ａと、ドレイン６ｂと、ドレイン
６ｂとソース６ａとの間に配置されたチャネル領域７と
で構成される。このようにして構成される不揮発性半導
体メモリセルでは、プログラムが起こる程度に充分な電
圧をコントロールゲート５及びドレイン６ｂに印加され
ると、ドレイン６ｂ／ソース６ａ間に電流が流れる。そ
の電流と基準電流とを比較して、電流が基準電流と同じ
又は基準電流より小さな値に到達するとプログラム完了
信号が発生する。
【００１１】以下、図面に基づき従来の不揮発性半導体
メモリ素子を説明する。図２ａは従来の不揮発性半導体
メモリ素子の回路的構成図であり、図２ｂは単純積層構
造を有し、金属コンタクトの必要ない従来の不揮発性半
導体メモリ素子の回路的構成図であり、図３ａはソース
とドレインを分離した、金属コンタクトの必要ない従来
の不揮発性半導体メモリ素子の回路的構成図である。
メモリ素子を説明する。図２ａは従来の不揮発性半導体
メモリ素子の回路的構成図であり、図２ｂは単純積層構
造を有し、金属コンタクトの必要ない従来の不揮発性半
導体メモリ素子の回路的構成図であり、図３ａはソース
とドレインを分離した、金属コンタクトの必要ない従来
の不揮発性半導体メモリ素子の回路的構成図である。
【００１２】図２ａに示すように、列方向に一定の間隙
で複数個のメタルビットライン９が配置され、複数個の
メタルビットライン９に垂直な方向に複数個のワードラ
イン１０が配置され、複数個のワードライン１０と同方
向に２本のワードライン毎に１本の共通ソースライン１
１が配置されている。２つの不揮発性半導体メモリセル
のドレイン６ｂはメタルビットライン９に連結され、メ
モリセルのソース６ａは共通ソースライン１１に連結さ
れる。これにより、２つのセルに１つのメタルコンタク
ト８がそれぞれ必要となるので、そのメタルコンタクト
を考慮に入れると、メモリセルの有効サイズが非常に大
きくなる。すなわち、一般的な不揮発性半導体メモリア
レイは単純積層構造の最小サイズのセルから構成される
が、実際の有効サイズはメタルコンタクト８のピッチに
よって制限される。
で複数個のメタルビットライン９が配置され、複数個の
メタルビットライン９に垂直な方向に複数個のワードラ
イン１０が配置され、複数個のワードライン１０と同方
向に２本のワードライン毎に１本の共通ソースライン１
１が配置されている。２つの不揮発性半導体メモリセル
のドレイン６ｂはメタルビットライン９に連結され、メ
モリセルのソース６ａは共通ソースライン１１に連結さ
れる。これにより、２つのセルに１つのメタルコンタク
ト８がそれぞれ必要となるので、そのメタルコンタクト
を考慮に入れると、メモリセルの有効サイズが非常に大
きくなる。すなわち、一般的な不揮発性半導体メモリア
レイは単純積層構造の最小サイズのセルから構成される
が、実際の有効サイズはメタルコンタクト８のピッチに
よって制限される。
【００１３】メタルコンタクトの数を減少させ得る、す
なわち、メタルコンタクトのない単純積層構造のセルか
ら構成される理想的なアレイを実現するためには、プロ
グラムワードライン方向に沿って隣接するセルにおい
て、選択されないセルがプログラム又は消去されるとい
うプログラムディスターブ現象が生じるという問題点を
解決しなければなららい。図２ｂには、プログラムディ
スターブ現象を防止可能な、メタルコンタクトのないア
レイ構造を有する非対称構造のチャネル分離型セル(spl
it-channel cell)が示されている。このメモリセルアレ
イでは選択ゲート１２が利用される。この場合、ホット
エレクトロン注入によるプログラム時におけるディスタ
ーブ現象が防止されるとともに、単純積層構造セルの他
の問題点である過剰消去の問題が解決される。
なわち、メタルコンタクトのない単純積層構造のセルか
ら構成される理想的なアレイを実現するためには、プロ
グラムワードライン方向に沿って隣接するセルにおい
て、選択されないセルがプログラム又は消去されるとい
うプログラムディスターブ現象が生じるという問題点を
解決しなければなららい。図２ｂには、プログラムディ
スターブ現象を防止可能な、メタルコンタクトのないア
レイ構造を有する非対称構造のチャネル分離型セル(spl
it-channel cell)が示されている。このメモリセルアレ
イでは選択ゲート１２が利用される。この場合、ホット
エレクトロン注入によるプログラム時におけるディスタ
ーブ現象が防止されるとともに、単純積層構造セルの他
の問題点である過剰消去の問題が解決される。
【００１４】図２ｂに示すような不揮発性半導体メモリ
セルアレイは、半導体基板（図示せず）上に互いに一定
の間隙をあけて配置される複数個のワードライン１０
と、互いに一定の間隙をあけて複数個のスクェアを形成
するように複数個のワードライン１０に垂直な方向に配
置される複数個のビットライン１３と、各スクェアに１
つずつ配置される複数個の不揮発性半導体メモリセルと
から構成される。
セルアレイは、半導体基板（図示せず）上に互いに一定
の間隙をあけて配置される複数個のワードライン１０
と、互いに一定の間隙をあけて複数個のスクェアを形成
するように複数個のワードライン１０に垂直な方向に配
置される複数個のビットライン１３と、各スクェアに１
つずつ配置される複数個の不揮発性半導体メモリセルと
から構成される。
【００１５】図２ｂにおける各不揮発性半導体メモリセ
ルは、フローティングゲート３と、プログラムのために
フローティングゲート３に供給された電荷量を調節する
コントロールゲート５と、プログラム中にフローティン
グゲート３に提供される電荷搬送子の量を読み取り（或
いは照会）するための電界効果トランジスタとで構成さ
れる。電界効果トランジスタは、フローティングゲート
３と、ソース６ａと、ドレイン６ｂと、ドレイン６ｂ／
ソース６ａ間に位置するチャネル領域７とで構成され
る。
ルは、フローティングゲート３と、プログラムのために
フローティングゲート３に供給された電荷量を調節する
コントロールゲート５と、プログラム中にフローティン
グゲート３に提供される電荷搬送子の量を読み取り（或
いは照会）するための電界効果トランジスタとで構成さ
れる。電界効果トランジスタは、フローティングゲート
３と、ソース６ａと、ドレイン６ｂと、ドレイン６ｂ／
ソース６ａ間に位置するチャネル領域７とで構成され
る。
【００１６】各不揮発性半導体メモリセルのコントロー
ルゲート５は隣接するワードライン１０に接続され、一
スクェア内の不揮発性半導体メモリセルのソース６ａと
隣接のスクェア内の不揮発性半導体メモリセルのドレイ
ン６ｂは、ビットライン１３に共通に接続される。各ビ
ットライン１３には選択トランジスタ１２が接続され、
例えば３２個或いはそれ以上の列方向の不揮発性半導体
メモリセル毎に、選択トランジスタ１２にメタルコンタ
クト８が連結される。従って、有効セルのサイズを小さ
くすることができる。
ルゲート５は隣接するワードライン１０に接続され、一
スクェア内の不揮発性半導体メモリセルのソース６ａと
隣接のスクェア内の不揮発性半導体メモリセルのドレイ
ン６ｂは、ビットライン１３に共通に接続される。各ビ
ットライン１３には選択トランジスタ１２が接続され、
例えば３２個或いはそれ以上の列方向の不揮発性半導体
メモリセル毎に、選択トランジスタ１２にメタルコンタ
クト８が連結される。従って、有効セルのサイズを小さ
くすることができる。
【００１７】しかし、この場合も選択トランジスタのゲ
ート構造に起因して単位セルのサイズが増大する問題が
生じる。特に、低電力動作時においてトンネリングを利
用したプログラムは不可能である。この理由は、図面か
ら容易に類推できるように、ワードライン１０方向へ隣
接する２つのセルが全く同じバイアス条件を受けるから
である。
ート構造に起因して単位セルのサイズが増大する問題が
生じる。特に、低電力動作時においてトンネリングを利
用したプログラムは不可能である。この理由は、図面か
ら容易に類推できるように、ワードライン１０方向へ隣
接する２つのセルが全く同じバイアス条件を受けるから
である。
【００１８】トンネルプログラムを可能にするために、
図３ａに示すような単純積層構造のセルから構成され、
メタルコンタクトのないアレイが提案されている。すな
わち、列方向に一定の間隙をあけて複数個のメタルデー
タライン９が配置され、複数個のメタルデータライン９
と同方向に、ソースライン１５とドレインライン１４と
にそれぞれ分離されたビットラインが配置される。
図３ａに示すような単純積層構造のセルから構成され、
メタルコンタクトのないアレイが提案されている。すな
わち、列方向に一定の間隙をあけて複数個のメタルデー
タライン９が配置され、複数個のメタルデータライン９
と同方向に、ソースライン１５とドレインライン１４と
にそれぞれ分離されたビットラインが配置される。
【００１９】不揮発性半導体メモリセルのソース６ａは
ソースビットライン１５に接続され、ドレイン６ｂはド
レインビットライン１４に接続される。そして、各メタ
ルデータライン９に１つのメタルコンタクト８が連結さ
れる。コントロールゲート５は、ソースビットライン１
５とドレインビットライン１４と直交するワードライン
１０に連結される。しかし、上記のような構造では、ビ
ットラインの分離によって単位セルのサイズの増加を回
避することができない。
ソースビットライン１５に接続され、ドレイン６ｂはド
レインビットライン１４に接続される。そして、各メタ
ルデータライン９に１つのメタルコンタクト８が連結さ
れる。コントロールゲート５は、ソースビットライン１
５とドレインビットライン１４と直交するワードライン
１０に連結される。しかし、上記のような構造では、ビ
ットラインの分離によって単位セルのサイズの増加を回
避することができない。
【００２０】図３ｂは、分離ゲートを有する、チャネル
分離型の従来の不揮発性半導体メモリ素子を示す構造断
面図である。図３ｂに示すように、ｐ型の半導体基板１
上にトンネル酸化膜２を介してフローティングゲート３
が形成され、フローティングゲート３上にコントロール
ゲート５が形成され、コントロールゲート５、フローテ
ィングゲート３及び半導体基板１上に絶縁膜１６を介し
て選択ゲート１７が形成される。コントロールゲート５
とフローティングゲート３との間には誘電体膜４が形成
され、フローティングゲート３の一側の半導体基板１の
表面にフローティングゲート３とオフセットされたソー
ス６ａが形成され、フローティングゲート３の他側の半
導体基板１の表面にドレイン６ｂが形成される。
分離型の従来の不揮発性半導体メモリ素子を示す構造断
面図である。図３ｂに示すように、ｐ型の半導体基板１
上にトンネル酸化膜２を介してフローティングゲート３
が形成され、フローティングゲート３上にコントロール
ゲート５が形成され、コントロールゲート５、フローテ
ィングゲート３及び半導体基板１上に絶縁膜１６を介し
て選択ゲート１７が形成される。コントロールゲート５
とフローティングゲート３との間には誘電体膜４が形成
され、フローティングゲート３の一側の半導体基板１の
表面にフローティングゲート３とオフセットされたソー
ス６ａが形成され、フローティングゲート３の他側の半
導体基板１の表面にドレイン６ｂが形成される。
【００２１】図４ａはチャネル分離型の従来の不揮発性
半導体メモリ素子の構造断面図で、図４ｂはチャネル幅
方向の断面を示す従来の不揮発性半導体メモリ素子の構
造断面図である。
半導体メモリ素子の構造断面図で、図４ｂはチャネル幅
方向の断面を示す従来の不揮発性半導体メモリ素子の構
造断面図である。
【００２２】チャネル分離型の従来の不揮発性半導体メ
モリ素子は、図４ａに示すように、ｐ型の半導体基板１
上にトンネル酸化膜２を介してフローティングゲート３
が形成され、フローティングゲート３上にコントロール
ゲート５が形成される。フローティングゲート３とコン
トロールゲート５との間に誘電体膜４が形成される。フ
ローティングゲート３の一側の半導体基板１の表面にフ
ローティングゲート３とオフセットされたソース６ａが
形成され、フローティングゲート３の他側の半導体基板
１の表面にドレイン６ｂが形成される。
モリ素子は、図４ａに示すように、ｐ型の半導体基板１
上にトンネル酸化膜２を介してフローティングゲート３
が形成され、フローティングゲート３上にコントロール
ゲート５が形成される。フローティングゲート３とコン
トロールゲート５との間に誘電体膜４が形成される。フ
ローティングゲート３の一側の半導体基板１の表面にフ
ローティングゲート３とオフセットされたソース６ａが
形成され、フローティングゲート３の他側の半導体基板
１の表面にドレイン６ｂが形成される。
【００２３】不揮発性半導体メモリ素子は、図４ｂに示
すように、チャネル幅方向において半導体基板１上に一
定の間隙をあけてセルとセル間の絶縁のためのフィール
ド酸化膜１８が形成され、フィールド酸化膜１８間にお
ける半導体基板１上にゲート絶縁膜１９が形成される。
ゲート絶縁膜１９上にフローティングゲート３が隣接す
るフィールド酸化膜１８の一部を覆うように形成され、
フローティングゲート３の所定領域上に誘電体膜４が形
成され、誘電体膜４上にコントロールゲート５が形成さ
れる。コントロールゲート５上にゲートキャップ絶縁膜
２０が形成され、コントロールゲート５とゲートキャッ
プ絶縁膜２０の両側面に絶縁膜側壁２１が形成され、フ
ィールド酸化膜１８の表面及びゲートキャップ絶縁膜２
０上に消去ゲート１７が形成される。フローティングゲ
ート３と隣接する消去ゲート１７の側面との間にはトン
ネル酸化膜２２が形成されている。
すように、チャネル幅方向において半導体基板１上に一
定の間隙をあけてセルとセル間の絶縁のためのフィール
ド酸化膜１８が形成され、フィールド酸化膜１８間にお
ける半導体基板１上にゲート絶縁膜１９が形成される。
ゲート絶縁膜１９上にフローティングゲート３が隣接す
るフィールド酸化膜１８の一部を覆うように形成され、
フローティングゲート３の所定領域上に誘電体膜４が形
成され、誘電体膜４上にコントロールゲート５が形成さ
れる。コントロールゲート５上にゲートキャップ絶縁膜
２０が形成され、コントロールゲート５とゲートキャッ
プ絶縁膜２０の両側面に絶縁膜側壁２１が形成され、フ
ィールド酸化膜１８の表面及びゲートキャップ絶縁膜２
０上に消去ゲート１７が形成される。フローティングゲ
ート３と隣接する消去ゲート１７の側面との間にはトン
ネル酸化膜２２が形成されている。
【００２４】
【発明が解決しようとする課題】しかし、この種の従来
の不揮発性半導体メモリ素子においては、以下のような
問題点がある。
の不揮発性半導体メモリ素子においては、以下のような
問題点がある。
【００２５】単純積層構造のセルから構成される、メタ
ルコンタクトのない理想的なアレイは、最小の有効セル
のサイズが提供可能であるが、実際にはプログラムディ
スターブ問題によって、そのような理想的なメモリセル
アレイを実現することは困難である。
ルコンタクトのない理想的なアレイは、最小の有効セル
のサイズが提供可能であるが、実際にはプログラムディ
スターブ問題によって、そのような理想的なメモリセル
アレイを実現することは困難である。
【００２６】本発明は、上記の問題点を解決するために
なされたもので、プログラムディスターブ問題が生じる
ことがなく、かつ、セルのサイズを低減し得る不揮発性
半導体メモリ素子のアレイ及びその製造方法を提供する
ことを目的とする。
なされたもので、プログラムディスターブ問題が生じる
ことがなく、かつ、セルのサイズを低減し得る不揮発性
半導体メモリ素子のアレイ及びその製造方法を提供する
ことを目的とする。
【００２７】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の不揮発性半導体メモリ素子のアレイは、フ
ローティングゲート、コントロールゲート、ソース／ド
レイン領域を備え、マトリクス状に配置された複数のメ
モリセルと、行単位で前記複数のコントロールゲートに
連結された複数のワードラインと、前記複数のワードラ
インと交差する方向において前記ソース／ドレイン領域
と連結された複数組のビットラインと、前記複数のビッ
トラインと平行であり、かつ各メモリセルの各組のビッ
トラインの少なくとも１本にそれぞれ割り当てられた複
数のプログラムラインと、前記各プログラムラインに連
結され、かつ各プログラムラインに沿って各隣接する２
つのメモリセルに共有可能に配置され、各隣接する２つ
のメモリセルのフローティングゲートをプログラム可能
な複数のプログラムゲートとを備えることを特徴とす
る。
めの本発明の不揮発性半導体メモリ素子のアレイは、フ
ローティングゲート、コントロールゲート、ソース／ド
レイン領域を備え、マトリクス状に配置された複数のメ
モリセルと、行単位で前記複数のコントロールゲートに
連結された複数のワードラインと、前記複数のワードラ
インと交差する方向において前記ソース／ドレイン領域
と連結された複数組のビットラインと、前記複数のビッ
トラインと平行であり、かつ各メモリセルの各組のビッ
トラインの少なくとも１本にそれぞれ割り当てられた複
数のプログラムラインと、前記各プログラムラインに連
結され、かつ各プログラムラインに沿って各隣接する２
つのメモリセルに共有可能に配置され、各隣接する２つ
のメモリセルのフローティングゲートをプログラム可能
な複数のプログラムゲートとを備えることを特徴とす
る。
【００２８】又、上記のようなアレイを有する本発明の
不揮発性半導体メモリ素子の製造方法は、第１導電型の
半導体基板の表面に一定の間隙をあけて複数の第２導電
型のビットラインを形成する工程と、前記半導体基板上
にフィールド絶縁膜、第１導電層及びバッファ絶縁膜を
形成する工程と、前記ビットラインに垂直な方向に一定
の間隙を有するようにフィールド絶縁膜、第１導電層及
びバッファ絶縁膜が積層された複数の第１ラインを形成
する工程と、半導体基板の露出された領域上にゲート絶
縁膜を形成する工程と、前記第１ラインの第１導電層の
側壁にトンネル酸化膜を形成する工程と、前記各第１ラ
イン間における前記ゲート絶縁膜上に複数の第２の導電
層としての第２ラインを形成する工程と、前記第１のラ
イン及び前記第２のラインの各一部を選択的に除去し
て、各ビットライン間に各々が第１ラインの第１の導電
性層からなる複数のプログラムゲートと、各々が第２の
導電層からなる複数のフローティングゲートとを形成す
る工程と、前記各フローティングゲートを含む前記半導
体基板の全面に誘電膜を形成する工程と、前記誘電膜上
に第３導電層及びキャップ絶縁膜を形成する工程と、前
記第３導電層及びキャップ絶縁膜の一部を選択的に除去
して、前記ビットラインに垂直な方向において複数のフ
ローティングゲートを覆う複数のワードラインを一定の
間隙をあけて形成する工程と、前記各ワードラインの両
側壁面に側壁絶縁膜を形成する工程と、前記プログラム
ゲート上に配置されたバッファ絶縁膜の一部を除去して
コンタクトホールを形成する工程と、前記各ビットライ
ン間に前記コンタクトホールを介してプログラムゲート
と連結され、かつ前記ビットラインと平行に配置された
複数のプログラムラインを形成する工程と、を備えるこ
とを特徴とする。
不揮発性半導体メモリ素子の製造方法は、第１導電型の
半導体基板の表面に一定の間隙をあけて複数の第２導電
型のビットラインを形成する工程と、前記半導体基板上
にフィールド絶縁膜、第１導電層及びバッファ絶縁膜を
形成する工程と、前記ビットラインに垂直な方向に一定
の間隙を有するようにフィールド絶縁膜、第１導電層及
びバッファ絶縁膜が積層された複数の第１ラインを形成
する工程と、半導体基板の露出された領域上にゲート絶
縁膜を形成する工程と、前記第１ラインの第１導電層の
側壁にトンネル酸化膜を形成する工程と、前記各第１ラ
イン間における前記ゲート絶縁膜上に複数の第２の導電
層としての第２ラインを形成する工程と、前記第１のラ
イン及び前記第２のラインの各一部を選択的に除去し
て、各ビットライン間に各々が第１ラインの第１の導電
性層からなる複数のプログラムゲートと、各々が第２の
導電層からなる複数のフローティングゲートとを形成す
る工程と、前記各フローティングゲートを含む前記半導
体基板の全面に誘電膜を形成する工程と、前記誘電膜上
に第３導電層及びキャップ絶縁膜を形成する工程と、前
記第３導電層及びキャップ絶縁膜の一部を選択的に除去
して、前記ビットラインに垂直な方向において複数のフ
ローティングゲートを覆う複数のワードラインを一定の
間隙をあけて形成する工程と、前記各ワードラインの両
側壁面に側壁絶縁膜を形成する工程と、前記プログラム
ゲート上に配置されたバッファ絶縁膜の一部を除去して
コンタクトホールを形成する工程と、前記各ビットライ
ン間に前記コンタクトホールを介してプログラムゲート
と連結され、かつ前記ビットラインと平行に配置された
複数のプログラムラインを形成する工程と、を備えるこ
とを特徴とする。
【００２９】
【発明の実施の形態】以下、添付図面に基づき本発明の
一実施の形態の不揮発性半導体メモリ素子のアレイ及び
その製造方法を説明する。
一実施の形態の不揮発性半導体メモリ素子のアレイ及び
その製造方法を説明する。
【００３０】図５ａは本発明の一実施の形態の不揮発性
半導体メモリ素子の回路的構成図であり、図５ｂは本発
明の一実施の形態の不揮発性半導体メモリ素子のチャネ
ル方向の断面図であり、図５ｃは本発明の一実施の形態
の不揮発性半導体メモリ素子のチャネル幅方向の断面図
である。
半導体メモリ素子の回路的構成図であり、図５ｂは本発
明の一実施の形態の不揮発性半導体メモリ素子のチャネ
ル方向の断面図であり、図５ｃは本発明の一実施の形態
の不揮発性半導体メモリ素子のチャネル幅方向の断面図
である。
【００３１】不揮発性半導体メモリ素子は、図５ａに示
すように、フローティングゲート３８と、プログラムの
ためにフローティングゲート３８に電荷を供給するプロ
グラムゲート３５と、プログラムのためにフローティン
グゲート３８に供給される電荷量を調節するためのコン
トロールゲート４０と、プログラム中にフローティング
ゲート３８に提供された電荷搬送子の量を読み取る（又
は照会する）ためのプログラム電流経路領域と、不揮発
性半導体メモリ素子のセル領域４５（図６Ａ，図６Ｂ参
照）のソース／ドレイン間の電流経路をモニタするため
のモニタ電流経路領域とを有する。
すように、フローティングゲート３８と、プログラムの
ためにフローティングゲート３８に電荷を供給するプロ
グラムゲート３５と、プログラムのためにフローティン
グゲート３８に供給される電荷量を調節するためのコン
トロールゲート４０と、プログラム中にフローティング
ゲート３８に提供された電荷搬送子の量を読み取る（又
は照会する）ためのプログラム電流経路領域と、不揮発
性半導体メモリ素子のセル領域４５（図６Ａ，図６Ｂ参
照）のソース／ドレイン間の電流経路をモニタするため
のモニタ電流経路領域とを有する。
【００３２】図６ａ及び図６ｂに示すように、不揮発性
半導体メモリ素子アレイは、金属コンタクトの必要ない
理想的なアレイ回路であって、そのアレイ回路の各々の
セルのプログラムゲート３５にプログラムライン４４が
接続されている。詳しくは、アレイ回路は、マトリクス
状に配置され、かつ、フローティングゲート３８、コン
トロールゲート４０、プログラムゲート３５及びソース
／ドレインを備えた複数個のＥＥＰＲＯＭセル（不揮発
性半導体メモリ素子）３０を備えている。アレイ回路
は、行方向の各ＥＥＰＲＯＭセル３０のコントロールゲ
ートに連結され、行方向に一定の間隙を有するように配
置される複数個のワードライン４０と、列方向に一定の
間隙をあけて複数個のワードライン４０と直交するよう
にソース／ドレイン領域と連結された複数個のビットラ
イン３３ａ、３３ｂと、各ビットライン３３ａ、３３ｂ
と平行に、かつ、各セルのビットライン１本に対して１
つずつ割り当てられた複数個のプログラムライン４４と
を有する、各プログラムライン４４にはプログラムゲー
ト３５が連結されている。各ワードライン４０と各ビッ
トライン３３ａ、３３ｂによって囲まれた不揮発性半導
体メモリセル領域４５にはＥＥＰＲＯＭセル３０が配置
されている。プログラムゲート３５は、図６Ａに示すよ
うに各セル当たり１つずつマトリックス状に配置しても
よく、或いは図６Ｂに示すように隣接する２つのセルの
フローティングゲート３８間に１つのプログラムゲート
３５を配置して共有してもよい。なお、図６Ａ及び図６
Ｂはメモリセルアレイの概略的な回路図であり、図６Ａ
に対応する実際のメモリセルアレイでは図７に示すよう
に、プログラムゲート３５はプログラムライン４４に沿
って配置されている。従って、図６Ａ及び図６Ｂの場
合、プログラムゲート３５からプログラムライン４４に
沿って互いに隣接するの両側のセルのフローティングゲ
ート３８をプログラム可能である。
半導体メモリ素子アレイは、金属コンタクトの必要ない
理想的なアレイ回路であって、そのアレイ回路の各々の
セルのプログラムゲート３５にプログラムライン４４が
接続されている。詳しくは、アレイ回路は、マトリクス
状に配置され、かつ、フローティングゲート３８、コン
トロールゲート４０、プログラムゲート３５及びソース
／ドレインを備えた複数個のＥＥＰＲＯＭセル（不揮発
性半導体メモリ素子）３０を備えている。アレイ回路
は、行方向の各ＥＥＰＲＯＭセル３０のコントロールゲ
ートに連結され、行方向に一定の間隙を有するように配
置される複数個のワードライン４０と、列方向に一定の
間隙をあけて複数個のワードライン４０と直交するよう
にソース／ドレイン領域と連結された複数個のビットラ
イン３３ａ、３３ｂと、各ビットライン３３ａ、３３ｂ
と平行に、かつ、各セルのビットライン１本に対して１
つずつ割り当てられた複数個のプログラムライン４４と
を有する、各プログラムライン４４にはプログラムゲー
ト３５が連結されている。各ワードライン４０と各ビッ
トライン３３ａ、３３ｂによって囲まれた不揮発性半導
体メモリセル領域４５にはＥＥＰＲＯＭセル３０が配置
されている。プログラムゲート３５は、図６Ａに示すよ
うに各セル当たり１つずつマトリックス状に配置しても
よく、或いは図６Ｂに示すように隣接する２つのセルの
フローティングゲート３８間に１つのプログラムゲート
３５を配置して共有してもよい。なお、図６Ａ及び図６
Ｂはメモリセルアレイの概略的な回路図であり、図６Ａ
に対応する実際のメモリセルアレイでは図７に示すよう
に、プログラムゲート３５はプログラムライン４４に沿
って配置されている。従って、図６Ａ及び図６Ｂの場
合、プログラムゲート３５からプログラムライン４４に
沿って互いに隣接するの両側のセルのフローティングゲ
ート３８をプログラム可能である。
【００３３】本発明の一実施の形態の不揮発性半導体メ
モリ素子のセル及びレイアウトを半導体基板に具現した
例を以下に説明する。図７は本発明の一実施の形態の不
揮発性半導体メモリ素子のアレイのレイアウト図であ
り、図８ａは図７のＩ−Ｉ線における不揮発性半導体メ
モリ素子の構造断面図であり、図８ｂは図７のII−II線
における不揮発性半導体メモリ素子の構造断面図であ
り、図９ａは図７のIII −III 線における不揮発性半導
体メモリ素子の構造断面図であり、図９ｂは図７のIV−
IV線における不揮発性半導体メモリ素子の構造断面図で
ある。
モリ素子のセル及びレイアウトを半導体基板に具現した
例を以下に説明する。図７は本発明の一実施の形態の不
揮発性半導体メモリ素子のアレイのレイアウト図であ
り、図８ａは図７のＩ−Ｉ線における不揮発性半導体メ
モリ素子の構造断面図であり、図８ｂは図７のII−II線
における不揮発性半導体メモリ素子の構造断面図であ
り、図９ａは図７のIII −III 線における不揮発性半導
体メモリ素子の構造断面図であり、図９ｂは図７のIV−
IV線における不揮発性半導体メモリ素子の構造断面図で
ある。
【００３４】図７及び図８Ａに示すように、ワードライ
ン４０が各セルのコントロールゲート４０に連結されて
いる（本実施の形態ではコントロールゲートはワードラ
インと一体に形成されているので同一符号とする。）。
ビットライン３３ａ、３３ｂは、ワードライン４０に直
交し、一定の間隙をあけて半導体基板３１内に落ち込
む、あるいは凹状となるようにして形成され、半導体基
板３１とは反対の導電型（Ｎ+）を有する。プログラム
ライン４４は、ビットライン３３ａ、３３ｂと平行に配
置されている。プログラムゲート３５はワードライン４
０と各セル領域４５との間にマトリックス状に配置され
ている。
ン４０が各セルのコントロールゲート４０に連結されて
いる（本実施の形態ではコントロールゲートはワードラ
インと一体に形成されているので同一符号とする。）。
ビットライン３３ａ、３３ｂは、ワードライン４０に直
交し、一定の間隙をあけて半導体基板３１内に落ち込
む、あるいは凹状となるようにして形成され、半導体基
板３１とは反対の導電型（Ｎ+）を有する。プログラム
ライン４４は、ビットライン３３ａ、３３ｂと平行に配
置されている。プログラムゲート３５はワードライン４
０と各セル領域４５との間にマトリックス状に配置され
ている。
【００３５】図７の不揮発性半導体メモリ素子のレイア
ウト図における各断面の構造を詳細に説明する。図８ａ
に示すように、ワードライン４０線上の断面部分にはコ
ンタクトが形成されておらず、各セルのソース／ドレイ
ンの機能を有する拡散（埋込）ビットライン３３ａ、３
３ｂは半導体基板３１の表面に互いに一定の間隙をあけ
て複数個形成されている。各拡散ビットライン３３ａ、
３３ｂに沿って拡散ビットライン３３ａ、３３ｂ上に隔
離酸化膜３７が形成されており、隔離酸化膜３７間にお
ける半導体基板３１上にはゲート酸化膜３７ａが形成さ
れている。ゲート酸化膜３７ａ及び隔離酸化膜３７の一
部上にフローティングゲート３８が形成されており、フ
ローティングゲート３８上にはそのフローティングゲー
ト３８を覆うように誘電膜３９が形成されている。隔離
酸化膜３７及び誘電膜３９上にはフローティングゲート
３８を横切るようにしてワードライン（コントロールゲ
ート）４０が形成されている。ワードライン４０上には
キャップ絶縁膜４１が形成され、フローティングゲート
３８の上方における絶縁膜４１上にはプログラムライン
４４が一間隙をあけて形成されている。図５ｂ及び図８
ａに示すように、プログラムライン４４は、ビットライ
ン３３ａ、３３ｂと平行となるように配置されている。
ウト図における各断面の構造を詳細に説明する。図８ａ
に示すように、ワードライン４０線上の断面部分にはコ
ンタクトが形成されておらず、各セルのソース／ドレイ
ンの機能を有する拡散（埋込）ビットライン３３ａ、３
３ｂは半導体基板３１の表面に互いに一定の間隙をあけ
て複数個形成されている。各拡散ビットライン３３ａ、
３３ｂに沿って拡散ビットライン３３ａ、３３ｂ上に隔
離酸化膜３７が形成されており、隔離酸化膜３７間にお
ける半導体基板３１上にはゲート酸化膜３７ａが形成さ
れている。ゲート酸化膜３７ａ及び隔離酸化膜３７の一
部上にフローティングゲート３８が形成されており、フ
ローティングゲート３８上にはそのフローティングゲー
ト３８を覆うように誘電膜３９が形成されている。隔離
酸化膜３７及び誘電膜３９上にはフローティングゲート
３８を横切るようにしてワードライン（コントロールゲ
ート）４０が形成されている。ワードライン４０上には
キャップ絶縁膜４１が形成され、フローティングゲート
３８の上方における絶縁膜４１上にはプログラムライン
４４が一間隙をあけて形成されている。図５ｂ及び図８
ａに示すように、プログラムライン４４は、ビットライ
ン３３ａ、３３ｂと平行となるように配置されている。
【００３６】図５ｃ及び図８ｂに示すように、半導体基
板３１上に一定の間隙をあけてゲート酸化膜３７ａが形
成され、ゲート酸化膜３７ａ上にフローティングゲート
３８が形成されている。隣接するフローティングゲート
３８の間において半導体基板３１上にはフィールド酸化
膜３４が形成され、そのフィールド酸化膜３４上にはプ
ログラムゲート３５及びトンネル酸化膜３７ｂが形成さ
れ、プログラムゲート３５の一部及びトンネル酸化膜３
７ｂ上にはバッファ酸化膜３６が形成されている。トン
ネル酸化膜３７ｂは、プログラムゲート３５の両側壁に
配置され、バッファ酸化膜３６は所定の部分が食刻され
ることによって２つの部分に分かれている。フローティ
ングゲート３８上には誘電膜３９が形成され、誘電膜３
９上にはワードライン（コントロールゲート）４０が形
成され、ワードライン４０上には絶縁膜４１が形成され
ている。バッファ酸化膜３６上で、絶縁膜４１及びワー
ドライン（コントロールゲート）４０の両側壁には側壁
絶縁膜４３が形成されている。バッファ酸化膜３６間の
食刻された部分を介してプログラムゲート３５と連結さ
れたプログラムライン４４が絶縁膜４１及びプログラム
ゲート３５上に形成されている。
板３１上に一定の間隙をあけてゲート酸化膜３７ａが形
成され、ゲート酸化膜３７ａ上にフローティングゲート
３８が形成されている。隣接するフローティングゲート
３８の間において半導体基板３１上にはフィールド酸化
膜３４が形成され、そのフィールド酸化膜３４上にはプ
ログラムゲート３５及びトンネル酸化膜３７ｂが形成さ
れ、プログラムゲート３５の一部及びトンネル酸化膜３
７ｂ上にはバッファ酸化膜３６が形成されている。トン
ネル酸化膜３７ｂは、プログラムゲート３５の両側壁に
配置され、バッファ酸化膜３６は所定の部分が食刻され
ることによって２つの部分に分かれている。フローティ
ングゲート３８上には誘電膜３９が形成され、誘電膜３
９上にはワードライン（コントロールゲート）４０が形
成され、ワードライン４０上には絶縁膜４１が形成され
ている。バッファ酸化膜３６上で、絶縁膜４１及びワー
ドライン（コントロールゲート）４０の両側壁には側壁
絶縁膜４３が形成されている。バッファ酸化膜３６間の
食刻された部分を介してプログラムゲート３５と連結さ
れたプログラムライン４４が絶縁膜４１及びプログラム
ゲート３５上に形成されている。
【００３７】図９ａに示す拡散ビットライン３３ａに沿
った断面図において、拡散ビットライン３３ａ上には隔
離酸化膜３７とフィールド酸化膜３４とが交互に形成さ
れている。フィールド酸化膜３４は、隔離酸化膜３７に
よりも厚い膜厚を有する。隔離酸化膜３７上にはワード
ライン４０が一定間隔をおいて形成されている。
った断面図において、拡散ビットライン３３ａ上には隔
離酸化膜３７とフィールド酸化膜３４とが交互に形成さ
れている。フィールド酸化膜３４は、隔離酸化膜３７に
よりも厚い膜厚を有する。隔離酸化膜３７上にはワード
ライン４０が一定間隔をおいて形成されている。
【００３８】図９ｂに示すワードライン４０間の断面図
において、半導体基板３１内に凹状拡散ビットライン３
３ａ、３３ｂが一定の間隙をあけて形成され（図面には
示されていない）、ビットライン３３ａ、３３ｂ上に隔
離酸化膜３７が形成され、半導体基板３１の全表面にフ
ィールド酸化膜３４が形成される（フィールド酸化膜３
４は図９ｂには示されていない）。フィールド酸化膜３
４上にプログラムゲート３５が一定の間隙をあけて形成
され、プログラムゲート３５上の所定領域上にはプログ
ラムライン４４が形成されている。
において、半導体基板３１内に凹状拡散ビットライン３
３ａ、３３ｂが一定の間隙をあけて形成され（図面には
示されていない）、ビットライン３３ａ、３３ｂ上に隔
離酸化膜３７が形成され、半導体基板３１の全表面にフ
ィールド酸化膜３４が形成される（フィールド酸化膜３
４は図９ｂには示されていない）。フィールド酸化膜３
４上にプログラムゲート３５が一定の間隙をあけて形成
され、プログラムゲート３５上の所定領域上にはプログ
ラムライン４４が形成されている。
【００３９】次に、本発明の一実施の形態の不揮発性半
導体メモリ素子の製造方法を添付図面に基づき説明す
る。図１０ａ〜図１０ｇは一実施の形態の不揮発性半導
体メモリ素子の製造工程を示す断面図である。各図にお
いて左側の図面はワードライン４０に沿った断面を示
し、右側図面はプログラムライン４４に沿った断面を示
す。本実施の形態では、プログラムゲート３５がフロー
ティングゲート３８よりも下方に位置するように、プロ
グラムゲート３５をフローティングゲート３８よりも先
に形成する。このようにしてプログラムゲート３５を形
成することにより、プログラムゲート３５の側面を通っ
てプログラムを行うことが可能となる。
導体メモリ素子の製造方法を添付図面に基づき説明す
る。図１０ａ〜図１０ｇは一実施の形態の不揮発性半導
体メモリ素子の製造工程を示す断面図である。各図にお
いて左側の図面はワードライン４０に沿った断面を示
し、右側図面はプログラムライン４４に沿った断面を示
す。本実施の形態では、プログラムゲート３５がフロー
ティングゲート３８よりも下方に位置するように、プロ
グラムゲート３５をフローティングゲート３８よりも先
に形成する。このようにしてプログラムゲート３５を形
成することにより、プログラムゲート３５の側面を通っ
てプログラムを行うことが可能となる。
【００４０】図１０ａに示すように、ｐ型の半導体基板
３１に感光膜３２を塗布し、一定の間隙で半導体基板３
１が露出するように露光及び現像工程を経て感光膜３２
を選択的にパターニングする。そして、パターニングさ
れた感光膜３２をマスクとして用いて半導体基板３１の
一定間隔の露出表面に高濃度のｎ型の不純物イオンを注
入して複数個のビットライン３３ａ、３３ｂを形成す
る。そして、ビットライン３３ａ、３３ｂが半導体基板
３１内に落ち込むか又は凹状となるように、拡散工程で
ビットライン３３ａ、３３ｂを半導体基板３１内に拡散
させる。
３１に感光膜３２を塗布し、一定の間隙で半導体基板３
１が露出するように露光及び現像工程を経て感光膜３２
を選択的にパターニングする。そして、パターニングさ
れた感光膜３２をマスクとして用いて半導体基板３１の
一定間隔の露出表面に高濃度のｎ型の不純物イオンを注
入して複数個のビットライン３３ａ、３３ｂを形成す
る。そして、ビットライン３３ａ、３３ｂが半導体基板
３１内に落ち込むか又は凹状となるように、拡散工程で
ビットライン３３ａ、３３ｂを半導体基板３１内に拡散
させる。
【００４１】図１０ｂに示すように、感光膜３２を除去
する。この際、ソース／ドレインの役割をもつＮ+拡散
ビットライン３３ａ、３３ｂが側面へ拡散されることに
よってセルのサイズが増加するのを防止するために、高
温低圧蒸着(HLD: High temperature Low pressure Depo
sition)スペーサを形成した後、ｎ型のイオンを注入し
て、拡散工程でビットライン３３ａ、３３ｂを形成して
も良い。
する。この際、ソース／ドレインの役割をもつＮ+拡散
ビットライン３３ａ、３３ｂが側面へ拡散されることに
よってセルのサイズが増加するのを防止するために、高
温低圧蒸着(HLD: High temperature Low pressure Depo
sition)スペーサを形成した後、ｎ型のイオンを注入し
て、拡散工程でビットライン３３ａ、３３ｂを形成して
も良い。
【００４２】次に、デバイスの全面に第１酸化膜、第１
ポリシリコン、第２酸化膜を順次に蒸着した後、感光膜
を塗布し、１度の写真食刻工程で第１酸化膜、第１ポリ
シリコン、第２酸化膜を異方性食刻してビットライン３
３ａ、３３ｂ間にフィールド酸化膜３４、プログラムゲ
ート３５、バッファ酸化膜３６を形成する。この際、ビ
ットライン３３ａ、３３ｂと直交する方向に一定の間隙
を置いてフィールド酸化膜３４、ビットライン３３ａ、
３３ｂが形成されるように異方性食刻することにより、
フィールド酸化膜３４、プログラムゲート３５、バッフ
ァ酸化膜３６からなる第１ラインが形成される。この
際、フィールド酸化膜３４（第１ライン）、Ｎ+ビット
ライン３３ａ、３３ｂを除いた領域はチャネル領域とし
て用いられる。
ポリシリコン、第２酸化膜を順次に蒸着した後、感光膜
を塗布し、１度の写真食刻工程で第１酸化膜、第１ポリ
シリコン、第２酸化膜を異方性食刻してビットライン３
３ａ、３３ｂ間にフィールド酸化膜３４、プログラムゲ
ート３５、バッファ酸化膜３６を形成する。この際、ビ
ットライン３３ａ、３３ｂと直交する方向に一定の間隙
を置いてフィールド酸化膜３４、ビットライン３３ａ、
３３ｂが形成されるように異方性食刻することにより、
フィールド酸化膜３４、プログラムゲート３５、バッフ
ァ酸化膜３６からなる第１ラインが形成される。この
際、フィールド酸化膜３４（第１ライン）、Ｎ+ビット
ライン３３ａ、３３ｂを除いた領域はチャネル領域とし
て用いられる。
【００４３】図１０ｃに示すように、デバイスの全面に
熱酸化工程でゲート酸化膜３７ａ及び隔離酸化膜３７を
形成する。熱酸化工程を行う際、ビットライン３３ａ、
３３ｂ上にはドープ濃度の高い不純物イオンが注入され
ているため、比較的厚い隔離酸化膜３７が形成される。
ここで、隔離酸化膜３７は、後工程での第２ポリシリコ
ンの食刻時に、ビットライン３３ａ、３３ｂの食刻防止
膜として充分に機能する。熱酸化工程を行う際、フィー
ルド酸化膜３４とバッファ酸化膜３６との間に配置され
たプログラムゲート３５の側壁面も酸化されて、そのプ
ログラムゲート３５の側壁面にプログラムのためのトン
ネル酸化膜３７ｂが形成される。次に、デバイスの全面
に隔離酸化膜３７とフィールド酸化膜３４との間の活性
領域を埋めるように第２ポリシリコンを蒸着により形成
した後、エッチバックでフィールド酸化膜３４、プログ
ラムゲート３５、バッファ酸化膜３６からなる第１ライ
ン上の第２ポリシリコンを除去して、結果的に第１ライ
ン間にのみフローティングゲート３８形成用の導電性の
第２ラインを形成する。
熱酸化工程でゲート酸化膜３７ａ及び隔離酸化膜３７を
形成する。熱酸化工程を行う際、ビットライン３３ａ、
３３ｂ上にはドープ濃度の高い不純物イオンが注入され
ているため、比較的厚い隔離酸化膜３７が形成される。
ここで、隔離酸化膜３７は、後工程での第２ポリシリコ
ンの食刻時に、ビットライン３３ａ、３３ｂの食刻防止
膜として充分に機能する。熱酸化工程を行う際、フィー
ルド酸化膜３４とバッファ酸化膜３６との間に配置され
たプログラムゲート３５の側壁面も酸化されて、そのプ
ログラムゲート３５の側壁面にプログラムのためのトン
ネル酸化膜３７ｂが形成される。次に、デバイスの全面
に隔離酸化膜３７とフィールド酸化膜３４との間の活性
領域を埋めるように第２ポリシリコンを蒸着により形成
した後、エッチバックでフィールド酸化膜３４、プログ
ラムゲート３５、バッファ酸化膜３６からなる第１ライ
ン上の第２ポリシリコンを除去して、結果的に第１ライ
ン間にのみフローティングゲート３８形成用の導電性の
第２ラインを形成する。
【００４４】図１０ｄに示すように、ビットライン３３
ａ、３３ｂ間にビットライン３３ａ、３３ｂと平行にマ
スクを配置して、ビットライン３３ａ、３３ｂの上の第
１ライン及び第２ラインの一部を異方性食刻により除去
してマトリックス状に配置されたプログラムゲート３５
とフローティングゲート３８を形成する。この後、半導
体基板３１上方にフローティングゲート３８を覆うよう
にして誘電膜３９を形成する。この際、誘電膜３９は、
好ましくは酸化膜或いは酸化膜／窒化膜／酸化膜（ＯＮ
Ｏ）を用いることにより形成される。そして、デバイス
の全面に第３ポリシリコン及び絶縁膜４１を蒸着により
形成する。
ａ、３３ｂ間にビットライン３３ａ、３３ｂと平行にマ
スクを配置して、ビットライン３３ａ、３３ｂの上の第
１ライン及び第２ラインの一部を異方性食刻により除去
してマトリックス状に配置されたプログラムゲート３５
とフローティングゲート３８を形成する。この後、半導
体基板３１上方にフローティングゲート３８を覆うよう
にして誘電膜３９を形成する。この際、誘電膜３９は、
好ましくは酸化膜或いは酸化膜／窒化膜／酸化膜（ＯＮ
Ｏ）を用いることにより形成される。そして、デバイス
の全面に第３ポリシリコン及び絶縁膜４１を蒸着により
形成する。
【００４５】図１１ａに示すように、隔離酸化膜３７と
フィールド酸化膜３４との間の活性領域をマスクして、
第３ポリシリコン及び絶縁膜４１の一部を異方性食刻し
てビットライン３３ａ、３３ｂに直交するワードライン
（コントロールゲート）４０を形成する。この後、ワー
ドライン４０及び絶縁膜４１上に酸化膜を蒸着により形
成した後、異方性食刻により絶縁膜４１及びワードライ
ン４０の側面に側壁スペーサ４３を形成する。更に、プ
ログラムゲート３５上に形成されたバッファ酸化膜３６
の一部を食刻により除去してプログラムゲート３５上の
所定領域が露出するコンタクトホール４２を形成する。
フィールド酸化膜３４との間の活性領域をマスクして、
第３ポリシリコン及び絶縁膜４１の一部を異方性食刻し
てビットライン３３ａ、３３ｂに直交するワードライン
（コントロールゲート）４０を形成する。この後、ワー
ドライン４０及び絶縁膜４１上に酸化膜を蒸着により形
成した後、異方性食刻により絶縁膜４１及びワードライ
ン４０の側面に側壁スペーサ４３を形成する。更に、プ
ログラムゲート３５上に形成されたバッファ酸化膜３６
の一部を食刻により除去してプログラムゲート３５上の
所定領域が露出するコンタクトホール４２を形成する。
【００４６】図１１ｂに示すように、デバイスの全面に
ポリシリコン或いは金属層を蒸着により形成し、プログ
ラムゲート３５と接触し、かつ、ビットライン３３ａ、
３３ｂと平行なプログラムライン４４が各ビットライン
３３ａ、３３ｂに対して１本ずつ形成されるように、ポ
リシリコン或いは金属層の一部を異方性食刻する。この
際、プログラムゲート３５は２つの不揮発性半導体メモ
リ素子セルに対して１つだけ割り当てられるように形成
してもよく、プログラムライン４４によるプログラムカ
ップリングを減少させるために、プログラムゲート３５
を１つ置きに形成してもよい。
ポリシリコン或いは金属層を蒸着により形成し、プログ
ラムゲート３５と接触し、かつ、ビットライン３３ａ、
３３ｂと平行なプログラムライン４４が各ビットライン
３３ａ、３３ｂに対して１本ずつ形成されるように、ポ
リシリコン或いは金属層の一部を異方性食刻する。この
際、プログラムゲート３５は２つの不揮発性半導体メモ
リ素子セルに対して１つだけ割り当てられるように形成
してもよく、プログラムライン４４によるプログラムカ
ップリングを減少させるために、プログラムゲート３５
を１つ置きに形成してもよい。
【００４７】上記のようにして製造された不揮発性半導
体メモリ素子の動作を以下に説明する。まず、プログラ
ムと同時にモニタリングを行う動作について説明する。
ここで、プログラムとモニタリングとを同時に行うため
には、不揮発性半導体メモリセル領域４５のうち選択さ
れたセル（図６ａ、図６ｂ参照）が、プログラム動作と
モニタリング動作の２つの条件を同時に満たさなければ
ならないという点が重要である。すなわち、モニタリン
グ動作は読み取り動作と同じであるため、プログラム動
作と読み取り動作の条件を同時に満たさなければならな
いということである。
体メモリ素子の動作を以下に説明する。まず、プログラ
ムと同時にモニタリングを行う動作について説明する。
ここで、プログラムとモニタリングとを同時に行うため
には、不揮発性半導体メモリセル領域４５のうち選択さ
れたセル（図６ａ、図６ｂ参照）が、プログラム動作と
モニタリング動作の２つの条件を同時に満たさなければ
ならないという点が重要である。すなわち、モニタリン
グ動作は読み取り動作と同じであるため、プログラム動
作と読み取り動作の条件を同時に満たさなければならな
いということである。
【００４８】モニタリング動作においては、ワードライ
ン４０と、ワードライン４０と直交するビットライン３
３ａ又は３３ｂに読み取りの電圧を印加することが条件
である。例えば、ワードライン４０にポジティブ電圧
（８Ｖ）を印加し、選択されたビットライン３３ａ又は
３３ｂにセンシングのための電圧（１Ｖ）を印加し、選
択されたメモリセルの他方のビットライン３３ａ又は３
３ｂにはグラウンド電圧を印加する。これにより、ソー
スとドレイン（図５ａ参照）を介してメモリセルにモニ
タ電流が流れる。
ン４０と、ワードライン４０と直交するビットライン３
３ａ又は３３ｂに読み取りの電圧を印加することが条件
である。例えば、ワードライン４０にポジティブ電圧
（８Ｖ）を印加し、選択されたビットライン３３ａ又は
３３ｂにセンシングのための電圧（１Ｖ）を印加し、選
択されたメモリセルの他方のビットライン３３ａ又は３
３ｂにはグラウンド電圧を印加する。これにより、ソー
スとドレイン（図５ａ参照）を介してメモリセルにモニ
タ電流が流れる。
【００４９】これと同時に行われるプログラム動作にお
いては、プログラムゲート３５とフローティングゲート
３８との間にトンネル酸化膜３７ｂを介してトンネリン
グが生じるように、ワードライン４０と、ワードライン
４０に直交するプログラムライン４４にプログラミング
のためのバイアス電圧を印加することが条件である。
いては、プログラムゲート３５とフローティングゲート
３８との間にトンネル酸化膜３７ｂを介してトンネリン
グが生じるように、ワードライン４０と、ワードライン
４０に直交するプログラムライン４４にプログラミング
のためのバイアス電圧を印加することが条件である。
【００５０】この際、セルがｎ−チャネル型メモリセル
である場合、プログラムゲート３５からフローティング
ゲート３８へ電子が注入されるように、ワードライン４
０にはポジティブ電圧（８Ｖ）を印加し、プログラムラ
イン４４にはネガティブ電圧（−８Ｖ）を印加する。こ
こで、選択されないワードライン４０とプログラムライ
ン４４に適切な電圧を印加することにより、選択されな
いセルのディスターブ現象を防止することができる。更
に、図７、図８ｂ及び図９ｂに示されるように、プログ
ラムゲート３５は隣接するワードライン４０間にプログ
ラムライン４４に沿って配置されており、同一ワードラ
イン４０に接続される隣接するメモリセル（斜線部分）
は異なるプログラムゲート３５を有している。このよう
な構成からしても、プログラム時にある一つのワードラ
イン４０及びある一つのプログラムライン４４に所定の
電圧を印加することによってある一つのメモリセルが選
択されたとき、その選択されたメモリセルに隣接する非
選択のメモリセルのディスターブ現象の発生が防止され
る。
である場合、プログラムゲート３５からフローティング
ゲート３８へ電子が注入されるように、ワードライン４
０にはポジティブ電圧（８Ｖ）を印加し、プログラムラ
イン４４にはネガティブ電圧（−８Ｖ）を印加する。こ
こで、選択されないワードライン４０とプログラムライ
ン４４に適切な電圧を印加することにより、選択されな
いセルのディスターブ現象を防止することができる。更
に、図７、図８ｂ及び図９ｂに示されるように、プログ
ラムゲート３５は隣接するワードライン４０間にプログ
ラムライン４４に沿って配置されており、同一ワードラ
イン４０に接続される隣接するメモリセル（斜線部分）
は異なるプログラムゲート３５を有している。このよう
な構成からしても、プログラム時にある一つのワードラ
イン４０及びある一つのプログラムライン４４に所定の
電圧を印加することによってある一つのメモリセルが選
択されたとき、その選択されたメモリセルに隣接する非
選択のメモリセルのディスターブ現象の発生が防止され
る。
【００５１】本実施の形態の不揮発性半導体メモリ素子
の消去動作においては、メモリセルのゲート絶縁膜３７
ａを通ってフローティングゲート３８から半導体基板３
１に電荷が移動することにより消去を行うか、又はトン
ネル酸化膜３７ｂを通ってフローティングゲート３８か
らプログラムゲート３５に電荷が移動することにより消
去を行う。半導体基板３１で消去する場合には、ゲート
絶縁膜３７ａがトンネリングに適切な厚さ、例えば、１
０ｎｍ程度に形成されることが好ましい。この場合、ワ
ードライン（コントロールゲート）４０にネガティブ電
圧（−８Ｖ）或いはグランド電圧（０Ｖ）を印加し、ド
レインとしてのビットライン３３ａ又は３３ｂにポジテ
ィブ電圧を印加する。又は、ワードライン（コントロー
ルゲート）４０にネガティブ（−８Ｖ）又はグランド電
圧（０Ｖ）を印加し、半導体基板３１にポジティブ電圧
を印加する。プログラムゲート３５により消去する場合
には、プログラムゲート３５でプログラム、消去を全部
行うため、トンネル酸化膜３７ｂの信頼性あるいは耐久
性を考慮して動作させるべきである。
の消去動作においては、メモリセルのゲート絶縁膜３７
ａを通ってフローティングゲート３８から半導体基板３
１に電荷が移動することにより消去を行うか、又はトン
ネル酸化膜３７ｂを通ってフローティングゲート３８か
らプログラムゲート３５に電荷が移動することにより消
去を行う。半導体基板３１で消去する場合には、ゲート
絶縁膜３７ａがトンネリングに適切な厚さ、例えば、１
０ｎｍ程度に形成されることが好ましい。この場合、ワ
ードライン（コントロールゲート）４０にネガティブ電
圧（−８Ｖ）或いはグランド電圧（０Ｖ）を印加し、ド
レインとしてのビットライン３３ａ又は３３ｂにポジテ
ィブ電圧を印加する。又は、ワードライン（コントロー
ルゲート）４０にネガティブ（−８Ｖ）又はグランド電
圧（０Ｖ）を印加し、半導体基板３１にポジティブ電圧
を印加する。プログラムゲート３５により消去する場合
には、プログラムゲート３５でプログラム、消去を全部
行うため、トンネル酸化膜３７ｂの信頼性あるいは耐久
性を考慮して動作させるべきである。
【００５２】
【発明の効果】請求項１及び２に記載の発明によれば、
プログラムラインをプログラムゲート当たり１本ずつ形
成するので、プログラムゲートとフローティングゲート
間のプログラムカップリングが減少して、プログラムデ
ィスターブ問題が生じることなく、セルのサイズを低減
することができる。
プログラムラインをプログラムゲート当たり１本ずつ形
成するので、プログラムゲートとフローティングゲート
間のプログラムカップリングが減少して、プログラムデ
ィスターブ問題が生じることなく、セルのサイズを低減
することができる。
【００５３】請求項３に記載の発明によれば、高い集積
度を有する単純積層構造のセルのアレイを容易に製造す
ることができる。請求項４に記載の発明によれば、ビッ
トラインを半導体基板表面に凹状に形成して、セルのソ
ースとドレイン領域として使用することにより、ビット
ラインの形成工程を簡単にすることができる。
度を有する単純積層構造のセルのアレイを容易に製造す
ることができる。請求項４に記載の発明によれば、ビッ
トラインを半導体基板表面に凹状に形成して、セルのソ
ースとドレイン領域として使用することにより、ビット
ラインの形成工程を簡単にすることができる。
【００５４】請求項５に記載の発明によれば、プログラ
ムのためのトンネル酸化膜が、熱酸化工程時にゲート酸
化膜と共に形成されるので、工程のステップを減少する
ことができる。請求項６に記載の発明によれば、ビット
ライン上に形成されるゲート酸化膜がフローティングゲ
ートの下方に形成されたゲート酸化膜よりも厚いので、
第２導電層の一部を除去するときにビットラインを保護
することができる。
ムのためのトンネル酸化膜が、熱酸化工程時にゲート酸
化膜と共に形成されるので、工程のステップを減少する
ことができる。請求項６に記載の発明によれば、ビット
ライン上に形成されるゲート酸化膜がフローティングゲ
ートの下方に形成されたゲート酸化膜よりも厚いので、
第２導電層の一部を除去するときにビットラインを保護
することができる。
【００５５】請求項７に記載の発明によれば、フローテ
ィングゲートとなる第２のラインをエッチバックで形成
するので、フローティングゲートとプログラムゲートを
形成する工程を簡単にすることができる。
ィングゲートとなる第２のラインをエッチバックで形成
するので、フローティングゲートとプログラムゲートを
形成する工程を簡単にすることができる。
【００５６】請求項８に記載の発明よれば、プログラム
ゲートとフローティングゲート間のプログラムカップリ
ングを減少することができる。
ゲートとフローティングゲート間のプログラムカップリ
ングを減少することができる。
【図１】ａは、一般的な単純積層型不揮発性半導体メモ
リ素子の構造断面図、ｂは、一般的な不揮発性半導体メ
モリ素子のセルの記号。
リ素子の構造断面図、ｂは、一般的な不揮発性半導体メ
モリ素子のセルの記号。
【図２】ａは、従来の不揮発性半導体メモリ素子の回路
的構成図、ｂは、単純積層構造を有する、金属コンタク
トの必要ない従来の不揮発性メモリ素子の回路的構成
図。
的構成図、ｂは、単純積層構造を有する、金属コンタク
トの必要ない従来の不揮発性メモリ素子の回路的構成
図。
【図３】ａは、ソースとドレインを分離した、金属コン
タクトの必要ない従来の不揮発性半導体メモリ素子の回
路的構成図、ｂは分離ゲートを有するチャネル分離型の
従来の不揮発性半導体メモリ素子を示す構造断面図。
タクトの必要ない従来の不揮発性半導体メモリ素子の回
路的構成図、ｂは分離ゲートを有するチャネル分離型の
従来の不揮発性半導体メモリ素子を示す構造断面図。
【図４】ａは、チャネル分離型の従来の不揮発性半導体
メモリ素子の構造断面図、ｂは、ａのチャネル幅方向の
断面を示す従来の不揮発性半導体メモリ素子の構造断面
図。
メモリ素子の構造断面図、ｂは、ａのチャネル幅方向の
断面を示す従来の不揮発性半導体メモリ素子の構造断面
図。
【図５】ａは、本発明の不揮発性半導体メモリ素子の単
位セルの回路的構成図、ｂは、本発明の不揮発性半導体
メモリ素子のチャネル方向の断面図、ｃは、本発明の不
揮発性半導体メモリ素子のチャネル幅方向の断面図。
位セルの回路的構成図、ｂは、本発明の不揮発性半導体
メモリ素子のチャネル方向の断面図、ｃは、本発明の不
揮発性半導体メモリ素子のチャネル幅方向の断面図。
【図６】ａは、本発明の不揮発性半導体メモリ素子の第
１アレイ回路構成図、ｂは、本発明の不揮発性半導体メ
モリ素子の第２アレイ回路構成図。
１アレイ回路構成図、ｂは、本発明の不揮発性半導体メ
モリ素子の第２アレイ回路構成図。
【図７】本発明の不揮発性半導体メモリ素子のアレイレ
イアウト図。
イアウト図。
【図８】ａは、図７のＩ−Ｉ線上の本発明の不揮発性半
導体メモリ素子の構造断面図、ｂは、図７のII−II線上
の本発明の不揮発性半導体メモリ素子の構造断面図。
導体メモリ素子の構造断面図、ｂは、図７のII−II線上
の本発明の不揮発性半導体メモリ素子の構造断面図。
【図９】ａは、図７のIII −III 線上の本発明の不揮発
性半導体メモリ素子の構造断面図、ｂは、図７のIV−IV
線上の本発明の不揮発性半導体メモリ素子の構造断面
図。
性半導体メモリ素子の構造断面図、ｂは、図７のIV−IV
線上の本発明の不揮発性半導体メモリ素子の構造断面
図。
【図１０】ａ〜ｄは、本発明の不揮発性半導体メモリ素
子の工程断面図。
子の工程断面図。
【図１１】ａ及びｂは、本発明の不揮発性半導体メモリ
素子の工程断面図。
素子の工程断面図。
３１ 半導体基板 ３２ 感光膜 ３３ａ、３３ｂ ビットライン ３４ フィールド酸化膜 ３５ プログラムゲート ３６ バッファ酸化膜 ３７ 隔離酸化膜 ３７ａ ゲート酸化膜 ３７ｂ トンネル酸化膜 ３８ フローティングゲート ３９ 誘電膜 ４０ ワードライン（コントロールゲート） ４１ 絶縁膜 ４２ コンタクトホール ４３ 側壁スペーサ ４４ プログラムライン ４５ 不揮発性半導体メモリ素子のセル領域
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/115 H01L 21/8247 H01L 29/788 H01L 29/792
Claims (8)
- 【請求項１】 フローティングゲート、コントロールゲ
ート、ソース／ドレイン領域を備え、マトリクス状に配
置された複数のメモリセルと、 行単位で前記複数のコントロールゲートに連結された複
数のワードラインと、 前記複数のワードラインと交差する方向において前記ソ
ース／ドレイン領域と連結された複数組のビットライン
と、 前記複数のビットラインと平行であり、かつ各メモリセ
ルの各組のビットラインの少なくとも１本にそれぞれ割
り当てられた複数のプログラムラインと、 前記各プログラムラインに連結され、かつ各プログラム
ラインに沿って各隣接する２つのメモリセルに共有可能
に配置され、各隣接する２つのメモリセルのフローティ
ングゲートをプログラム可能な複数個のプログラムゲー
トと、 を備えることを特徴とする不揮発性半導体メモリ素子の
アレイ。 - 【請求項２】 前記プログラムラインは各メモリセルの
上方に配置され、前記プログラムゲートはプログラムラ
インに沿って隣接する２つのメモリセルを一対として各
対のメモリセルのフローティングゲート間に配置されて
いることを特徴とする請求項１に記載の不揮発性半導体
メモリ素子のアレイ。 - 【請求項３】 第１導電型の半導体基板の表面に一定の
間隙をあけて複数の第２導電型のビットラインを形成す
る工程と、 前記半導体基板上にフィールド絶縁膜、第１導電層及び
バッファ絶縁膜を形成する工程と、 前記ビットラインに垂直な方向に一定の間隙を有するよ
うにフィールド絶縁膜、第１導電層及びバッファ絶縁膜
が積層された複数の第１ラインを形成する工程と、 半導体基板の露出された領域上にゲート絶縁膜を形成す
る工程と、 前記第１ラインの第１導電層の側壁にトンネル酸化膜を
形成する工程と、 前記各第１ライン間における前記ゲート絶縁膜上に複数
の第２の導電層としての第２ラインを形成する工程と、 前記第１のライン及び前記第２のラインの各一部を選択
的に除去して、各ビットライン間に各々が第１のライン
の第１の導電性層からなる複数のプログラムゲートと、
各々が第２の導電層からなる複数のフローティングゲー
トを形成する工程と、 前記各フローティングゲートを含む前記半導体基板の全
面に誘電膜を形成する工程と、 前記誘電膜上に第３導電層及びキャップ絶縁膜を形成す
る工程と、 前記第３導電層及びキャップ絶縁膜の一部を選択的に除
去して、前記ビットラインに垂直な方向において複数の
フローティングゲートを覆う複数のワードラインを一定
の間隙をあけて形成する工程と、 前記各ワードラインの両側壁面に側壁絶縁膜を形成する
工程と、前記プログラムゲート上に配置されたバッファ
絶縁膜の一部を除去してコンタクトホールを形成する工
程と、 前記各ビットライン間に前記コンタクトホールを介して
プログラムゲートと連結され、かつ前記ビットラインと
平行に配置された複数のプログラムラインを形成する工
程と、を備えることを特徴とする不揮発性半導体メモリ
素子のアレイの製造方法。 - 【請求項４】 前記ビットラインの形成工程において、
第２導電型の不純物を前記半導体基板の表面へ注入した
後、ビットラインが半導体基板内で拡散して凹状となる
ように形成されることを特徴とする請求項３に記載の不
揮発性半導体メモリ素子のアレイの製造方法。 - 【請求項５】 前記ゲート酸化膜及びトンネル酸化膜
は、熱酸化工程で同時に形成されることを特徴とする請
求項３に記載の不揮発性半導体メモリ素子のアレイの製
造方法。 - 【請求項６】 前記ビットライン上に形成されるゲート
酸化膜は、前記フローティングゲートの下方に形成され
るゲート酸化膜よりも厚く形成されることを特徴とする
請求項３に記載の不揮発性半導体メモリ素子のアレイの
製造方法。 - 【請求項７】 前記第２ラインの形成工程において、前
記第１ラインの間を埋めるように第２導電層を形成した
後、エッチバックにより第２の導電層の一部を除去し
て、前記第１ライン間に第２のラインを形成することを
特徴とする請求項３に記載の不揮発性半導体メモリ素子
のアレイの製造方法。 - 【請求項８】 前記プログラムラインの形成工程におい
て、隣接する２つのビットラインを一対とし、２つのビ
ットラインの間に１本ずつプログラムラインを形成する
ことを特徴とする請求項３に記載の不揮発性半導体メモ
リ素子のアレイの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR31839/1997 | 1997-07-09 | ||
| KR1019970031839A KR100244276B1 (ko) | 1997-07-09 | 1997-07-09 | 비휘발성 메모리 소자의 어레이 및 그의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1140781A JPH1140781A (ja) | 1999-02-12 |
| JP2905769B2 true JP2905769B2 (ja) | 1999-06-14 |
Family
ID=19513925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3308498A Expired - Lifetime JP2905769B2 (ja) | 1997-07-09 | 1998-02-16 | 不揮発性半導体メモリ素子のアレイ及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP2905769B2 (ja) |
| KR (1) | KR100244276B1 (ja) |
| DE (1) | DE19807012B4 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4012341B2 (ja) * | 1999-07-14 | 2007-11-21 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5331189A (en) * | 1992-06-19 | 1994-07-19 | International Business Machines Corporation | Asymmetric multilayered dielectric material and a flash EEPROM using the same |
| US5661053A (en) * | 1994-05-25 | 1997-08-26 | Sandisk Corporation | Method of making dense flash EEPROM cell array and peripheral supporting circuits formed in deposited field oxide with the use of spacers |
| JPH0936257A (ja) * | 1995-07-14 | 1997-02-07 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| JP2734433B2 (ja) * | 1995-10-31 | 1998-03-30 | 日本電気株式会社 | 不揮発性半導体記憶装置の製造方法 |
-
1997
- 1997-07-09 KR KR1019970031839A patent/KR100244276B1/ko not_active IP Right Cessation
-
1998
- 1998-02-16 JP JP3308498A patent/JP2905769B2/ja not_active Expired - Lifetime
- 1998-02-19 DE DE19807012A patent/DE19807012B4/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990009426A (ko) | 1999-02-05 |
| DE19807012A1 (de) | 1999-01-14 |
| KR100244276B1 (ko) | 2000-02-01 |
| DE19807012B4 (de) | 2007-03-15 |
| JPH1140781A (ja) | 1999-02-12 |
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